KR102310121B1 - Esd 보호 기능을 갖는 집적 회로와 이를 포함하는 전자 시스템 - Google Patents

Esd 보호 기능을 갖는 집적 회로와 이를 포함하는 전자 시스템 Download PDF

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Abstract

본 발명은 ESD 보호 회로와 내부 회로 사이의 저항값을 독립적으로 조절할 수 있는 ESD 보호 기능을 갖는 집적 회로와 이를 포함하는 시스템 온 칩에 관한 것으로, 본 발명의 실시 예들에 따른 집적 회로는, 데이터 처리회로와, 전압 레일과 접지 레일 사이에 접속되고, 상기 전압 레일에 대한 ESD 이벤트로부터 상기 데이터 처리 회로를 보호하는 ESD 보호 회로와, 제어 신호에 기초하여, 상기 전압 레일과 상기 데이터 처리 회로 사이의 접속을 제어하는 스위치 회로를 포함할 수 있다.

Description

ESD 보호 기능을 갖는 집적 회로와 이를 포함하는 전자 시스템{INTEGRATED CIRCUIT HAVING ELECTROSTATIC DISCHARGE PROTECTION FUNCTION AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명의 개념에 따른 실시 예는 정전기 방전(electrostatic discharge(ESD)) 보호 기능을 갖는 집적 회로에 관한 것으로, 특히 스위치 회로를 이용하여 ESD 보호 회로와 내부 회로 사이의 저항값을 독립적으로 조절할 수 있는 ESD 보호 기능을 갖는 집적 회로와 이를 포함하는 전자 시스템에 관한 것이다.
정전기는 서로 다른 전위의 두 물체들 사이에서 직접적인 접촉이나 전기장 유도로 발생된 정전하에 의해 발생되는 전기적 현상이다. ESD는 발생된 정전하가 교환되는 현상이다.
ESD가 미세 공정으로 제조된 반도체 칩에 유입되면, 상기 반도체 칩 내부에 구현된 회로 소자는 손상된다. 따라서, 최근에는 ESD를 방지하기 위하여 다양한 ESD 보호 회로가 반도체 칩에 구현되고 있다.
일반적으로, 내부 회로를 보호하기 위한 ESD 보호 회로는 ESD 이벤트 발생 시 입출력 패드로 유입된 ESD 전류를 접지로 방전시키는 파워 클램프를 포함한다.
ESD 면역력(immunity)을 향상시키기 위해 종래의 ESD 보호 회로에 대한 설계 방법으로써 파워 클램프의 면적을 증가시키는 방법, 입출력 패드로부터 파워 클램프까지의 라우팅(routing) 저항을 감소시키는 방법, 또는 상기 파워 클램프와 내부 회로 사이의 라우팅 저항을 증가시키는 방법이 사용된다.
파워 클램프의 면적이 증가하면, 상기 파워 클램프를 포함하는 반도체 칩의 면적도 증가한다. 입출력 패드로부터 파워 클램프까지의 라우팅 저항이 감소하면, 상기 라우팅 저항을 위한 라우팅 면적의 증가로 인해 상기 파워 클램프의 배치 위치가 제한될 수 있다. 내부 회로가 아날로그 방식으로 데이터를 입출력하면, 파워 클램프와 내부 회로 사이의 라우팅 저항의 증가는 제한된다.
본 발명이 이루고자 하는 기술적 과제는 스위치 회로를 이용하여 ESD 보호 회로와 내부 회로(예컨대, 내부 코어 회로) 사이의 저항값을 조절할 수 있는 ESD 보호 기능을 갖는 집적 회로와 이를 포함하는 시스템을 제공하는 것이다.
본 발명의 실시 예들에 따른 집적 회로는 데이터 처리 회로와, 전압 레일과 접지 레일 사이에 접속되고, 상기 전압 레일에 대한 ESD 이벤트로부터 상기 데이터 처리 회로를 보호하는 ESD 보호 회로와, 제어 신호에 기초하여, 상기 전압 레일과 상기 데이터 처리 회로 사이의 접속을 제어하는 스위치 회로를 포함할 수 있다.
상기 집적 회로는 상기 데이터 처리 회로의 데이터 처리 작동 여부를 판단하고, 판단 결과에 따라 상기 전압 레일과 상기 데이터 처리 회로 사이의 접속을 제어하는 상기 제어 신호를 생성하는 컨트롤러를 더 포함할 수 있다.
상기 컨트롤러는, 상기 데이터 처리 회로가 상기 데이터 처리 작동을 수행할 때, 상기 전압 레일과 상기 데이터 처리 회로를 접속시키는 상기 제어 신호를 생성하고, 상기 데이터 처리 회로가 상기 데이터 처리 작동을 수행하지 않을 때, 상기 전압 레일과 상기 데이터 처리 회로의 접속을 차단시키는 상기 제어 신호를 생성할 수 있다. 상기 데이터 처리 작동은 라이트 작동 또는 리드 작동일 수 있다.
상기 스위치 회로는 상기 전압 레일과 상기 데이터 처리 회로 사이에 접속되고 제1제어 단자를 포함하는 제1스위치와, 상기 제1제어 단자와 상기 접지 레일 사이에 접속되고 제2제어 단자를 포함하며, 상기 제2제어 단자로 입력되는 상기 제어 신호에 기초하여, 상기 제1제어 단자와 상기 접지 레일 사이의 접속을 제어하는 제2스위치를 포함할 수 있다.
상기 스위치 회로는 상기 제2제어 단자와 상기 접지 레일 사이에 형성된 방전 회로를 더 포함할 수 있다. 상기 방전 회로는 상기 ESD 이벤트 발생에 의해 상기 제1제어 단자로부터 상기 제2제어 단자로 유입되는 전류를 상기 접지 레일로 방전할 수 있다.
상기 방전 회로는 저항, 커패시터, MOS 커패시터, 또는 다이오드-접속된 트랜지스터로 구현될 수 있다. 상기 스위치 회로는 상기 전압 레일과 상기 제1제어 단자 사이에 접속된 저항을 더 포함할 수 있다. 상기 제1스위치는 PMOS 트랜지스터이고, 상기 제2스위치는 NMOS 트랜지스터일 수 있다. 상기 데이터 처리 회로는 OTP(one time programmable) 메모리일 수 있다.
본 발명의 실시 예에 따른 전자 시스템은 데이터 처리 회로와, 상기 데이터 처리회로를 제어하는 프로세서와, 전압 레일과 접지 레일 사이에 접속되고, 상기 전압 레일에 대한 ESD(electrostatic discharge(ESD)) 이벤트로부터 상기 데이터 처리 회로를 보호하는 ESD 보호 회로와, 제어 신호에 기초하여, 상기 전압 레일과 상기 데이터 처리 회로 사이의 접속을 제어하는 스위치 회로를 포함한다.
상기 전자 시스템은 상기 데이터 처리 회로의 데이터 처리 작동 여부를 판단하고, 판단 결과에 따라 상기 전압 레일과 상기 데이터 처리 회로 사이의 접속을 제어하는 상기 제어 신호를 생성하는 컨트롤러를 더 포함한다.
상기 컨트롤러는 상기 데이터 처리 회로가 상기 데이터 처리 작동을 수행할 때, 상기 전압 레일과 상기 데이터 처리 회로를 접속시키는 상기 제어 신호를 생성하고, 상기 데이터 처리 회로가 상기 데이터 처리 작동을 수행하지 않을 때, 상기 전압 레일과 상기 데이터 처리 회로의 접속을 차단시키는 상기 제어 신호를 생성한다.
상기 스위치 회로는 상기 전압 레일과 상기 데이터 처리 회로 사이에 접속되고 제1제어 단자를 포함하는 제1스위치와, 상기 제1제어 단자와 상기 접지 레일 사이에 접속되고 제2제어 단자를 포함하며, 상기 제2제어 단자로 입력되는 상기 제어 신호에 기초하여, 상기 제1제어 단자와 상기 접지 레일 사이의 접속을 제어하는 제2스위치와, 상기 제2제어 단자와 상기 접지 레일 사이에 형성된 방전 회로를 포함한다.
본 발명의 실시 예에 따른 집적 회로는 데이터 입출력시 ESD 보호 회로와 내부 회로 사이의 저항값을 매우 낮게 조절할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 집적 회로는 ESD 이벤트 발생시 ESD 보호 회로와 내부 회로 사이에 매우 큰 저항이 존재하게 되므로, 파워 클램프의 사이즈를 작게 할 수 있고, 상기 집적 회로 내에서 파워 클램프의 위치를 자유롭게 결정할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예들에 따른 집적 회로의 개략적인 구성을 나타내는 블록도이다.
도 2는 본 발명의 실시 예들에 따른 집적 회로의 세부 구성을 나타내는 회로도이다.
도 3은 도 2의 제2스위치에서 기생 커패시터를 설명하기 위한 개념도이다.
도 4는 본 발명의 실시 예들에 따른 집적회로의 세부 구성을 나타내는 회로도이다.
도 5는 본 발명의 실시 예들에 따른 집적회로의 세부 구성을 나타내는 회로도이다.
도 6은 본 발명의 실시 예들에 따른 집적회로의 세부 구성을 나타내는 회로도이다.
도 7은 본 발명의 실시 예들에 따른 집적회로의 세부 구성을 나타내는 회로도이다.
도 8은 도 1의 집적 회로를 포함하는 전자 시스템의 개략적인 구성을 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예들에 따른 집적 회로의 개략적인 구성을 나타내는 블록도이다. 도 1을 참조하면, 집적 회로(10)는 ESD 보호 회로(100), 스위치 회로 (200), 데이터 처리 회로(300), 및 컨트롤러(400)를 포함할 수 있다.
집적 회로(10)는 CPU, 프로세서, 또는 시스템 온 칩(system on chip)을 의미할 수 있다.
ESD 보호 회로(100)는 제1전압(VDD)을 전송하는 전압 레일(L1)과 접지 전압 (VSS)을 전송하는 접지 레일(L2) 사이에 접속되고, 제1패드(20) 또는 전압 레일 (30)에 대한 ESD 이벤트로부터 데이터 처리 회로(300)를 보호할 수 있다. 제1패드 (20)는 제1전압(VDD)을 수신할 수 있고, 제2패드(30)는 접지 전압(VSS)을 수신할 수 있다. 여기서 레일(rail)은 전압(VDD 또는 VSS)을 전송하는 트레이스(trace), 스트랩(strap), 와이어(wire), 또는 전도성 물질을 의미할 수 있다. 예컨대, 상기 전도성 물질은 메탈, Cu, Ag, Au, Al, 또는 W, 등으로 구현될 수 있으나 이에 한정되는 것은 아니다.
ESD 보호 회로(100)는 제1패드(20) 또는 전압 레일(L1)로 입력된 ESD를 접지 레일(L2)로 방전시킴으로써, 상기 ESD가 집적 회로(10) 내의 다른 회로(예컨대, 데이터 처리 회로)에 유입되지 않도록 하는 기능을 수행할 수 있다.
스위치 회로(200)는, 제어 신호(VA)에 기초하여, 전압 레일(L1)과 데이터 처리 회로(300) 사이의 접속을 제어할 수 있다. 스위치 회로(200)는 제어 신호(VA)에 따라 턴-온 또는 턴-오프될 수 있다. 스위치 회로(200)의 저항값은 제어 신호(VA)에 따라 조절될 수 있으므로 저항 제어 회로의 역할을 수행할 수 있게 된다.
예컨대, 제어 신호(VA)에 따라 스위치 회로(200)가 턴-오프된 경우, 스위치 회로(200)는 높은 저항값(예컨대, 수MΩ~수백 MΩ)을 갖는 저항으로서 작동할 수 있다. 이 경우, ESD 이벤트에 의해 생성된 ESD가 ESD 보호 회로(100)를 통해 방전되는 동안, 스위칭 회로(200)는 데이터 처리 회로(300)로 ESD가 유입되는 것을 막는 장벽의 기능을 수행함으로써, ESD 보호 회로(100)와 함께 상기 ESD 이벤트로부터 데이터 처리 회로(300)를 보호하는 역할을 할 수 있다.
제어 신호(VA)에 따라 스위치 회로(200)가 턴-온된 경우, 스위치 회로(200)는 낮은 저항값(예컨대, 수Ω~수십Ω)을 갖는 저항으로서 작동할 수 있다. 이 경우, 스위칭 회로(200)는 제1패드(20)로부터 공급된 전압(VDD)을 데이터 처리 회로 (300)로 전달한다. 스위치 회로(200)를 포함하는 집적 회로(10)는 아날로그 입출력 방식에 사용될 수 있다.
데이터 처리 회로(300)로 전달되는 ESD가 차단될 때, 스위치 회로(200)의 저항값은 큰 값으로 조절되므로, ESD 보호 회로(100)의 크기가 종래의 ESD 보호 회로의 크기보다 작게 구현되더라도 데이터 처리 회로(300)로 전달되는 상기 ESD를 효과적으로 차단할 수 있는 효과가 있다. 따라서, ESD 보호 회로(100)의 배치 위치는 종래보다 자유롭게 결정될 수 있다.
데이터 처리 회로(300)는 데이터를 라이트 또는 리드할 수 있는 기능 블록을 의미할 수 있다. 예컨대, 데이터 처리 회로(300)는 SoC에서 사용되는 기능 블록으로서, CPU, 프로세서, 멀티-코어 프로세서(multi-core processor)의 각 코어, 메모리, USB(universal serial bus), PCI(peripheral component interconnect), 디지털 신호 프로세서(digital signal processor(DSP)), 와이어드 인터페이스(wired interface), 무선 인터페이스(wireless interface), 컨트롤러(controller), 코덱 (codec), 비디오 모듈(예컨대, 카메라 인터페이스(camera interface), JPEG(Joint Photographic Experts Group) 프로세서, 비디오 프로세서(video processor), 또는 믹서(mixer), 등), 3D 그래픽 코어(3-dimensional graphic core), 오디오 시스템(audio system), 또는 드라이버(driver) 등을 의미할 수 있다.
컨트롤러(400)는 데이터 처리 회로(300)의 데이터 처리 작동을 제어할 수 있다. 컨트롤러(400)는 상기 데이터 처리 작동 여부를 판단하고, 판단 결과에 따라 스위치 회로(200)의 스위치 작동을 제어하는 제어 신호(VA)를 생성할 수 있다.
예컨대, 데이터 처리 회로(300)가 데이터 처리 작동을 수행할 때, 컨트롤러 (400)는 전압 레일(L1)과 데이터 처리 회로(300)를 접속시키는 제어 신호(VA)를 생성할 수 있다.
또한, 데이터 처리 회로(300)가 데이터 처리 작동을 수행하지 않을 때, 컨트롤러(400)는 전압 레일(L1)로부터 데이터 처리 회로(300)를 분리하는 제어 신호 (VA)를 생성할 수 있다. 데이터 처리 작동은 라이트 작동 또는 리드 작동일 수 있다. 예컨대, 데이터 처리 회로(300)와 컨트롤러(400)는 내부 코어 회로를 구성할 수 있다.
비록 도 1에서는 컨트롤러(400)가 데이터 처리 장치(300)와 분리된 별개의 구성으로 도시되어 있으나, 컨트롤러(400)는 데이터 처리 장치(300)의 적어도 일부에 포함될 수 있다.
도 2는 본 발명의 실시 예들에 따른 집적 회로의 세부 구성을 나타내는 회로도이고, 도 3은 도 2의 제2스위치에서 기생 커패시터를 설명하기 위한 개념도이다.
도 1과 도 2를 참조하면, 집적 회로(10A)는 ESD 보호 회로(100A)와 스위치 회로(200A)와 OTP(one-time programmable EPROM) 메모리(300A)를 포함할 수 있다.
ESD 이벤트(또는 ESD)가 발생할 때, ESD 보호 회로(100A)는 제1패드(20)로부터 유입된 ESD를 제2패드(30)로 방전시킬 수 있다.
실시 예들에 따라, ESD 보호 회로(100A)는 파워 클램프를 의미할 수 있고, 커패시터(Cd), 저항(Rd), 및 트랜지스터(NMd)를 포함할 수 있다.
커패시터(Cd)는 전압 레일(L1)과 제1노드(N1) 사이에 연결될 수 있다. 저항 (Rd)은 제1노드(N1)와 접지 레일(L2) 사이에 연결될 수 있다. 트랜지스터(NMd)는 전압 레일(L1)과 접지 레일(L2) 사이에 연결되고 트랜지스터(NMd)의 게이트는 제1노드(N1)와 연결될 수 있다.
ESD 이벤트가 발생하면, ESD는 전압 레일(L1)을 통해 커패시터(Cd)로 공급되고, 이에 따라 제1노드(N1)의 전압이 상승한다. 따라서, 트랜지스터(NMd)가 턴-온되므로, 전압 레일(L1)의 ESD는 트랜지스터(NMd)를 통해 접지 라인(L2)으로 순간적으로 방전된다.
스위치 회로(200A)는 제1스위치(SW1), 제2스위치(SW2), 제1저항(R1), 및 제2저항(R2)을 포함할 수 있다.
제1스위치(SW1)는 전압 레일(L1)과 OTP 메모리(300A) 사이에 연결될 수 있다. 제1스위치(SW1)는 제1트랜지스터, 예컨대, PMOS 트랜지스터로 구현될 수 있다.
제1스위치(SW1)는, 제1스위치(SW1)의 제1제어 단자로 입력된 제1제어 전압(예컨대, 제3노드(N3) 전압)에 따라, 턴-온 또는 턴-오프될 수 있다. 제1스위치 (SW1)가 턴-온 된 경우, 제1스위치(SW1)는 전압 레일(L1)과 OTP 메모리(300A)를 연결할 수 있다. 제1스위치(SW1)가 턴-오프 된 경우, 제1스위치(SW1)는 전압 레일(L1)로부터 OTP 메모리(300A)를 분리할 수 있다.
제2스위치(SW2)는 제3노드(N3)와 접지 레일(L2) 사이에 연결될 수 있다. 제2스위치(SW2)는 제2트랜지스터, 예컨대, NMOS 트랜지스터로 구현될 수 있다.
제2스위치(SW2)는 제2스위치(SW2)의 제2제어 단자로 입력된 제2제어 전압 (VA)에 따라 턴-온 또는 턴-오프될 수 있다.
컨트롤러(400)는 OTP 메모리(300A)의 데이터 처리 작동 여부에 따라 제2제어 전압(VA)을 제2스위치(SW2)의 제어 단자로 공급할 수 있다. 도 1의 제어 신호(VA)는 제2제어 전압(VA)을 의미할 수 있다.
OTP 메모리(300A)에서 데이터 처리 작동이 수행될 때, 컨트롤러(400)는 제2제어 전압(VA)을 하이 레벨로 설정할 수 있다. 또한, OTP 메모리(300A)에서 데이터 처리 작동이 수행되지 않을 때, 컨트롤러(400)는 제2제어 전압(VA)을 로우 레벨로 설정할 수 있다. 제2스위치(SW2)는 하이 레벨을 갖는 제2제어 전압(VA)에 응답하여 턴-온되고, 제2스위치(SW2)는 로우 레벨을 갖는 제2제어 전압(VA)에 응답하여 턴-오프된다.
이하에서는 OTP 메모리(300A)에서 데이터 처리 작동이 수행되는 경우와 데이터 처리 작동이 수행되지 않는 경우에서 스위치 회로(200)의 작동이 설명된다.
OTP 메모리(300A)에서 데이터 처리 작동(예컨대, 라이트 작동)이 수행될 때, 컨트롤러(400)는 하이 레벨을 갖는 제2제어 전압(VA)을 생성하므로, 제2스위치(SW2)는 턴-온된다. 따라서, 제3노드(N3)의 제1제어 전압은 로우 레벨로 된다. 제1스위치(SW1)가 턴-온되므로, 제1전압(VDD)이 스위치 회로(200A)를 통해 OTP 메모리(300A)로 공급된다. OTP 메모리(300A)는 제1전압(VDD)을 이용하여 데이터 처리 작동(예컨대, 라이트 작동)을 수행할 수 있다.
OTP 메모리(300A)에서 데이터 처리 작동(예컨대, 라이트 작동)이 수행되지 않을 때, 컨트롤러(400)는 로우 레벨을 갖는 제어 전압(VA)을 생성하므로, 제2스위치(SW2)는 턴-오프된다. 제1전압(VDD)은 제1저항(R1)을 통해 제1스위치(SW1)의 제1제어 단자로 공급되므로, 제1스위치(SW1)는 턴-오프 상태를 유지한다. OTP 메모리(300A)에서 데이터 처리 작동이 수행되지 않을 때를 ESD 상태 (condition)이라 한다. 제1스위치(SW1)는 턴-오프 상태를 유지하므로, 제1전압(VDD)은 스위치 회로(200A)를 통해 OTP 메모리(300)로 공급되지 않는다.
실시 예들에 따라, OTP 메모리(300A)에서 데이터 처리 작동이 수행되지 않을 때, 즉, ESD 상태에서 제2제어 전압(VA)은 하이 레벨 또는 로우 레벨도 아닌 플로팅 상태로 존재할 수 있다.
제1저항(R1)은 제1스위치(SW1)가 비정상적 상황에서 턴-온되는 것을 방지할 수 있다.
이하에서는 OTP 메모리(300A)에서 데이터 처리 작동이 수행되지 않을 때, ESD 이벤트가 발생한 경우를 가정하여 집적 회로(10A)의 작동이 설명된다.
OTP 메모리(300A)에서 데이터 처리 작동이 수행되지 않을 때, 제2제어 전압 (VA)은 로우 레벨 또는 플로팅 상태이므로, 제1스위치(SW1)와 제2스위치(SW2) 모두는 턴-오프될 수 있다.
도 3을 참조하면, 제2스위치(SW2), 즉 제2트랜지스터의 게이트와 드레인 사이에는 제1기생 커패시터(Cgd)가 존재하고 제2트랜지스터의 게이트와 소스 사이에는 제2기생 커패시터(Cgs)가 존재한다.
제1패드(20)에 ESD가 발생하면, 상기 ESD에 의해 생성된 신호는 제1기생 커패시터(Cgd)를 통해 제2트랜지스터의 게이트로 공급 또는 유도될 수 있다. 제2저항(R2)은 방전 회로의 기능을 수행하고, 제1기생 커패시터(Cgd)를 통해 제2트랜지스터의 게이트로 공급 또는 유도된 신호는 제2저항(R2)을 통해 방전된다. 즉, 제2저항(R2)은 ESD 상태에서 제2스위치(SW2)가 원하지 않게 턴-온되는 것을 방지할 수 있다.
OTP 메모리(300A)는 반도체 장치 또는 SoC의 동작을 제어하는 데이터를 저장하는데 사용될 수 있다.
도 4는 본 발명의 실시 예들에 따른 집적회로의 세부 구성을 나타내는 회로도이다. 도 2와 도 4를 참조하면, 제2저항(R2)이 커패시터(C1)로 변경된 것을 제외하면, 도 4의 집적 회로(10B)의 구조와 작동은 도 2의 집적 회로(10A)의 구조와 작동과 동일 또는 유사하다. 도 4의 집적 회로(10B)는 커패시터(C1)를 포함하는 스위치 회로(200B)를 포함할 수 있다.
커패시터(C1)는 제2저항(R2)과 동일 또는 유사한 기능을 수행할 수 있다. 즉, 커패시터(C1)는 방전 회로의 기능을 수행하고, 제1기생 커패시터(Cgd)를 통해 제2트랜지스터(SW2)의 게이트로 공급 또는 유도된 신호는 커패시터(C1)를 통해 방전된다. 즉, 커패시터(C1)는 ESD 상태에서 제2스위치(SW2)가 원하지 않게 턴-온되는 것을 방지할 수 있다.
도 5는 본 발명의 실시 예들에 따른 집적회로의 세부 구성을 나타내는 회로도이다. 도 2와 도 5를 참조하면, 제1저항(R1)이 전송 라인으로 변경된 것을 제외하면, 도 5의 집적 회로(10C)의 구조와 작동은 도 2의 집적 회로(10A)의 구조와 작동과 동일 또는 유사하다. 도 5의 집적 회로(10C)는 전송 라인을 포함하는 스위치 회로(200C)를 포함할 수 있다.
도 6은 본 발명의 실시 예들에 따른 집적회로의 세부 구성을 나타내는 회로도이다. 도 2와 도 6을 참조하면, 제2저항(R2)이 MOS 커패시터(MC)로 변경된 것을 제외하면, 도 6의 집적 회로(10D)의 구조와 작동은 도 2의 집적 회로(10A)의 구조와 작동과 동일 또는 유사하다. 도 6의 집적 회로(10D)는 MOS 커패시터(MC)를 포함하는 스위치 회로(200C)를 포함할 수 있다.
MOS 커패시터(MC)는 제2저항(R2)과 동일 또는 유사한 기능을 수행할 수 있다. 즉, MOS 커패시터(MC)는 방전 회로의 기능을 수행하고, 제1기생 커패시터(Cgd)를 통해 제2트랜지스터(SW2)의 게이트로 공급 또는 유도된 신호는 MOS 커패시터(MC)를 통해 방전된다. 즉, MOS 커패시터(MC)는 ESD 상태에서 제2스위치(SW2)가 원하지 않게 턴-온되는 것을 방지할 수 있다.
도 7은 본 발명의 실시 예들에 따른 집적회로의 세부 구성을 나타내는 회로도이다. 도 2와 도 7을 참조하면, 제2저항(R2)이 다이오드-접속된 트랜지스터(DT)로 변경된 것을 제외하면, 도 7의 집적 회로(10E)의 구조와 작동은 도 2의 집적 회로(10A)의 구조와 작동과 동일 또는 유사하다. 도 7의 집적 회로(10E)는 다이오드-접속된 트랜지스터(DT)를 포함하는 스위치 회로(200C)를 포함할 수 있다.
다이오드-접속된 트랜지스터(DT)는 제2저항(R2)과 동일 또는 유사한 기능을 수행할 수 있다. 즉, 다이오드-접속된 트랜지스터(DT)는 방전 회로의 기능을 수행하고, 제1기생 커패시터(Cgd)를 통해 제2트랜지스터(SW2)의 게이트로 공급 또는 유도된 신호는 다이오드-접속된 트랜지스터(DT)를 통해 방전된다. 즉, 다이오드-접속된 트랜지스터(DT)는 ESD 상태에서 제2스위치(SW2)가 원하지 않게 턴-온되는 것을 방지할 수 있다.
도 8은 도 1의 집적 회로를 포함하는 전자 시스템의 개략적인 구성을 나타내는 블록도이다. 도 1부터 도 8을 참조하면, 전자 시스템(500)은 복수의 보호 회로들(510), 입출력 회로(520), 표준 로직 회로(530), 저전력 로직 회로(540), 및 아날로그 회로(550)를 포함할 수 있다. 전자 시스템(500)은 CPU, 프로세서, SoC 또는 애플리케이션 프로세서를 의미할 수 있다. OTP 메모리는 회로들(520, 530, 540, 및 550) 중에서 어느 하나에 구현될 수 있다.
복수의 보호 회로들(510) 각각은 도 1부터 도 7을 참조하여 설명된 ESD 보호 회로(100A), 스위치 회로(200A, 200B, 200C, 200D, 또는 200E, 집합적으로 200), 및 컨트롤러(400)를 포함할 수 있다. 복수의 보호 회로들(510) 중에서 대응되는 ESD 보호 회로는 각 회로(520, 530, 540, 및 550)에 포함된 보호 대상 회로를 ESD로부터 보호할 수 있다.
입출력 회로(520)는 데이터의 입출력에 관련된 회로들, 예컨대 입력 버퍼와 출력 드라이버를 포함할 수 있다.
표준 로직 회로(530)는 부울리언 게이트들을 포함하는 회로를 의미할 수 있다. 상기 부울리언 게이트들는 NAND 게이트, AND 게이트, NOT 게이트, XOR 게이트, 및 XNOR 게이트와 같은 표준 셀들을 포함할 수 있다. 표준 로직 회로(530)는 CPU 코어를 의미할 수 있다.
저전력 로직 회로(540)는 적은 전력을 소모하는 로직 회로들을 포함할 수 있다. 아날로그 회로(550)는 아날로그 신호들을 처리하는 회로들을 포함할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : 집적 회로
20 : 전원 전압 단자
30 : 접지 전압 단자
100 : ESD 보호 회로
200 : 스위치 회로
300 : 데이터 처리 회로
400 : 컨트롤러
500 : 시스템 온 칩

Claims (10)

  1. 데이터 처리회로;
    전압 레일과 접지 레일 사이에 접속되고, 상기 전압 레일에 대한 ESD(electrostatic discharge) 이벤트로부터 상기 데이터 처리 회로를 보호하는 ESD 보호 회로; 및
    제어 신호에 기초하여, 상기 전압 레일과 상기 데이터 처리 회로 사이의 접속을 제어하는 스위치 회로를 포함하되
    상기 스위치 회로는,
    상기 전압 레일과 상기 데이터 처리 회로 사이에 접속되고 제1제어 단자를 포함하는 제1스위치; 및
    상기 제1제어 단자와 상기 접지 레일 사이에 접속되고 제2제어 단자를 포함하며, 상기 제2제어 단자로 입력되는 상기 제어 신호에 기초하여 상기 제1제어 단자와 상기 접지 레일 사이의 접속을 제어하는 제2스위치를 포함하고,
    상기 제1스위치는,
    상기 제1제어 단자와 상기 접지 레일이 접속됨에 응답하여, 상기 전압 레일과 상기 데이터 처리 회로를 접속시키는 것을 특징으로 하는, 집적 회로.
  2. 제1항에 있어서,
    상기 데이터 처리 회로의 데이터 처리 작동 여부를 판단하고, 판단 결과에 따라 상기 전압 레일과 상기 데이터 처리 회로 사이의 접속을 제어하는 상기 제어 신호를 생성하는 컨트롤러를 더 포함하는 집적 회로.
  3. 제2항에 있어서, 상기 컨트롤러는,
    상기 데이터 처리 회로가 상기 데이터 처리 작동을 수행할 때, 상기 전압 레일과 상기 데이터 처리 회로를 접속시키는 상기 제어 신호를 생성하고,
    상기 데이터 처리 회로가 상기 데이터 처리 작동을 수행하지 않을 때, 상기 전압 레일과 상기 데이터 처리 회로의 접속을 차단시키는 상기 제어 신호를 생성하고,
    상기 데이터 처리 작동은 라이트 작동 또는 리드 작동인 집적회로.
  4. 삭제
  5. 제1항에 있어서, 상기 스위치 회로는,
    상기 제2제어 단자와 상기 접지 레일 사이에 형성된 방전 회로를 더 포함하는 집적 회로.
  6. 제5항에 있어서,
    상기 방전 회로는 저항, 커패시터, MOS 커패시터, 또는 다이오드-접속된 트랜지스터인 집적 회로.
  7. 제1항에 있어서,
    상기 데이터 처리 회로는 OTP(one time programmable) 메모리인 집적 회로.
  8. 데이터 처리회로;
    상기 데이터 처리회로를 제어하는 프로세서;
    전압 레일(L1)과 접지 레일 사이에 접속되고, 상기 전압 레일에 대한 ESD(electrostatic discharge) 이벤트로부터 상기 데이터 처리 회로를 보호하는 ESD 보호 회로; 및
    제어 신호에 기초하여, 상기 전압 레일과 상기 데이터 처리 회로 사이의 접속을 제어하는 스위치 회로를 포함하되,
    상기 스위치 회로는,
    상기 전압 레일과 상기 데이터 처리 회로 사이에 접속되고 제1제어 단자를 포함하는 제1스위치; 및
    상기 제1제어 단자와 상기 접지 레일 사이에 접속되고 제2제어 단자를 포함하며, 상기 제2제어 단자로 입력되는 상기 제어 신호에 기초하여 상기 제1제어 단자와 상기 접지 레일 사이의 접속을 제어하는 제2스위치를 포함하고,
    상기 제1스위치는,
    상기 제1제어 단자와 상기 접지 레일이 접속됨에 응답하여, 상기 전압 레일과 상기 데이터 처리 회로를 접속시키는 것을 특징으로 하는, 전자 시스템.
  9. 제8항에 있어서,
    상기 데이터 처리 회로의 데이터 처리 작동 여부를 판단하고, 판단 결과에 따라 상기 전압 레일과 상기 데이터 처리 회로 사이의 접속을 제어하는 상기 제어 신호를 생성하는 컨트롤러를 더 포함하는 전자 시스템.
  10. 제9항에 있어서, 상기 컨트롤러는,
    상기 데이터 처리 회로가 상기 데이터 처리 작동을 수행할 때, 상기 전압 레일과 상기 데이터 처리 회로를 접속시키는 상기 제어 신호를 생성하고,
    상기 데이터 처리 회로가 상기 데이터 처리 작동을 수행하지 않을 때, 상기 전압 레일과 상기 데이터 처리 회로의 접속을 차단시키는 상기 제어 신호를 생성하는 전자 시스템.






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