KR100933810B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자의 정전기방전 보호회로를 구성하는 기술에 관한 것으로 정전기방전 민감소자의 수를 감소시킨 반도체 소자를 제공하는 것을 그 목적으로 한다. 본 발명에서는 외부에서 인가되는 기준전압을 다수의 입력버퍼에 전달하기 위한 단위이득버퍼 또는 기준전압을 이용하여 내부기준전압을 생성하기 위한 내부기준전압 생성부를 구비하고 단위이득버퍼 또는 내부기준전압 생성부의 정전기방전 민감소자를 보호하기 위한 하나의 내부 정전기방전 보호부를 구비하는 것을 특징으로 하는 반도체 소자를 제공한다.
Figure R1020080066595
입력버퍼, 반도체 소자, 정전기방전, 단위이득버퍼, ESD 보호회로

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 반도체 소자의 정전기방전 보호회로를 구성하는 기술에 관한 것이다.
반도체 소자의 내부회로 중에서 MOS(Metal Oxide Semiconductor)소자로 구성되는 회로는 게이트(GATE)의 입력 임피던스가 높기 때문에, 특히 정전기방전(ElectroStatic Discharge, ESD)에 의해 MOS 소자의 게이트 산화막 등이 파괴되기 쉽다. 고성능화, 고집적화된 반도체 소자를 제작하기 위해 내부회로를 구성하는 트랜지스터의 게이트 산화막 두께 또한 줄어들고 있기 때문에 반도체 소자는 정전기방전(ESD)으로부터 내부회로를 보호하기 위한 정전기방전 보호회로가 필수적으로 구비되어야 한다.
정전기방전 보호회로의 내성과 성능 등을 평가하고 정전기방전으로 인한 내부회로의 영향을 분석하기 위해 정전기방전 현상에 대한 표준모델을 이용하는데, 일반적으로 많이 사용하는 정전기방전 모델링 방법은 3가지로 구분할 수 있다.
첫 번째로 인체에 대전되어 있는 정전하가 반도체 소자로 방전되는 경우를 모델링한 HBM(Human Body Model, 이하 'HBM' 이라 한다.)과, 두 번째로 반도체 소자 제조공정에서 금속성 공작기계에 대전되어 있는 정전하가 반도체 소자로 방전되는 경우를 모델링한 MM(Machine Model, 이하 'MM'이라 한다.)과, 세 번째로 패키지 조립과정 등의 제조공정에서 반도체 소자 내부에 대전된 정전하가 외부의 그라운드(GROUND) 또는 도체로 방전되는 경우를 모델링한 CDM(Charged Device Model, 이하 'CDM'이라 한다.)이 있다.
정전기방전 보호회로는 정전기방전이 발생했을 때, 내부적으로 발생하는 기생 BJT(Bipolar Junction Transistor, BJT) 현상에 의해 일정한 전압을 클램핑하며 전원단으로 과전류를 흘려버리게 되는 ggMOS 트랜지스터(grounded gate MOSFET), gcMOS(gate-coupled MOSFET), BJT(Bipolar Junction Transistor), 다이오드, 기타 MOS 소자 등으로 제작된다. 정전기방전 보호회로는 정전기방전 현상이 일어나지 않을 때, 즉 반도체 소자의 정상동작시에는 기생 캐패시턴스 성분으로 볼 수 있고, 누설전류 등과 같은 부수적인 영향을 주는 성분이므로 정전기방전 보호회로의 크기와 개수 등은 적절하게 조절되어야 한다.
일반적으로 반도체 소자는 기준전압을 기준으로 하여 어드레스(ADDRESS), 커맨드(COMMAND), 데이터(DATA) 등과 같은 입력신호의 논리레벨을 결정하므로 각 입력신호를 검출하기 위한 다수의 입력버퍼를 구비하고 있다. 기준전압을 기준으로 하여 입력신호의 논리레벨을 검출하는 입력버퍼를 유사 차동형태(Pseudo Differential Type)라고 정의하며, 내부적으로는 입력신호와 기준전압을 입력으로 하는 차동증폭회로로 구성된다.
도 1은 종래의 반도체 소자의 구성도이다.
도 1을 참조하면 반도체 소자는 외부로부터 기준전압(VREF) 및 다수의 입력신호(IN1~INi)를 인가받기 위한 다수의 패드(PAD), 기준전압(VREF)과 해당 입력신호를 입력으로 하는 다수의 입력버퍼(121A~121I), 기준전압(VREF) 및 해당 입력신호의 전달경로에 접속되어 외부 정전기방전으로부터 다수의 입력버퍼(121A~121I)를 보호하기 위한 다수의 외부 정전기방전 보호부(101A~101I, 102), 기준전압(VREF) 및 해당 입력신호의 전달경로에 접속되어 내부 정전기방전으로부터 다수의 입력버퍼(121~121I)를 보호하기 위한 다수의 내부 정전기방전 보호부(111A~111I, 112A~112I)를 구비한다.
여기에서 외부 정전기방전 보호부(101A~101I, 102)는 HBM, MM 에 대응하는 정전기방전 보호회로이므로 패드(PAD) 가까운 곳에 구비되고, 내부 정전기방전 보호부(111A~111I, 112A~112I)는 CDM 에 대응하는 정전기방전 보호회로이므로 입력버퍼 가까운 곳에 구비된다. 따라서 각 입력신호의 전달경로에는 외부, 내부 정전기방전 보호부가 하나씩 구비되지만, 기준전압(VREF)의 전달경로에는 하나의 외부 정전기방전 보호부와 입력버퍼 수만큼의 내부 정전기방전 보호부가 구비된다.
따라서 입력신호의 전달경로에 비해서 기준전압의 전달경로에는 기생 캐패시턴스 성분과 누설전류가 상대적으로 많이 발생할 수 있고, 다수의 내부 정전기방전 보호부 중에서 하나라도 소자적인 결함을 가지게 된다면 기준전압(VREF) 자체가 내부에서 왜곡될 수 있는 문제가 발생한다.
상기의 반도체 소자의 입력버퍼를 자세히 살펴보면 다음과 같다.
도 2는 도 1의 입력버퍼에 대한 회로도이다.
도 2를 참조하면 입력버퍼는 전원전압단(VDD)과 제1 연결단(N1) 및 출력단(N0) 사이에 접속되는 전류 미러링부(210), 제1 연결단(N1)과 제2 연결단(N2) 사이에 접속되어 기준전압(VREF)의 제어를 받는 제1 입력 트랜지스터(MN1), 출력단(N0)과 제2 연결단(N2) 사이에 접속되어 입력신호(INi)의 제어를 받는 제2 입력 트랜지스터(MN2), 제2 연결단(N2)과 접지전압단(VSS) 사이에 접속되어 인에이블 신호(EN)의 제어를 받는 바이어스 트랜지스터(MN3)로 구성된다.
또한, 출력단(N0)에서 출력되는 신호를 반전시키기 위한 인버터(INV1), 전원전압단(VDD)과 제1 연결단(N1) 사이에 접속되어 인에이블 신호(EN)의 제어를 받는 제1 트랜지스터(MP1), 전원전압단(VDD)과 출력단(N0) 사이에 접속되어 인에이블 신호(EN)의 제어를 받는 제2 트랜지스터(MP4)를 더 포함하여 구성될 수도 있다.
상기의 입력버퍼에서 제1 입력 트랜지스터(MN1)는 기준전압(VREF)을 게이트의 입력으로 하는 NMOS 트랜지스터이고, 제2 입력 트랜지스터(MN2)는 입력신호(INi)를 게이트의 입력으로 하는 NMOS 트랜지스터이다. 따라서 제1, 제2 입력 트랜지스터(MN1, MN2)는 모두 정전기방전 민감소자로 볼 수 있으며, 외부 및 내부 정전기방전 보호부는 제1, 제2 입력 트랜지스터(MN1, MN2)를 보호하게 된다.
상술한 바와 같이 종래의 반도체 소자는 기준전압(VREF)을 기준으로 하여 각각의 입력신호(INi)를 검출하기 위한 다수의 입력버퍼를 포함하고 있고, 정전기방전 민감소자를 정전기 방전으로부터 보호하기 위해 기준전압(VREF)의 전달경로에 다수의 내부 정전기방전 보호부를 구비하게 되면서 면적증가, 다른 입력신호에 비해서 상대적으로 열악한 기생 캐패시턴스 및 누설전류, 그리고 불량 가능성이 존재한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 단위이득버퍼 또는 내부기준전압 생성부에서 출력되는 내부기준전압을 내부회로에서 사용함으로서 정전기방전에 자유롭고 정전기방전 민감소자의 수를 감소시킨 반도체 소자를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부로부터 기준전압 및 다수의 입력신호를 인가받기 위한 다수의 패드; 상기 기준전압을 입력으로 하는 단위이득버퍼; 상기 단위이득버퍼에서 출력되는 내부기준전압을 기준으로 하여 해당 입력신호를 판별하기 위한 다수의 입력버퍼; 상기 기준전압의 전달경로 및 상기 다수의 입력신호의 전달경로에 접속된 다수의 외부 정전기방전 보호수단; 및 상기 기준전압의 전달경로 및 상기 다수의 입력신호의 전달경로에 접속된 다수의 내부 정전기방전 보호수단을 구비하는 반도체 소자가 제공된다.
또한 본 발명의 다른 측면에 따르면, 외부로부터 기준전압 및 다수의 입력신호를 인가받기 위한 다수의 패드; 상기 기준전압의 전위레벨을 쉬프팅 하여 내부기준전압을 생성하기 위한 내부기준전압 생성수단; 상기 내부기준전압을 기준으로 하여 해당 입력신호를 판별하기 위한 다수의 입력버퍼; 상기 기준전압의 전달경로 및 상기 다수의 입력신호의 전달경로에 접속된 다수의 외부 정전기방전 보호수단; 및 상기 기준전압의 전달경로 및 상기 다수의 입력신호의 전달경로에 접속된 다수의 내부 정전기방전 보호수단을 구비하는 반도체 소자가 제공된다.
본 발명에서는 외부에서 인가되는 기준전압을 다수의 입력버퍼에 전달하기 위한 단위이득버퍼 또는 기준전압을 이용하여 내부기준전압을 생성하기 위한 내부기준전압 생성수단을 구비하고 단위이득버퍼 또는 내부기준전압 생성수단의 정전기방전 민감소자를 보호하기 위한 하나의 내부 정전기방전 보호부를 구비하는 방식을 사용하였다. 따라서 단위이득버퍼 또는 내부기준전압 생성수단에서 출력되는 내부기준전압을 이용하는 내부회로의 입력단은 정전기방전 민감소자가 아니므로 구비되어야 하는 내부 정전기방전 보호수단의 개수가 줄어들게 된다.
본 발명은 각 입력버퍼 마다 존재하던 정전기방전 민감소자의 수를 감소시킬 수 있으므로, 구비되어야 하는 내부 정전기방전 보호수단의 개수 또한 감소시킬 수 있어서 반도체 소자에서 차지하는 면적을 감소시킬 수 있으며, 기준전압 전달경로의 기생 캐패시턴스 및 누설전류 그리고 불량 가능성을 개선할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedence, HI-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 구성도이다.
도 3을 참조하면 반도체 소자는 외부로부터 기준전압(VREF) 및 다수의 입력신호(IN1~INi)를 인가받기 위한 다수의 패드(PAD), 기준전압(VREF)을 입력으로 하는 단위이득버퍼(330), 단위이득버퍼(330)에서 출력되는 내부기준전압(VREF_R)을 기준으로 하여 해당 입력신호를 판별하기 위한 다수의 입력버퍼(321A~321I), 기준전압의 전달경로 및 다수의 입력신호의 전달경로에 접속된 다수의 외부 정전기방전 보호부(301A~301I, 302), 기준전압의 전달경로 및 다수의 입력신호의 전달경로에 접속된 다수의 내부 정전기방전 보호부(311A~311I, 312)를 구비한다.
여기에서 외부 정전기방전 보호부(301A~301I, 302)는 HBM, MM 에 대응하는 정전기방전 보호회로이므로 패드(PAD) 가까운 곳에 구비되고, 내부 정전기방전 보호부(311A~311I, 312)는 CDM 에 대응하는 정전기방전 보호회로이므로 단위이득버퍼(330) 및 입력버퍼(321A~321I) 가까운 곳에 구비된다. 따라서 각 입력신호의 전달경로에는 외부, 내부 정전기방전 보호부가 하나씩 구비되며, 기준전압(VREF)의 전달경로에도 외부, 내부 정전기방전 보호부가 하나씩 구비된다. 단위이득버퍼(330)는 이상적으로 이득(GAIN)이 '1' 인 단위증폭회로이며, 외부에서 인가되는 기준전압(VREF)과 동일한 전위를 가진 내부기준전압(VREF_R)을 생성하여 각 입력버퍼(321A~321I)에 공급하게 된다.
도 4는 도 3의 단위이득버퍼에 대한 회로도이다.
도 4를 참조하면 단위이득버퍼는 전원전압단(VDD)과 제1 연결단(N1) 및 출력단(N0) 사이에 접속되는 전류 미러링부(410), 제1 연결단(N1)과 제2 연결단(N2) 사이에 접속되어 기준전압(VREF)의 제어를 받는 제1 입력 트랜지스터(MN1), 출력단(N0)과 제2 연결단(N2) 사이에 접속되어 출력단(N0)에서 출력되는 내부기준전압(VREF_R)의 제어를 받는 제2 입력 트랜지스터(MN2), 제2 연결단(N2)과 접지전압단(VSS) 사이에 접속되어 기준전압(VREF)의 제어를 받는 바이어스 트랜지스터(MN3)로 구성된다.
상기의 단위이득버퍼에서 제1 입력 트랜지스터(MN1)는 기준전압(VREF)을 게이트의 입력으로 하는 NMOS 트랜지스터이고, 바이어스 트랜지스터(MN3)도 기준전압(VREF)을 게이트의 입력으로 하는 NMOS 트랜지스터이다. 따라서 제1 입력 트랜지스터(MN1)와 바이어스 트랜지스터(MN3)는 모두 정전기방전 민감소자로 볼 수 있으며, 외부 및 내부 정전기방전 보호부는 제1 입력 트랜지스터(MN1)와 바이어스 트랜지스터(MN3)를 보호하게 된다. 단위이득버퍼는 필요에 따라 본 실시예와 다른 다양한 형태로 구성될 수 있을 것이다.
도 5는 도 3의 입력버퍼에 대한 회로도이다.
도 5를 참조하면 입력버퍼는 전원전압단(VDD)과 제1 연결단(N1) 및 출력단(N0) 사이에 접속되는 전류 미러링부(510), 제1 연결단(N1)과 제2 연결단(N2) 사이에 접속되어 내부기준전압(VREF_R)의 제어를 받는 제1 입력 트랜지스터(MN1), 출력단(N0)과 제2 연결단(N2) 사이에 접속되어 입력신호(INi)의 제어를 받는 제2 입력 트랜지스터(MN2), 제2 연결단(N2)과 접지전압단(VSS) 사이에 접속되어 인에이블 신호(EN)의 제어를 받는 바이어스 트랜지스터(MN3)로 구성된다.
또한, 출력단(N0)에서 출력되는 신호를 반전시키기 위한 인버터(INV1), 전원전압단(VDD)과 제1 연결단(N1) 사이에 접속되어 인에이블 신호(EN)의 제어를 받는 제1 트랜지스터(MP1), 전원전압단(VDD)과 출력단(N0) 사이에 접속되어 인에이블 신호(EN)의 제어를 받는 제2 트랜지스터(MP4)를 더 포함하여 구성될 수도 있다. 여기에서 제1, 제2 트랜지스터(MP1,MP4)는 인에이블 신호(EN)가 로우레벨로 비활성화 되었을 때, 제1 연결단(N1)과 출력단(N0)을 하이레벨로 프리차지 시키게 된다.
상기의 입력버퍼에서 제1 입력 트랜지스터(MN1)는 내부기준전압(VREF_R)을 게이트의 입력으로 하는 NMOS 트랜지스터이고, 제2 입력 트랜지스터(MN2)는 해당 입력신호(INi)를 게이트의 입력으로 하는 NMOS 트랜지스터이다. 따라서 제2 입력 트랜지스터(MN2)는 정전기방전 민감소자로 볼 수 있으며, 입력신호(INi)의 전달경로에 접속된 외부 및 내부 정전기방전 보호부는 제2 입력 트랜지스터(MN2)를 보호하게 된다. 하지만, 제1 입력 트랜지스터(MN1)는 단위이득버퍼에서 출력되는 내부기준전압(VREF_R)을 게이트 입력으로 하므로 정전기방전 민감소자가 아니며 이를 보호하기 위한 내부 정전기방전 보호부는 구비할 필요가 없게 된다.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 구성도이다.
도 6을 참조하면 반도체 소자는 외부로부터 기준전압(VREF) 및 다수의 입력신호(IN1~INi)를 인가받기 위한 다수의 패드(PAD), 기준전압(VREF)의 전위레벨을 쉬프팅 하여 내부기준전압(VREF_R)을 생성하기 위한 내부기준전압 생성부(630), 내부기준전압(VREF)을 기준으로 하여 해당 입력신호를 판별하기 위한 다수의 입력버퍼(621A~621I), 기준전압의 전달경로 및 다수의 입력신호의 전달경로에 접속된 다수의 외부 정전기방전 보호부(601A~601I, 602), 기준전압의 전달경로 및 다수의 입력신호의 전달경로에 접속된 다수의 내부 정전기방전 보호부(611A~611I, 612)를 구비한다. 또한, 내부기준전압 생성부(630)에서 출력되는 내부기준전압(VREF_R)을 내부회로에 전달하기 위한 단위이득버퍼(631)를 더 포함하여 구성될 수도 있다.
여기에서 외부 정전기방전 보호부(601A~601I, 602)는 HBM, MM 에 대응하는 정전기방전 보호회로이므로 패드(PAD) 가까운 곳에 구비되고, 내부 정전기방전 보호부(611A~611I, 612)는 CDM 에 대응하는 정전기방전 보호회로이므로 내부기준전압 생성부(630) 및 입력버퍼(621A~621I) 가까운 곳에 구비된다. 따라서 각 입력신호의 전달경로에는 외부, 내부 정전기방전 보호부가 하나씩 구비되며, 기준전압(VREF)의 전달경로에도 외부, 내부 정전기방전 보호부가 하나씩 구비된다.
또한, 내부기준전압 생성부(630)는 외부에서 인가되는 기준전압(VREF)의 전위레벨을 특정 전위레벨로 쉬프팅 하여 내부기준전압(VREF_R)을 생성하고 각 입력버퍼(621A~621I)에 공급한다. 만약 내부기준전압(VREF_R)을 필요로 하는 입력버퍼 등과 같은 내부회로가 많을 경우에는 안정된 내부기준전압(VREF_R)을 공급하기 위 해 단위이득버퍼(631)를 더 구비하여 다수의 내부회로에 내부기준전압(VREF_R)을 공급할 수 있을 것이다. 단위이득버퍼(631)는 도 4에서 예시한 것과 같은 일반적인 형태의 단위이득버퍼 뿐만 아니라 필요에 따라서 다양한 형태로 구성될 수 있을 것이다. 특히 단위이득버퍼의 바이어스 트랜지스터를 제어하기 위한 신호로서 내부기준전압을 사용할 수도 있으며, 바이어스 신호와 같은 다른 신호를 통해서도 제어할 수 있을 것이다.
도 7은 도 6의 내부기준전압 생성부(630)에 대한 회로도이다.
도 7을 참조하면 내부기준전압 생성부는 기준전압(VREF)의 전위레벨을 쉬프팅 하기 위한 레벨 쉬프팅부(710), 레벨 쉬프팅부(710)에서 출력되는 신호의 전압을 분배하여 내부기준전압(VREF_R)을 출력하기 위한 전압분배부(720)로 구성된다.
여기에서 레벨 쉬프팅부(710)는 전원전압단(VDD)과 제1 출력단(N0) 및 제1 연결단(N1) 사이에 접속되는 전류 미러링부(711), 제1 출력단(N0)과 제2 연결단(N2) 사이에 접속되어 기준전압(VREF)의 제어를 받는 제1 입력 트랜지스터(MN1), 제2 연결단(N2)과 접지전압단(VSS) 사이에 접속되어 기준전압(VREF)의 제어를 받는 바이어스 트랜지스터(MN3), 전원전압단(VDD)과 제2 출력단(N3) 사이에 접속되어 제1 출력단(N0)에서 출력되는 신호의 제어를 받는 제1 트랜지스터(MP3), 제2 출력단(N3)과 제3 연결단(N4) 사이에 접속되는 제1 로드(R1), 제3 연결단(N4)과 접지전압단(VSS) 사이에 접속되는 제2 로드(R2), 제1 연결단(N1)과 제2 연결단(N2) 사이에 접속되어 제3 연결단(N4)에서 출력되는 신호의 제어를 받는 제2 입력 트랜지스터(MN2)로 구성된다.
또한, 전압분배부(720)는 제2 출력단(N3)과 접지전압단(VSS) 사이에 접속되는 다수의 로드(R3 ~ RN)로 구성된다.
상기의 내부기준전압 생성부는 레벨 쉬프팅부(710)에서 기준전압(VREF)의 전위레벨을 레벨 쉬프팅한 후에 전압분배부(720)에서 다수의 로드(R3 ~ RN)에 의해 분배된 내부기준전압(VREF_R)을 출력하게 된다. 전압분배부(720)는 실시예에서 단순히 다수의 로드(R3 ~ RN)를 직렬로 연결하여 저항값에 따른 분배전압을 출력하였으나 필요에 따라 스위치 등을 구비하여서 다양한 분배전압을 선택적으로 출력할 수 있게 구성할 수 있을 것이다. 상기의 내부기준전압 생성부에서 레벨 쉬프팅부(710)의 제1 입력 트랜지스터(MN1)는 기준전압(VREF)을 게이트의 입력으로 하는 NMOS 트랜지스터이고, 바이어스 트랜지스터(MN3)도 기준전압(VREF)을 게이트의 입력으로 하는 NMOS 트랜지스터이다. 따라서 제1 입력 트랜지스터(MN1)와 바이어스 트랜지스터(MN3)는 모두 정전기방전 민감소자로 볼 수 있으며 외부 및 내부 정전기방전 보호부는 제1 입력 트랜지스터(MN1)와 바이어스 트랜지스터(MN3)를 보호하게 된다.
한편, 레벨 쉬프팅부(710)에서 출력되는 내부기준전압(VREF_R)을 입력으로 하는 내부회로(입력버퍼 등등)의 내부기준전압 입력단은 정전기방전 민감소자를 포함하지 않게 되며, 이를 보호하기 위한 내부 정전기방전 보호부는 구비할 필요가 없게 된다. 여기에서 입력버퍼는 도 5에서 예시한 것과 같은 내부기준전압을 기준으로 하여 해당 입력신호를 판별하는 입력버퍼가 사용될 수 있을 것이다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 신호의 활성화를 나타내기 위해 액티브 하이(Active High) 또는 액티브 로우(Active Low)로의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한 단위이득버퍼, 내부기준전압 생성부, 입력버퍼는 필요에 따라 다양한 형태로 설계되거나 제어될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래의 반도체 소자의 구성도이다.
도 2는 도 1의 입력버퍼에 대한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 구성도이다.
도 4는 도 3의 단위이득버퍼에 대한 회로도이다.
도 5는 도 3의 입력버퍼에 대한 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 구성도이다.
도 7은 도 6의 내부기준전압 생성부에 대한 회로도이다.
*도면의 주요 부분에 대한 부호의 설명
210, 410, 510, 711 : 전류 미러링부
710 : 레벨 쉬프팅부 720 : 전압분배부

Claims (13)

  1. 외부로부터 기준전압 및 다수의 입력신호를 인가받기 위한 다수의 패드;
    상기 기준전압을 입력으로 하는 단위이득버퍼;
    상기 단위이득버퍼에서 출력되는 내부기준전압을 기준으로 하여 해당 입력신호를 판별하기 위한 다수의 입력버퍼;
    상기 기준전압의 전달경로 및 상기 다수의 입력신호의 전달경로에 접속된 다수의 외부 정전기방전 보호수단; 및
    상기 기준전압의 전달경로 및 상기 다수의 입력신호의 전달경로에 접속된 다수의 내부 정전기방전 보호수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 다수의 내부 정전기방전 보호수단은,
    상기 다수의 외부 정전기방전 보호수단 보다 상기 단위이득버퍼 및 상기 다수의 입력버퍼에 인접하게 접속되는 것을 특징으로 하는 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 단위이득버퍼는,
    전원전압단과 제1 연결단 및 출력단 사이에 접속되는 전류 미러링부;
    상기 제1 연결단과 제2 연결단 사이에 접속되어 상기 기준전압의 제어를 받는 제1 입력 트랜지스터;
    상기 출력단과 상기 제2 연결단 사이에 접속되어 상기 출력단에서 출력되는 상기 내부기준전압의 제어를 받는 제2 입력 트랜지스터; 및
    상기 제2 연결단과 접지전압단 사이에 접속되어 상기 기준전압의 제어를 받는 바이어스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  4. 외부로부터 기준전압 및 다수의 입력신호를 인가받기 위한 다수의 패드;
    상기 기준전압의 전위레벨을 쉬프팅 하여 내부기준전압을 생성하기 위한 내부기준전압 생성수단;
    상기 내부기준전압을 기준으로 하여 해당 입력신호를 판별하기 위한 다수의 입력버퍼;
    상기 기준전압의 전달경로 및 상기 다수의 입력신호의 전달경로에 접속된 다수의 외부 정전기방전 보호수단; 및
    상기 기준전압의 전달경로 및 상기 다수의 입력신호의 전달경로에 접속된 다수의 내부 정전기방전 보호수단
    을 구비하는 반도체 소자.
  5. 제4항에 있어서,
    상기 내부기준전압 생성수단에서 출력되는 상기 내부기준전압을 내부회로에 전달하기 위한 단위이득버퍼를 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 단위이득버퍼는,
    전원전압단과 제1 연결단 및 출력단 사이에 접속되는 전류 미러링부;
    상기 제1 연결단과 제2 연결단 사이에 접속되어 상기 내부기준전압의 제어를 받는 제1 입력 트랜지스터;
    상기 출력단과 상기 제2 연결단 사이에 접속되어 상기 출력단에서 출력되는 신호의 제어를 받는 제2 입력 트랜지스터; 및
    상기 제2 연결단과 접지전압단 사이에 접속되어 바이어스 신호의 제어를 받는 바이어스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제4항 또는 제5항에 있어서,
    상기 다수의 내부 정전기방전 보호수단은,
    상기 다수의 외부 정전기방전 보호수단 보다 상기 내부기준전압 생성수단 및 상기 다수의 입력버퍼에 인접하게 접속되는 것을 특징으로 하는 반도체 소자.
  8. 제4항 또는 제5항에 있어서,
    상기 내부기준전압 생성수단은,
    상기 기준전압의 전위레벨을 쉬프팅 하기 위한 레벨 쉬프팅부와,
    상기 레벨 쉬프팅부에서 출력되는 신호의 전압을 분배하여 상기 내부기준전압을 출력하기 위한 전압분배부를 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 레벨 쉬프팅부는,
    전원전압단과 제1 출력단 및 제1 연결단 사이에 접속되는 전류 미러링부;
    상기 제1 출력단과 제2 연결단 사이에 접속되어 상기 기준전압의 제어를 받는 제1 입력 트랜지스터;
    상기 제2 연결단과 접지전압단 사이에 접속되어 상기 기준전압의 제어를 받는 바이어스 트랜지스터;
    상기 전원전압단과 제2 출력단 사이에 접속되어 상기 제1 출력단에서 출력되는 신호의 제어를 받는 제1 트랜지스터;
    상기 제2 출력단과 제3 연결단 사이에 접속되는 제1 로드;
    상기 제3 연결단과 상기 접지전압단 사이에 접속되는 제2 로드; 및
    상기 제1 연결단과 상기 제2 연결단 사이에 접속되어 상기 제3 연결단에서 출력되는 신호의 제어를 받는 제2 입력 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 전압분배부는 상기 제2 출력단과 상기 접지전압단 사이에 접속되는 다수의 로드를 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제1항, 제2항, 제4항, 제5항 중 어느 하나의 항에 있어서,
    상기 다수의 입력버퍼는 각각,
    전원전압단과 제1 연결단 및 출력단 사이에 접속되는 전류 미러링부;
    상기 제1 연결단과 제2 연결단 사이에 접속되어 상기 내부기준전압의 제어를 받는 제1 입력 트랜지스터;
    상기 출력단과 상기 제2 연결단 사이에 접속되어 해당 입력신호의 제어를 받는 제2 입력 트랜지스터; 및
    상기 제2 연결단과 접지전압단 사이에 접속되어 인에이블 신호의 제어를 받는 바이어스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서,
    상기 다수의 입력버퍼는 각각,
    상기 출력단에서 출력되는 신호를 반전시키기 위한 인버터를 더 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 다수의 입력버퍼는 각각,
    상기 전원전압단과 상기 제1 연결단 사이에 접속되어 상기 인에이블 신호의 제어를 받는 제1 트랜지스터와,
    상기 전원전압단과 상기 출력단 사이에 접속되어 상기 인에이블 신호의 제어를 받는 제2 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140120776A (ko) * 2013-04-04 2014-10-14 에스케이하이닉스 주식회사 수신회로

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466978B2 (en) * 2013-08-30 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection for level-shifter circuit
KR102345383B1 (ko) * 2014-12-29 2021-12-31 엘지이노텍 주식회사 조명 장치
US10574066B2 (en) * 2017-12-04 2020-02-25 Bell Helicopter Textron Inc. Integrated capacitive discharge electrical bonding assurance system

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002609A (ko) * 2000-06-30 2002-01-10 박종섭 신호 라인의 로드를 입력보호회로로 활용하는 반도체장치의 회로 배치 방법
KR20050062249A (ko) * 2003-12-20 2005-06-23 삼성전자주식회사 입력버퍼 및 이를 구비하는 반도체 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6369427B1 (en) * 1998-11-03 2002-04-09 Vlsi, Technology, Inc. Integrated circuitry, interface circuit of an integrated circuit device, and cascode circuitry
US6353520B1 (en) * 1999-06-03 2002-03-05 Texas Instruments Incorporated Shared 5 volt tolerant ESD protection circuit for low voltage CMOS process
US6624998B2 (en) * 2000-01-24 2003-09-23 Medtronic, Inc. Electrostatic discharge protection scheme in low potential drop environments
US20030067726A1 (en) * 2000-05-01 2003-04-10 Voldman Steven H. Method and apparatus for providing ESD protection for receiver networks
US6678133B2 (en) * 2001-03-09 2004-01-13 Micron Technology, Inc. Electrostatic discharge protection with input impedance
US6947268B2 (en) * 2002-02-05 2005-09-20 Oki Electric Industry Co., Ltd. ESD-protecting circuit and LSI using the same
JP3989358B2 (ja) * 2002-11-13 2007-10-10 株式会社日立製作所 半導体集積回路装置および電子システム
JP2007066922A (ja) * 2003-11-28 2007-03-15 Renesas Technology Corp 半導体集積回路装置
US7248450B1 (en) * 2004-04-15 2007-07-24 Analog Devices, Inc. Pad cell with multiple signal paths
US7541648B2 (en) * 2005-01-21 2009-06-02 Micron Technology, Inc. Electrostatic discharge (ESD) protection circuit
JP2008103945A (ja) * 2006-10-18 2008-05-01 Toshiba Corp 半導体装置
US7564665B2 (en) * 2007-01-10 2009-07-21 Standard Microsystems Corporation Pad ESD spreading technique
US7795102B1 (en) * 2007-01-17 2010-09-14 National Semiconductor Corporation ESD high frequency diodes
US7965482B2 (en) * 2007-10-10 2011-06-21 Kabushiki Kaisha Toshiba ESD protection circuit and semiconductor device
US20090207539A1 (en) * 2008-02-20 2009-08-20 Fujitsu Limited I/o circuit
TWI353709B (en) * 2008-06-24 2011-12-01 Elan Microelectronics Corp Embedded bridge rectifier integrated with configur
US7812674B2 (en) * 2008-11-25 2010-10-12 Xilinx, Inc. Common centroid electrostatic discharge protection for integrated circuit devices
KR101145785B1 (ko) * 2008-12-26 2012-05-16 에스케이하이닉스 주식회사 집적회로
US8072721B2 (en) * 2009-06-10 2011-12-06 Hong Kong Applied Science And Technology Research Institute Co., Ltd. ESD protection using a capacitivly-coupled clamp for protecting low-voltage core transistors from high-voltage outputs

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002609A (ko) * 2000-06-30 2002-01-10 박종섭 신호 라인의 로드를 입력보호회로로 활용하는 반도체장치의 회로 배치 방법
KR20050062249A (ko) * 2003-12-20 2005-06-23 삼성전자주식회사 입력버퍼 및 이를 구비하는 반도체 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140120776A (ko) * 2013-04-04 2014-10-14 에스케이하이닉스 주식회사 수신회로
KR102079829B1 (ko) * 2013-04-04 2020-02-21 에스케이하이닉스 주식회사 수신회로

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