JP5165356B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、例えば５Ｖトレラント端子に対応した静電保護回路に適用して有効な技術に関するものである。

電源端子に設けられた静電気放電(ESD;Electro Static Discharge)保護回路にＭＯＳＦＥＴを用いた例として、特開２００５−０６４３７４号公報、特開２００６−１２１００７号公報がある。特開２００５−０６４３７４号公報のＥＳＤ保護回路では、電源端子と接地電位との間にＭＯＳＦＥＴを設け、サージが加わるとＭＯＳＦＥＴの基板電位を上昇させて、かかるＭＯＳＦＥＴをオンにして電源端子の正電荷を放電させる。特開２００６−１２１００７号公報のＥＳＤ保護回路では、ＣＲ遅延回路とインバータ回路とを用いてサージが加わるとＭＯＳＦＥＴの基板電位を一時的に上昇させて、かかるＭＯＳＦＥＴをオンにして電源端子の正電荷を放電させる。
特開２００５−０６４３７４号公報 特開２００６−１２１００７号公報

上記特許文献１、特許文献２は、上記電源端子に供給される電源電圧に対応した耐圧を持つＭＯＳＦＥＴを用いて上記ＥＳＤ保護回路を構成するものである。これにより、電源端子に定格電圧以上の加速電圧が供給されるバーイン等でＥＳＤ保護回路のＭＯＳＦＥＴが破壊されることはない。

ＵＳＢ（Universal Serial Bus) に使用される特殊端子（５Ｖトレラント端子）を有する半導体集積回路装置では、通常動作の電源電圧が３．３Ｖであるのに対し、入力レベルを５Ｖまで保証している。このため、標準入出力回路（Ｉ／Ｏ）と同様のＥＳＤ保護回路方式をとることが出来ない。例えば、上記３．３Ｖで動作するＭＯＳＦＥＴは、バーンイン時の過大電圧に対応した５Ｖ程度の耐圧を持つよう形成される。このような耐圧を持つＭＯＳＦＥＴを用い、前記特許文献１や２に示されているＥＳＤ保護回路を構成すると、バーンイン時には７Ｖ以上の高電圧が入力されるので上記５Ｖ程度の耐圧を持つＭＯＳＦＥＴが破壊してしまうという問題を有する。このため、上記５Ｖトレラント端子に設けられるＥＳＤ保護回路には、上記高電圧での７Ｖ以上の耐圧を保証した高耐圧ＭＯＳＦＥＴが用いられることなる。したがって、５Ｖトレラント端子を有する半導体集積回路装置において、最小でも２種類の耐圧を持つＭＯＳＦＥＴを形成しなければならない。

本願発明者等においては、上記ＵＳＢ回路を上記３．３Ｖで動作するＭＯＳＦＥＴをカスコード（又はカスケード）接続した回路を用いて必要な耐圧を確保することを考えた。これに伴いＥＳＤ回路においても、上記と同様に上記３．３Ｖで動作するＭＯＳＦＥＴを図２４のようにカスケード接続して必要な耐圧を確保することを考えた。図２５の等価素子構造図に示されているように、電源端子ＶＰＡＤに入力されたサージがある電圧以上になるとＭＯＳＦＥＴＭＮ１の寄生バイポーラが動作し、続いてＭＯＳＦＥＴＭＮ２の寄生バイポーラが動作し、最終的には両方のバイポーラ大電流にてサージを接地端子ＶＳＳに流すようにするものである。

ＥＳＤ保護回路は内部回路の保護のために、内部回路より先に保護回路がオンし、ＥＳＤサージをグランド（ＶＳＳ）に流す必要がある。図２４のＥＳＤ保護回路のように、ＭＯＳＦＥＴＭＮ１およびＭＮ２のウェルをグランドに固定した場合、カスコードＮＭＯＳの寄生バイポーラ動作電圧は、図２６の特性図に示したようにＮ拡散（ソース，ドレイン）とウェルの接合耐圧で決まる。より早く確実にＥＳＤサージを逃がすことがＥＳＤ耐性向上につながるため、カスコードＮＭＯＳ（ＭＮ１，ＭＮ２）をより低い電圧でオンさせることが課題となる。また、通常動作時のカスコードＮＭＯＳによるリークは最小限に抑えて保護回路自身の誤動作も避ける必要がある。

この発明の目的は、簡単な構造でＥＳＤ耐性の向上を実現した半導体集積回路装置を提供することにある。この発明の他の目的は、５Ｖトレラント端子を有し、ＥＳＤ耐性と通常動作時でのリーク電流の低減及び誤動作を防止した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願における実施例の１つは下記の通りである。半導体集積回路装置は、第１回路、第２回路及び静電保護回路を有する。第１回路は、第１電源電圧に対応した第１耐圧を持つＭＯＳＦＥＴを用いて構成される。第２回路は、上記第１耐圧を持つＭＯＳＦＥＴがカスコード接続されて、上記第２電源電圧に対応した耐圧を持つようにされて構成される。静電保護回路は、第２電源電圧が供給される第２電源電圧端子と回路の接地電位点との間に設けられ、上記第１耐圧を持つＭＯＳＦＥＴがカスコード接続されて、上記第２電源電圧に対応した耐圧を持つようにされた静電保護ＭＯＳＦＥＴと、上記第２電源電圧端子からの静電気により発生した電圧に応答して上記保護ＭＯＳＦＥＴのバックゲートを一時的に上記接地電位よりも高い電位とする電圧供給回路とを有する。

入力電圧と負荷変動に対する応答性の改善と高効率化を実現することができる。

図１には、この発明に係るＥＳＤ保護回路の一実施例の回路図が示されている。この実施例のＥＳＤ保護回路が搭載される半導体集積回路装置は、特に制限されないが、図示しない内部回路は、３．３Ｖ程度の電源電圧で動作する。これに対応して使用するＭＯＳＦＥＴは、上記３．３Ｖに対応した耐圧、例えば５Ｖ程度の耐圧を持つようにされる。このような半導体集積回路装置には、前記ＵＳＢインターフェイス回路が搭載される。

上記ＵＳＢの５Ｖトレラント端子のような電源端子ＶＰＡＤと回路の接地電位又は接地電位端子ＶＳＳとの間には、静電保護ＭＯＳＦＥＴとしてカスコード（直列）接続のＭＯＳＦＥＴＭＮ１，ＭＮ２が設けられる。このようなカスコード接続によって実質的な耐圧を１０Ｖ程度まで高くすることができ、バーンイン時での約７Ｖ以上の高電圧の入力に対しても、これらのＭＯＳＦＥＴＭＮ１，ＭＮ２が破壊してしまうことはない。

これらＭＯＳＦＥＴＭＮ１，ＭＮ２は、ＮチャネルＭＯＳＦＥＴにより構成されて共通のウェル領域に形成される。これらＭＯＳＦＥＴＭＮ１，ＭＮ２のウェル領域、つまりバックゲートは、ＥＳＤ耐性の向上を実現するために、次の電圧供給回路によって形成された電圧が供給される。上記静電保護ＭＯＳＦＥＴＭＮ１，ＭＮ２は、電源端子ＶＰＡＤにサージ電圧が発生した場合、かかるサージ電圧を放電させるサージ電流ＩＰＡＤを速やかに流して放電させるようにして、かかる電源端子ＶＰＡＤに接続される半導体集積回路装置に形成された図示しない他のＭＯＳＦＥＴ等の破壊を防止する。このような静電破壊防止のために、上記ＭＯＳＦＥＴＭＮ１，ＭＮ２は、上記電源端子ＶＰＡＤの直近に配置される。

上記電圧供給回路は、以下の回路により構成される。分圧抵抗Ｒ３とＲ４は、上記電源端子ＶＰＡＤに発生するサージ電圧を分圧する。この分圧電圧は、いわゆる人体モデル（ＨＢＭ）での上記電源端子ＶＰＡＤに発生するサージ電圧（約１０Ｖ程度）を約３Ｖ程度となるように分圧する。特に制限されないが、これらの抵抗Ｒ３，Ｒ４は、ポリシリコン抵抗により構成される。上記分圧電圧が形成される回路ノードＮ１の電圧は、ＰチャネルＭＯＳＦＥＴＭＰ１とＮチャネルＭＯＳＦＥＴＭＮ３からなるＣＭＯＳインバータ回路の動作電圧とされるとともに、抵抗Ｒ１とキャパシタＣ１による時定数回路に供給される。上記抵抗Ｒ１も、上記同様にポリシリコン抵抗により構成される。上記キャパシタＣ１は、ＭＯＳ容量により構成される。上記抵抗Ｒ１とキャパシタＣ１の接続点Ｎ２からは、上記回路ノードＮ１の電圧変化の遅延信号（積分信号）が形成される。

上記ＣＭＯＳインバータ回路（ＭＰ１，ＭＮ３）の出力端子（回路ノードＮ３）は、上記静電保護ＭＯＳＦＥＴＭＮ１，ＭＮ２のバックゲート（ウェル領域）に接続されて、バックゲートの制御電圧とされる。また、特に制限されないが、上記回路ノードＮ３と回路の接地電位ＶＳＳとの間には、プルダウン抵抗Ｒ２が設けられる。特に制限されないが、この抵抗Ｒ２は、ＮチャネルＭＯＳＦＥＴを形成するために形成されるＰ型ウェル領域で構成された拡散抵抗により構成される。

図２には、図１のＥＳＤ保護回路の動作の一例を説明するための波形図が示されている。電源端子ＶＰＡＤにＥＳＤサージが入力されると、それに追従して回路ノードＮ１の電圧も急峻に立ち上がる。ＣＭＯＳインバータ（ＭＰ１，ＭＮ３）は、上記回路ノードＮ１の立ち上がりに応じて動作状態にされる。しかしながち、ＣＭＯＳインバータの入力電圧（ノードＮ２）は、抵抗Ｒ１とキャパシタＣ１の時定数により遅延した電位変化（遅延電圧）となる。その結果、この電圧差ΔＶｇｓは、ＰチャネルＭＯＳＦＥＴＭＰ１のゲート，ソース間電圧となり、ＰチャネルＭＯＳＦＥＴＭＰ１をオン状態にする。これにより、インバータ回路の出力電圧（Ｎ３）は、上記回路ノードＮ１の立ち上がりに対応して高い電位になる。

もしも、回路ノードＮ１がハイレベルのままとすると、上記時定数回路の出力信号が上記回路ノードＮ１に向けて上昇するので電圧差ΔＶｇｓが小さくなり、ＰチャネルＭＯＳＦＥＴＭＰ１がオフ状態に、ＮチャネルＭＯＳＦＥＴＭＮ３がオン状態になる。この結果、上記インバータ回路の出力電圧Ｎ３（ウェル電位）が一時的にハイレベルになる。一方、上記のようにＮチャネルＭＯＳＦＥＴのウェル電位が上昇すると、等価的にソースに対してバックゲートが高くなり、しきい値電圧を等価的に小さくしてオン状態にする。このようなＭＯＳＦＥＴＭＮ１，ＭＮ２に電流が流れると、寄生バイポーラトランジスタがオン状態となりサージ電流ＩＰＡＤを流す。このようなサージ電流ＩＰＡＤは、上記電源端子ＶＰＡＤのサージ電圧を放電させるので、実際には上記回路ノードＮ１も同図に点線で示したように低下させる。同図では省略されているが、回路ノードＮ１も最終的には放電される。

図３には、この発明に係るＥＳＤ保護回路の電圧−電流特性図が示されている。本発明のＥＳＤ保護回路ではカスコードＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２の寄生バイポーラ動作を、前記図２６の接合耐圧に依存した動作電圧点Ａよりも低い電圧Ｂで早く動作させることが可能となる。Ｖｈは、ホールド電圧であり、上記バイポーラトランジスタがオンを維持するのに必要な電圧であり、ＭＯＳＦＥＴＭＮ１，ＭＮ２のゲート長（Ｌｇ）により調整可能となる。つまり、ホールド電圧Ｖｈは、通常動作時やバーイン等のような加速試験動作時での上記電源端子ＶＰＡＤによってＥＳＤ保護回路が動作してしまうことがない大きな電圧で、内部回路素子が破壊してしまうようなサージ電圧よりも小さな電圧で上記ＥＳＤ保護回路が確実に動作するような小さな電圧の間に設定する必要がある。したがって、上記のようなＭＯＳＦＥＴＭＮ１，ＭＮ２のゲート長（Ｌｇ）で上記ホールド電圧Ｖｈを調整できることは好都合となる。

上記のように特殊端子( ５Ｖトレラント端子）のＥＳＤ保護回路として、ＶＰＡＤ端子とグランド配線ＶＳＳ間に、３．３Ｖ耐圧のＮチャネルＭＯＳＦＥＴ (ＭＮ１，ＭＮ２）を２段積みしたカスコードＮＭＯＳを端子（ＶＰＡＤ）直近に直列に接続する。さらに、分圧抵抗Ｒ３，Ｒ４による内部生成の３．３Ｖ電源線（ノードＮ１）とＶＳＳ間に抵抗Ｒ１と容量Ｃ１を直列に接続し、その抵抗Ｒ１と容量Ｃ１の間に入力が接続されたＣＭＯＳインバータ（ＭＰ１，ＭＮ３）を上記ノードＮ１とＶＳＳに設け、そのＣＭＯＳインバータの出力をカスコードＮＭＯＳ（ＭＮ１，ＭＮ２）のウェル（ノードＮ３）が受けるようにする。上記ＣＲ時定数は、通常動作の信号では動作せず、ＥＳＤサージにのみ動作するよう決定される。さらに、カスコードＮＭＯＳ（ＭＮ２）のＶＳＳ側ゲートは通常動作のとき不安定にならないようグランドＶＳＳに固定される。ＭＯＳＦＥＴＭＮ１のゲートは、特に制限されないが、上記内部ノードＮ１（３．３Ｖ電源線）に接続される。

この実施例のＥＳＤ保護回路は、通常動作時オフ状態にある。端子ＶＰＡＤにＥＳＤサージが入力されると、ＣＭＯＳインバータ回路のＰチャネルＭＯＳＦＥＴＭＰ１のソース側電圧（ノードＮ１）の電位はサージに追従して変化するが、ＣＭＯＳインバータ回路の入力側は、抵抗Ｒ１と容量Ｃ１の時定数により遅延した電位変化となるため、このＣＭＯＳインバータ回路の出力を受けるカスコードＮＭＯＳ（ＭＮ１，ＭＮ２）のウェル電位（ノードＮ３）が所定期間変化し、寄生バイポーラがオンしてサージ電流ＩＰＡＤを接地電位ＶＳＳに流す。このようにして本発明のＥＳＤ保護回路ではカスコードＮＭＯＳ（ＭＮ１，ＭＮ２）の寄生バイポーラ動作を、従来の接合耐圧に依存した動作電圧点Ａより早く動作（低い動作電圧点Ｂ）させることが可能となる。

保護回路のＥＳＤサージ放電を高速化することで、ＥＳＤサージに対する製品のＥＳＤ耐性を向上させることができる。放電能力も向上するため保護回路の面積低減が可能となり、つまりは半導体集積回路の面積低減、コスト低減への効果も得られる。またバイポーラ動作電圧が高いと、生成されたホットキャリアが酸化膜劣化へと導かれ、微小リーク不良に繋がる例がある。そのためにも、より低い電圧（動作電圧点Ｂ）でバイポーラ動作できることは、微小リーク不良対策としても有効となる。

さらに、本発明では５Ｖトレラント端子のＥＳＤ保護素子として、既存のデバイスを用いＥＳＤ耐性を向上できることが特徴となる。他、耐性向上の対策として、従来の保護回路方式でデバイスへのインプラ追加（ＥＳＤ用素子を新しく生成し、デバイス自身のＥＳＤ耐性をあげる）も考えられるが、マスク枚数が増加しコストアップへと繋がる。また今後外Ｆａｂ展開をしていく中、プロセスを特殊化することは危険である。そのため、本発明のように既存の素子を用いた対策を講じることは、コスト面かつ、プロセスに拠らずどこででも作れる仕様としても有効な技術となる。

図４には、この発明に係るＥＳＤ保護回路の一実施例の素子レイアウト図が示されている。同図には、前記図１に示した回路素子のうち上から順に時定数回路を構成する抵抗Ｒ１、ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴＭＰ１、ＮチャネルＭＯＳＦＥＴＭＮ３、プルダウン抵抗Ｒ２、時定数回路を構成する容量Ｃ１、及びカスコード接続のＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２が例示的に示されている。同図のように端子ＶＰＡＤ−ＶＳＳ間にカスコード接続のＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２が端子直近に直列に配置される。抵抗Ｒ１は、ポリシリコン抵抗で構成され、容量Ｃ１はＭＯＳ容量で構成される。抵抗Ｒ２は、ＮチャネルＭＯＳＦＥＴを形成するＰウェルで構成された拡散抵抗（ウェル抵抗）で構成される。

図５には、上記図４の切断線Ｘ−Ｙに対応したＭＯＳＦＥＴＭＮ１，ＭＮ２の概略素子構造断面図が示されている。Ｐ型基板Ｐｓｕｂに形成されタＰ型ウェルＰＷにＭＯＳＦＥＴＭＮ１とＭＮ２が直列に配置される。例えば、両側のＭＯＳＦＥＴＭＮ１，ＭＮ２を除いた、ＭＯＳＦＥＴＭＮ２のソースを中央にして左右にドレインを配置し、かかるドレインをＭＯＳＦＥＴＭＮ１のソースと共用してＭＯＳＦＥＴＭＮ１を２つ配置する。上記ＭＯＳＦＥＴＭＮ１のドレインを中央にして左右にソースを配置し、かかるソースをＭＯＳＦＥＴＭＮ２のドレインと共用してＭＯＳＦＥＴＭＮ２を２つ配置する。このような２つのＭＯＳＦＥＴＭＮ１，ＭＮ２の組み合わせにより効率よくカスコード接続のＭＯＳＦＥＴＭＮ１とＭＮ２が配置される。そして、上記ＮチャネルＭＯＳＦＥＴＭＮ２のソースは、上記接地電位ＶＳＳに接続され、ＭＯＳＦＥＴＭＮ１のドレインは端子ＶＰＡＤに接続される。また、ＰウェルＰＷは、ノードＮ３に接続される。同図では、ＭＯＳＦＥＴＭＮ１，ＭＮ２のゲートＧに対する接続は省略されている。

図６には、上記カスコード接続ＭＯＳＦＥＴの他の一実施例のレイアウト図が示され、図７にはその切断線Ｘ−Ｙに対応した概略素子構造断面図が示されている。この実施例では、前記説明したようなカスコード接続ＭＯＳＦＥＴＭＮ１，ＭＮ２が形成されるＰ型ウェルＰＷは、深い深さのＮ型ウェルＤＮＷに形成される。つまり、上記Ｐ型ウェルＰＷは、上記ＤＮＷに形成れることによりＰ型基板Ｐｓｕｂと分離される。カスコード接続ＭＯＳＦＥＴＭＮ１，ＭＮ２のウェルＰＷと基板領域ＰｓｕｂをＤＮＷで分離することにより、ウェルＰＷに入力されたバイアス（ノードＮ３）が基板領域Ｐｓｕｂに逃げることなくグランド配線側ＶＳＳへ順方向電流として流れるため、カスコードＮＭＯＳ（ＭＮ１，ＭＮ２）の寄生バイポーラを確実に低電圧動作できる。

図８には、上記カスコード接続ＭＯＳＦＥＴの他の一実施例のレイアウト図が示され、図９にはその切断線Ｘ−Ｙに対応した概略素子構造断面図が示されている。この実施例では、前記説明したようなカスコード接続ＭＯＳＦＥＴＭＮ１，ＭＮ２が形成されるＰ型ウェルＰＷは、Ｐ型基板Ｐｓｕｂと絶縁膜ＳｉＯ２で分離されるＳＯＩ構造とされる。そして、ゲート間のＮ拡散層をＰ型拡散層に変更してＰウェルＰＷを共通化するものである。つまり、ＮチャネルＭＯＳＦＥＴＭＮ２のソースとＮチャネルＭＯＳＦＥＴＭＮ１のドレインはＮ型拡散層としており、相互接続点とされるソース，ドレイン接続を行う拡散層として前記実施例のようなＮ型ではなく、Ｐ型拡散層としてノードＮ３に接続してＰ型ウェルＰＷを共通化するものである。

ＳＯＩデバイスで前記のようにカスコードＮＭＯＳ（ＭＮ１，ＭＮ２）接続のゲート間にＰ拡散層を形成し、ここにウェルバイアスを入力する。ＳＯＩデバイスでは、基板に埋め込みシリコン酸化膜ＳｉＯ２が形成されているため、ウェルＰＷはトランジスタ（ＭＯＳＦＥＴ）ごとの分離になってしまい、ウェル共通であるバルクと同様のカスコードＮＭＯＳを形成しウェルバイアスを行ったとしても同じバイアス効果は得られない。そこで、ゲート間の拡散層をＮ型からＰ型に変えることで２つのＭＯＳＦＥＴＭＮ１，ＭＮ２のウェルＰＷを共通化することができ、前記のようなバルク同様のカスコードＮＭＯＳウェルバイアス効果を得ることができる。

図１０には、この発明に係るＥＳＤ保護回路の他の一実施例の回路図が示されている。この実施例のＥＳＤ保護回路が搭載される半導体集積回路装置は、特に制限されないが、図示しない内部回路が１．８Ｖ程度の低電圧で動作する。これに対応して使用するＭＯＳＦＥＴは、上記１．８Ｖに対応した耐圧、例えば３Ｖ程度の耐圧を持つようにされる。このような半導体集積回路装置には、前記ＵＳＢインターフェイス回路が搭載される。

上記ＵＳＢの５Ｖトレラント端子のような電源端子ＶＰＡＤと回路の接地電位又は接地電位端子ＶＳＳとの間には、静電保護ＭＯＳＦＥＴとしてカスコード接続のＭＯＳＦＥＴＭＮ１１−ＭＮ１３，ＭＮ２が設けられる。このようなカスコード接続によって実質的な耐圧を１０Ｖ以上に高くすることができるので、バーンイン時での約７Ｖ以上の高電圧の入力に対しても、これらのＭＯＳＦＥＴＭＮ１１−ＭＮ１３，ＭＮ２が破壊してしまうことはない。

これらＭＯＳＦＥＴＭＮ１１−ＭＮ１３，ＭＮ２は、ＮチャネルＭＯＳＦＥＴにより構成されて共通のウェル領域に形成される。これらＭＯＳＦＥＴＭＮ１１−ＭＮ１３，ＭＮ２のウェル領域、つまりバックゲートは、ＥＳＤ耐性の向上を実現するために、前記図１の実施例と同様な電圧供給回路によって形成された電圧が供給される。抵抗Ｒ３，Ｒ４は、ノードＮ１の電圧が１．８Ｖ程度になるようにサージ電圧を分圧する。他の構成は、前記図１の実施例と同様である。この実施例では、１．８Ｖのような低電圧で動作するＮチャネルＭＯＳＦＥＴを多段積みすることで、３．３Ｖデバイス使用時と同様に、ＥＳＤサージをより高速にＶＳＳへ流すことが出来る。３．３Ｖデバイスだけでなく、既存デバイスを多段積みすることで５Ｖトレラント端子のＥＳＤ保護回路を形成することが可能となる。

図１１には、図１０のカスコード接続ＭＯＳＦＥＴの一実施例のレイアウト図が示され、図１２にはその切断線Ｘ−Ｙに対応した概略素子構造断面図が示されている。前記図５と同様にＰ型基板Ｐｓｕｂに形成されタＰ型ウェルＰＷにＭＯＳＦＥＴＭＮ１１−ＭＮ１３とＭＮ２が直列に配置される。中央部に配置されるＭＯＳＦＥＴＭＮ１１−ＭＮ１３は、ＭＯＳＦＥＴＭＮ１１のドレインを中央にして左右に２つの直列ＭＯＳＦＥＴＭＮ１２−１３が配置される。右端にはＭＯＳＦＥＴＭＮ１１のドレインが配置され、左側に向かうようＭＯＳＦＥＴＭＮ１２，ＭＮ１３が配置され、左端にはＭＯＳＦＥＴＭＮ１１のドレインが配置され、右側に向かうようＭＯＳＦＥＴＭＮ１２，ＭＮ１３が配置される。そして、これらのＭＯＳＦＥＴＭＮ１１−ＭＮ１３の間にＭＯＳＦＥＴＭＮ２が配置される。このような２つのＭＯＳＦＥＴＭＮ１１−ＭＮ１３，ＭＮ２の組み合わせにより効率よくカスコード接続のＭＯＳＦＥＴＭＮ１１−ＭＮ１３とＭＮ２が配置される。上記ＮチャネルＭＯＳＦＥＴＭＮ２のソースは、上記接地電位ＶＳＳに接続され、ＭＯＳＦＥＴＭＮ１１のドレインは端子ＶＰＡＤに接続される。また、ＰウェルＰＷは、ノードＮ３に接続される。同図では、ＭＯＳＦＥＴＭＮ１１−ＭＮ１３，ＭＮ２のゲートＧに対する接続は省略されている。

図１３には、この発明に係るＥＳＤ保護回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１のカスコード接続のＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２に代わりに３．３ＶのＮＰＮラテラルバイポーラトランジスタＴ１が用いられる。このトランジスタＴ１は、端子ＶＰＡＤとグランド配線間ＶＳＳに３．３Ｖ耐圧のＮＰＮラテラルバイポーラトランジスタを端子直近に接続し、図１と同様な電圧供給回路のＣＭＯＳインバータ回路（ＭＰ１，ＭＮ３）の出力電圧をＮＰＮラテラルバイポーラトランジスタＴ１のベースに入力している。

図１４には、図１３のＮＰＮラテラルバイポーラトランジスタＴ１の一実施例のレイアウト図が示され、図１５にはその切断線Ｘ−Ｙに対応した概略素子構造断面図が示されている。３．３ＶのＮＰＮラテラルバイポーラトランジスタＴ１は、３．３ＶのＮチャネルＭＯＳＦＥＴのゲートを形成しないことで形成できる。ゲートがないため、カスコード接続する必要はない。バイポーラトランジスタＴ１のベースを前記のような電圧供給回路でバイアスすることで、３．３ＶカスコードＮＭＯＳ使用時と同様に、ＥＳＤサージをより高速にＶＳＳへ流すことが出来る。

図１６には、この発明に係るＥＳＤ保護回路の更に他の一実施例の回路図が示されている。この実施例は、電圧供給回路にける時定数回路の抵抗Ｒ１がポリシリコン抵抗からＭＯＳ抵抗に変更される。複数のＰチャネルＭＯＳＦＥＴが直列接続されて抵抗Ｒ１を構成する。同図には、複数のＰチャネルＭＯＳＦＥＴのうち２つのＰチャネルＭＯＳＦＥＴＭＰ２と，ＭＰ３が代表として例示的に示されている。これらのＭＯＳＦＥＴＭＰ２，ＭＰ３は、抵抗Ｒ７を通してゲートに接地電位ＶＳＳが与えられることにより、電源投入状態では定常的にオン状態にされて抵抗素子として動作する。

この実施例では、ＰチャネルＭＯＳＦＥＴＭＰ２とＭＰ３のゲートにはプルダウン用のポリシリコン抵抗Ｒ７が設けられ、ＭＯＳ容量Ｃ１のゲート側にはポリシリコン抵抗Ｒ８、ＣＭＯＳインバータ回路（ＭＰ１，ＭＮ３）のゲートには保護ポリシリコン抵抗Ｒ９がそれぞれ設けられる。同様に、カスコード接続のＮチャネルＭＯＳＦＥＴＭＮ１のゲートにもポリシリコン抵抗Ｒ６が設けられる。この高抵抗Ｒ６を介した内部生成３．３Ｖ電源配線とグランド配線ＶＳＳ間に、上記時定数回路（Ｒ１，Ｃ１）及びＣＭＯＳインバータ回路（ＭＰ１，ＭＮ３）を接続し、前記図１の実施例と同様にＣＭＯＳインバータ回路の出力を端子とグランド配線間に接続したカスコードＮＭＯＳ（ＭＮ１，ＭＮ２ ９のウェルに入力する。

図１７には、この発明に係るＥＳＤ保護回路の他の一実施例の素子レイアウト図が示されている。同図には、前記図１６に示した回路素子のうち上から順に時定数回路を構成する抵抗Ｒ１としてのＰチャネルＭＯＳＦＥＴＭＰ２，３、プルダウンポリシリコン抵抗Ｒ７、ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴＭＰ１、ＮチャネルＭＯＳＦＥＴＭＮ３、プルダウン拡散抵抗Ｒ２、時定数回路を構成する容量Ｃ１、ポリシリコン抵抗Ｒ８及びカスコード接続のＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２が例示的に示されている。同図のように端子ＶＰＡＤ−ＶＳＳ間にカスコード接続のＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２が端子直近に直列に配置される。この実施例のように、時定数回路を構成する抵抗Ｒ１を前記図１のようなポリシリコン抵抗から図１６のようなＰＭＯＳ抵抗へ変更することで、同抵抗値を得るための面積を低減できる。また、ＰＭＯＳ抵抗を用いることにより、ポリシリコン抵抗を用いる場合に比べてプロセスバラツキが小さいので、動作の安定性又は回路設計が容易となる。

図１８には、この発明に係るＥＳＤ保護回路の更に他の一実施例の回路図が示されている。この実施例は、ＥＳＤ保護回路として、前記同様に端子ＶＰＡＤとグランド配線ＶＳＳ間にカスコードＮＭＯＳ（ＭＮ１，ＭＮ２）を端子直近に直列に接続し、さらに同じ端子−グランド配線間にＰチャネルＭＯＳＦＥＴＭＰ４とＰＭ１を２段積みにしたＣＭＯＳインバータ回路を設ける。このＣＭＯＳインバータ回路の出力をカスコードＮＭＯＳ（ＭＮ１，ＭＮ２）のウェルに入力する。ＣＭＯＳインバータ回路の電源側のＰチャネルＭＯＳＦＥＴＭＰ４のゲートには、端子ＶＰＡＤとグランド配線ＶＳＳ間に接続した時定数回路を構成する抵抗Ｒ１とカスコード接続の容量Ｃ１１，Ｃ１２の接続点の電位（ノードＮ２’）が供給される。カスコード接続のＰチャネルＭＯＳＦＥＴＭＰ１とＮチャネルＭＯＳＦＥＴＭＮ３のゲートには、ゲート保護ポリシリコン抵抗Ｒ９を介して、前記のようなポリシリコン抵抗Ｒ３とＲ４の分圧回路で形成されたノードＮ１の内部生成の３．３Ｖ程度のような電圧が入力される。また、上記ＣＭＯＳインバータ回路（ＭＰ１とＭＮ３）の出力は、抵抗Ｒ２を介してグランド配線ＶＳＳにも接続されている。

この実施例では、時定数回路に直列にサージ電圧が印加されるので、容量Ｃ１の高耐圧化のために、前記カスコード接続のＭＯＳＦＥＴＭＰ４，ＭＰ１と同様に２つのＭＯＳ容量Ｃ１１とＣ１２がカスコード接続されて電圧をそれぞれが分担して高耐圧化を実現している。この実施例では、端子ＶＰＡＤにＥＳＤサージが入力されると、ＣＭＯＳインバータ回路のＰチャネルＭＯＳＦＥＴＭＰ４のソース電圧は、サージ電圧に追従して変化し、ゲートに供給される電圧（ノードＮ２‘）は抵抗Ｒ１と容量（Ｃ１１，Ｃ１２）の時定数により遅延した電位変化となり、前記図１のＭＯＳＦＥＴＭＰ１の場合と同様にＭＯＳＦＥＴＭＰ４が所定期間オン状態を維持する。

上記ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴＭＰ１は、ＭＯＳＦＥＴＭＰ４を介してソースに上記サージ電圧が供給され、ゲートがノードＮ１の上記内部生成の３．３Ｖ程度にされるのでオン状態になる。また、上記ノードＮ１の上記内部生成の３．３ＶによりＮチャネルＭＯＳＦＥＴＭＮ３もオン状態となり、ＭＯＳＦＥＴＭＰ４とＭＰ１及びＮチャネルＭＯＳＦＥＴＭＮ３のそれぞれのオン抵抗による分圧回路が構成されて、上記ＰチャネルＭＯＳＦＥＴＭＰ４が時定数回路でオンしている期間だけ、ノードＮ３を上記分圧回路による中間電位に持ち上げるようにする。これにより、カスコードＮＭＯＳ（ＭＮ１，ＭＮ２）のウェル電位が所定期間変化し、寄生バイポーラがオンしてサージをＶＳＳに流す。

図１９には、この発明に係るＥＳＤ保護回路の他の一実施例の素子レイアウト図が示されている。同図には、前記図１８に示した回路素子のうち上から順に時定数回路を構成するポリシリコン抵抗Ｒ１、カスコード接続のＰチャネルＭＯＳＦＥＴＭＰ１、ＭＰ４、ＮチャネルＭＯＳＦＥＴＭＮ３、ポリシリコン抵抗Ｒ３、プルダウン拡散抵抗Ｒ２、時定数回路を構成する容量Ｃ１１，Ｃ１２、カスコード接続のＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２が例示的に示されている。同図のように端子ＶＰＡＤ−ＶＳＳ間にカスコード接続のＮチャネルＭＯＳＦＥＴＭＮ１，ＭＮ２が端子直近に直列に配置される。この実施例のように、時定数回路をＣＭＯＳインバータ回路のゲート制御に代えて、動作電圧制御に用いても同様な動作を行わせることができる。

図２０には、この発明が適用される半導体集積回路装置の一実施例の概略ブロック図が示されている。この実施例は、半導体基板上における各回路ブロックの幾何学的配置に合わせて、各回路ブロックが示されている。この実施例は、音楽データを扱う機器等に用いられるマイクロコンピュータ（システムＬＳＩ）に向けられている。この実施例の半導体集積回路装置には、２つのマイクロプロセッサＣＰＵ１，ＣＰＵ２、ユーザー論理が組み込まれた論理回路（Ｌｏｇｉｃ）、アナログ／デジタル変換（Ａ／Ｄ）及びデジタル／アナログ変換（Ｄ／Ａ）、クロックパルス生成回路ＣＰＧＭ、リアルタイムクロックＲＴＣ、パワーマネージャＰＭＧ、メモリＲＡＭ等に加えて、ＵＳＢインターフェイス回路が設けられる。このＵＳＢインターフェイス回路の端子ＶｂｕｓとＧＮＤが、前記図１等の端子ＶＰＡＤとＶＳＳに接続される。

図２１には、この発明に用いられるＭＯＳＦＥＴの一実施例の概略断面図が示されている。図２１（Ａ）は、３．３Ｖで動作するＮチャネルＭＯＳＦＥＴの例であり、ゲート絶縁膜の膜厚は、約６．８ｎｍに形成される。図２１（Ｂ）は、１．８Ｖで動作するＮチャネルＭＯＳＦＥＴの例であり、ゲート絶縁膜の膜厚は、約２ｎｍに形成される。図１等のＥＳＤ回路では、図２１（Ａ）に示したようなＭＯＳＦＥＴが用いて構成される。ＵＳＢインターフェイス回路は、端子Ｄ＋、Ｄ−に対応した信号処理を行う回路も、上記図２１（Ａ）に示したようなＭＯＳＦＥＴで構成され、電源側にダイオード接続のＰチャネルＭＯＳＦＥＴが設けられることによりこれら信号処理回路を構成するＭＯＳＦＥＴの耐圧確保が行われる。

図１０のＥＳＤ回路では、図２１（Ｂ）に示したようなＭＯＳＦＥＴが用いて構成される。ＵＳＢインターフェイス回路は、端子Ｄ＋、Ｄ−に対応した信号処理を行う回路も、上記図２１（Ｂ）に示したようなＭＯＳＦＥＴで構成され、電源側にダイオード接続のＰチャネルＭＯＳＦＥＴが図１０のように多段接続されてこれら信号処理回路を構成するＭＯＳＦＥＴの耐圧確保が行われる。

半導体集積回路装置として、内部回路が３．３Ｖ系回路と１．８Ｖ系回路の２つが存在するときには、上記図２１（Ａ）（Ｂ）に示した２種類のＭＯＳＦＥＴが用いられる。特に制限されないが、ＵＳＢインターフェイス回路は、より耐圧が高い上記図２１（Ａ）に示したＭＯＳＦＥＴで構成される。

図２２には、この発明を説明するためのＨＢＭ試験等価回路図が示されている。等価回路は、測定装置（システムＬＳＩ）に対する人体モデルとしての容量Ｃ００を１００ｐＦとし、抵抗Ｒを１．５Ωとし、インダクタンスＬ００，Ｌ０１を実装機より抽出された値とし、数ｎｓで２０００Ｖに立ち上がるパルスを印加する。

図２３には、図１のＥＳＤ回路のシミュレーション波形図が示されている。図２３（Ａ）は、電圧波形であり、（Ｂ）は電流波形である。上記のような人体モデルによる入力波形（ＨＭＢ２０００Ｖ）が入力されると、半導体集積回路装置の内部では、図２３（Ａ）のように端子ＶＰＡＤには約１２Ｖ程度の電圧が発生する。上記分圧回路Ｒ３，Ｒ４は、これを分圧して内部ノードＮ１（内部電源ライン）に約３．３Ｖ程度の電圧を発生させる。そして、前記のような時定数回路とＣＭＯＳインバータ回路の出力（ノードＮ３）により、カスコード接続ＮＭＯＳ（ＭＮ１，ＭＮ２）のウェル電位を制御する。これにより、図２３（Ｂ）に示したように、ピーク電流として１．３Ａ程度のサージ電流ＩＰＡＤが流れて内部回路素子を破壊から防止する。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ＥＳＤ回路を構成する各回路素子のレイアウトは種々の実施形態を採ることができる。カスコード接続のＭＯＳＦＥＴのうち、端子ＶＰＡＤ側のＭＯＳＦＥＴのゲートは、前記のようなノードＮ１（内部電源ライン）に接続させるもの他、他の適当な電圧を供給するものであってもよい。抵抗Ｒ２は、省略してもよい。あるいはカスコード接続ＭＮ１，ＭＮ２のウェル寄生抵抗を用いるものとしてもよい。

この発明は、５Ｖトレラント端子を有し、ＥＳＤ耐性と通常動作時でのリーク電流の低減を防止した半導体集積回路装置として広く利用することができる。

この発明に係るＥＳＤ保護回路の一実施例の回路図である。 図１のＥＳＤ保護回路の動作の一例を説明するための波形図である。 この発明に係るＥＳＤ保護回路の電圧−電流特性図である。 この発明に係るＥＳＤ保護回路の一実施例の素子レイアウト図である。 図４の切断線Ｘ−Ｙに対応したＭＯＳＦＥＴＭＮ１，ＭＮ２の概略素子構造断面図である。 図１のカスコード接続ＭＯＳＦＥＴの他の一実施例のレイアウト図である。 図６の切断線Ｘ−Ｙに対応した概略素子構造断面図である。 図１のカスコード接続ＭＯＳＦＥＴの他の一実施例のレイアウト図である。 図８の切断線Ｘ−Ｙに対応した概略素子構造断面図である。 この発明に係るＥＳＤ保護回路の他の一実施例の回路図である。 図１０のカスコード接続ＭＯＳＦＥＴの一実施例のレイアウト図である。 図１１の切断線Ｘ−Ｙに対応した概略素子構造断面図である。 この発明に係るＥＳＤ保護回路の更に他の一実施例の回路図である。 図１３のＮＰＮラテラルバイポーラトランジスタＴ１の一実施例のレイアウト図である。 図１４の切断線Ｘ−Ｙに対応した概略素子構造断面図である。 この発明に係るＥＳＤ保護回路の更に他の一実施例の回路図である。 この発明に係るＥＳＤ保護回路の他の一実施例の素子レイアウト図である。 この発明に係るＥＳＤ保護回路の更に他の一実施例の回路図である。 この発明に係るＥＳＤ保護回路の他の一実施例の素子レイアウト図である。 この発明が適用される半導体集積回路装置の一実施例の概略ブロック図である。 この発明に用いられるＭＯＳＦＥＴの一実施例の概略断面図である。 この発明を説明するためのＨＢＭ試験等価回路図である。 図１のＥＳＤ回路の人体モデルによるシミュレーション波形図である。 本願発明者等において検討されたＥＳＤ保護回路の回路図である。 図２４のＥＳＤ保護回路の等価素子構造図である。 図２４のＥＳＤ保護回路の電圧−電流特性図である。

符号の説明

ＭＮ１，ＭＮ１１〜ＭＮ１３，ＭＮ３…ＮチャネルＭＯＳＦＥＴ、ＭＰ１〜ＭＰ４…ＰチャネルＭＯＳＦＥＴ、Ｒ１〜Ｒ９…抵抗、Ｃ１，Ｃ１１, Ｃ１２…容量、Ｐｓｕｂ…Ｐ型基板、ＰＷ…Ｐ型ウェル、Ｎ１〜Ｎ３…回路ノード、Ｔ１…ラテラルバイポーラトランジスタ、ＣＰＵ１，２…マイクロプロセッサ、Ｌｏｇｉｃ…ユーザー論理、Ａ／Ｄ…アナログ／デジタル変換回路、Ｄ／Ａ…デジタル／アナログ変換回路、ＣＰＧＭ…クロックパルス生成回路ＣＰＧＭ、ＲＴＣ…リアルタイムクロック、ＰＭＧ…パワーマネージャ、ＲＡＭ…メモリ、ＵＳＢ…ＵＳＢインターフェイス回路。

Claims (9)

1. 第１電源電圧で動作を行う第１回路と、
   上記第１電源電圧よりも大きな第２電源電圧以下で動作が可能にされた第２回路と、
   上記第２電源電圧に対応した静電保護回路とを有し、
   上記第１回路は、上記第１電源電圧に対応した第１耐圧を持つＭＯＳＦＥＴを用いて構成され、
   上記第２回路は、上記第１耐圧を持つＭＯＳＦＥＴがカスコード接続されて、上記第２電源電圧に対応した耐圧を持つようにされて構成され、
   上記静電保護回路は、
   上記第２電源電圧が供給される第２電源電圧端子と回路の接地電位点との間に設けられ、上記第１耐圧を持つＭＯＳＦＥＴがカスコード接続されて、上記第２電源電圧に対応した耐圧を持つようにされた静電保護ＭＯＳＦＥＴと、
   上記第２電源電圧端子からの静電気により発生した電圧に応答して上記保護ＭＯＳＦＥＴのバックゲートを一時的に上記接地電位よりも高い電位とする電圧供給回路とを有し、
   上記電圧供給回路は、
   上記第２電源電圧端子からの静電気により発生した電圧が供給される電源供給線と回路の接地電位との間に設けられ、上記第１耐圧に対応した分圧電圧を形成する分圧回路と、
   上記分圧電圧を入力とするＣＲ時定数回路と、
   上記分圧回路の分圧電圧を受けて動作し、上記ＣＲ時定数回路の出力電圧がゲートに供給されたＣＭＯＳインバータ回路とを有し、
   上記ＣＭＯＳインバータ回路の出力信号が上記静電保護ＭＯＳＦＥＴのバックゲートに供給される半導体集積回路装置。
2. 請求項１において、
   上記ＣＭＯＳインバータ回路の出力端子と回路の接地電位との間には、プルダウン抵抗手段が設けられた半導体集積回路装置。
3. 請求項２において、
   上記静電保護ＭＯＳＦＥＴは、Ｐ型半導体基板とは電気的に分離され、回路の接地電位にバイアスされたＰ型ウェル領域に形成されたＮチャネルＭＯＳＦＥＴであり、
   上記プルダウン抵抗手段は、上記Ｐ型ウェル領域における寄生抵抗で構成された半導体集積回路装置。
4. 請求項２において、
   上記静電保護ＭＯＳＦＥＴは、ＳＯＩ半導体基板に形成された２つのＮチャネルＭＯＳＦＥＴの相互接続を行う拡散層がＰ型拡散層で構成された半導体集積回路装置。
5. 請求項３又は４において、
   上記第１電源電圧よりも小さな第３電源電圧で動作し、上記第１回路を介して外部端子との間で信号の授受を行う第３回路を更に有し、
   上記第３回路は、上記第３電源電圧に対応した第２耐圧を持つＭＯＳＦＥＴで構成される半導体集積回路装置。
6. 請求項５において、
   上記第１電源電圧が供給される第１電源電圧端子には、上記第１耐圧のＭＯＳＦＥＴで構成された１つのＭＯＳＦＥＴを用いた静電気保護回路を有し、
   上記第３電源電圧が供給される第３電源電圧端子には、上記第１耐圧又は第２耐圧のＭＯＳＦＥＴで構成された１つのＭＯＳＦＥＴを用いた静電気保護回路を有する半導体集積回路装置。
7. 請求項６において、
   上記分圧回路は、ポリシリコン抵抗素子で構成される半導体集積回路装置。
8. 請求項７において、
   上記ＣＲ時定数回路は、ゲートに回路の接地電位が供給された１ないし複数のＰチャネルＭＯＳＦＥＴで構成された抵抗回路と、ＭＯＳＦＥＴのゲート容量で構成された容量素子からなる半導体集積回路装置。
9. 第１電源電圧で動作を行う第１回路と、
   上記第１電源電圧よりも大きな第２電源電圧以下で動作が可能にされた第２回路と、
   上記第２電源電圧に対応した静電保護回路とを有し、
   上記第１回路は、上記第１電源電圧に対応した第１耐圧を持つＭＯＳＦＥＴを用いて構成され、
   上記第２回路は、上記第１耐圧を持つＭＯＳＦＥＴがカスコード接続されて、上記第２電源電圧に対応した耐圧を持つようにされて構成され、
   上記静電保護回路は、
   上記第２電源電圧が供給される第２電源電圧端子と回路の接地電位点との間に設けられ、上記第１耐圧を持つＭＯＳＦＥＴがカスコード接続されて、上記第２電源電圧に対応した耐圧を持つようにされた静電保護ＭＯＳＦＥＴと、
   上記第２電源電圧端子からの静電気により発生した電圧に応答して上記保護ＭＯＳＦＥＴのバックゲートを一時的に上記接地電位よりも高い電位とする電圧供給回路とを有し、
   上記電圧供給回路は、
   上記第２電源電圧端子からの静電気により発生した電圧が供給される電源供給線と回路の接地電位との間に設けられたＣＲ時定数回路と、
   上記第２電源電圧端子からの静電気により発生した電圧が供給される電源供給線と回路の接地電位との間に設けられた分圧回路と、
   上記電源供給端子にカスケード接続された第１と第２ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴからなる反転増幅回路とを有し、
   上記電源供給線側の第１ＰチャネルＭＯＳＦＥＴのゲートには、上記ＣＲ時定数回路の出力電圧が供給され、上記第２ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのゲートに上記分圧回路の分圧電圧が供給され、
   上記第２ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのドレインが接続された出力端子の出力信号が上記静電保護ＭＯＳＦＥＴのバックゲートに供給される半導体集積回路装置。

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