JP3990352B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、半導体集積回路装置に係り、特に外部端子に印加された静電気放電（Electro Static Discharge; ESD ）サージ入力から内部回路を保護するために内蔵されるESD 保護回路装置に関するもので、例えばESD 保護用の電圧クランプ素子としてシリコン制御整流素子（Silicon controlled rectifier; SCR ）を用いる低電源電圧タイプのCMOS LSIに適用されるものである。
例えばCMOS LSIの入力回路や出力回路をESD 破壊から保護するために外部端子と内部回路との間に接続されているESD 保護回路は、保護素子として、ダイオードあるいはトランジスタあるいはSCR を用いたものがある。
SCR を用いたESD 保護回路は、一般にSCR の動作電圧が高いので、動作電源が低電圧化されている微細化されたCMOS LSIに適用した場合に、ゲート耐圧が低いMOS トランジスタを保護するために低電圧トリガを可能にする必要がある。
このような背景から、低電源電圧タイプのCMOS LSIにSCR を用いたESD 保護回路を適用した例が非特許文献１に開示されている。このESD 保護回路は、SCR が接続されている入力パッドのサージ電圧入力時の過渡的な電位変化を利用してトリガをかけており、必ずしも良好な保護特性が得られない。
この点を解決するために、本願出願人は、特許文献１の「半導体装置」により、低電源電圧化が進んでいるLSI にSCR を用いたESD 保護回路を適用する場合に、低電圧トリガで良好な保護特性を実現し、信頼性を高めることが可能にすることを提案した。
図２０は、上記特許文献１の「半導体装置」の一例に係るCMOS LSIにおいてSCR を用いたESD 保護回路の一例を示す等価回路図である。
図２０に示すCMOS LSIにおいて、11は電源電圧VDD が与えられるVDD パッド、12は接地電位GND が与えられるGND パッド、10は入力回路、15は入力回路10に接続されている入力パッドである。ESD 保護回路は、入力パッド15とGND パッド14との間に接続されており、入力パッド15とGND との間にアノード・カソード間が接続されたESD 保護用のSCR を有する。このSCR は、PNP トランジスタQ5のベース・コレクタ間に並列にNPN トランジスタQ6のコレクタ・ベース間が接続されてなり、上記PNP トランジスタQ5のエミッタがアノードとなり、上記NPN トランジスタQ6のエミッタがカソードとなっている。上記NPN トランジスタQ6のベースとGND との間には基板抵抗Rsubが存在する。
そして、入力パッド15とNPN トランジスタQ6のベースとの間には、トリガ入力用のPMOSトランジスタQPのソースS ・ドレインD 間が接続され、そのゲートG はVDD パッド11に接続されている。このPMOSトランジスタQPの基板領域はソースS に接続されている。なお、上記SCR の逆電圧印加時に順方向バイアスとなる逆方向電流吸収用のダイオード（図示せず）がSCR に並列に接続されている。
上記構成において、サージ電圧の入力が問題となる時、VDD パッド11は、未だ正規の電源電位VDD が印加されておらず、トリガ入力用のPMOSトランジスタQPのゲートはGND になっている。
したがって、この状態で入力パッド15に正極性のサージ電圧が入力した時、PMOSトランジスタQPゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されるとオンになる。
これにより、SCR にトリガがかかり、SCR がオンになってサージ電流をGND に放電し、入力回路10の入力ゲートを保護する。この場合、PMOSトランジスタQPのゲート閾値電圧Vthpの絶対値は小さいので、低電圧トリガによるSCR の起動が可能になる。
図２１は、図２０中のSCR の電圧・電流特性を概略的に示す特性図である。
この特性は、SCR のホールド電圧以上の領域で、SCR の耐圧以下の低いトリガ電圧が入力することにより、ESD 電流が流れる様子を示している。
ところで、一般に薄膜素子が用いられるアナログ・デジタル混載タイプのLSI において、複数の電源系の回路相互間では低電圧の信号を授受している。複数の電源系の回路として、雑音信号の干渉に弱いアナログ回路、高速動作が可能な低電圧差動信号回路(LVDS)、ダイナミック型半導体メモリ（エンベデッドタイプのDRAM) 等が搭載されるLSI において、各電源系で接地線を分離する接地線分離技術は、各電源系の回路相互間の雑音信号の干渉を低減したり、非使用状態の電源系の回路を選択的に待機状態に設定し得る機能を有する等の点で有効であり、必須である。
図２２は、接地線分離技術および複数電源を採用した従来のLSI における各電源系の回路とESD 保護回路の接続関係を概略的に示している。
図２２中において、PS1 〜PS3 は３つの電源系に対応して設けられた電源系回路であり、それぞれの電源端子VDD1〜VDD3および接地端子GND1〜GND3が互いに分離されている。この場合、共通接地線CLは、第２の電源系回路PS2 の接地端子GND2には直接に接続されている。また、共通接地線CLは、順方向の向きのダイオード素子DFおよび逆方向の向きのダイオード素子DRが並列に接続されたバックツーバック(Back to Back)ダイオードを介して第１の電源系回路PS1 の接地端子GND1に接続されている。上記と同様に、共通接地線CLは、バックツーバックダイオードを介して第３の電源系回路の接地端子GND1に接続されている。
各電源系回路PS1 〜PS3 には、それぞれ対応して電源端子・接地端子間にESD 保護回路ESD1〜ESD3が接続されており、それぞれ内部回路が設けられている。そして、ある内部回路からそれが属する電源系回路とは異なる電源系回路の内部回路に信号を伝搬させる内部信号伝搬配線SLが接続されている。
上記した接地端子GND1、GND2およGND3の間の接地線に抵抗成分R が存在するので、サージ入力時にサージ電流が接地線を流れる時にその抵抗成分R による電圧降下が発生し、接地端子GND1、GND2およGND3の間の電位差が拡大する。すると、内部信号伝搬配線SLに入力ノードが接続されている内部回路の入力ゲートに規格以上の電圧が印加し、入力ゲートが絶縁破壊してしまうおそれがあるという問題がある。
以下、この問題について数値例に基づいて詳しく説明する。なお、以下の説明において、保護素子は、例えばVDD とGND との間に順方向の向きのサイリスタと逆方向の向きのダイオードが並列接続された回路であるものと仮定する。また、分離GND 間結合回路は、例えばバックツーバックダイオードと寄生抵抗が直列に接続された回路とか、単純な金属配線（寄生抵抗）であるものと仮定する。そして、MOS 素子のゲート耐圧は6V, LSI にサージが入力し、最大のサージ電流（以下、IESDMAX とする。）が流れた時の保護素子の順方向電圧は6V、保護素子の逆方向電圧は1.5V、分離GND 間結合回路の順方向／逆方向電圧は4.5Vであるものと仮定する。
図２３は、接地線分離技術および２電源を採用した従来のLSI において、２個の電源系回路のうちの一方の電源系回路の電源端子にサージが入力して他方の電源系回路の電源端子に向かってサージ電流が流れた時にMOS 素子のゲートが破壊される様子の一例を示している。
図２３に示すLSI において、サージが印加され、サージ電流IESDMAX が第１の電源系回路PS1 の電源端子から第１の電源系回路PS1 の保護素子ESD1、分離GND 間結合回路17、第２の電源系回路PS2 の保護素子ESD2を経て、第２の電源系回路PS2 の電源端子（電位VDD2が0V）に流れた時、第１の電源系回路PS1 の電源端子の電位VDD1は12V 、第１の電源系回路PS1 の接地端子の電位GND1は6V、第２の電源系回路PS2 の接地端子の電位GND2は1.5Vになる。この時、第１の電源系回路PS1 の出力回路群132 の出力電位は6V〜12V の間を遷移し、第２の電源系回路PS2 の出力回路群132 の出力電位は0V〜1.5Vの間である。そして、第１の電源系回路PS1 の入力回路群131 に印加される最大電圧は12V(=VDD1-VDD2) であり、第２の電源系回路PS2 の入力回路群131 に印加される最大電圧も12V(=VDD1-VDD2) である。この時、第２の電源系回路PS2 の入力回路群131 のMOS 素子は、ゲート耐圧6Vより大きい電圧が印加されることによってゲートが破壊される。
図２４は、接地線分離技術および２電源を採用した従来のLSI において、２個の電源系回路のうちの一方の電源系回路の電源端子にサージが入力して他方の電源系回路の接地端子に向かってサージ電流が流れた時にMOS 素子のゲートが破壊される様子の一例を示している。
図２４に示すLSI において、サージが印加され、サージ電流IESDMAX が第１の電源系回路PS1 の電源端子から第１の電源系回路PS1 の保護素子ESD1、分離GND 間結合回路17を経て、第２の電源系回路PS2 の接地端子（電位GND2が0V）に流れた時、第１の電源系回路PS1 の電源端子の電位VDD1は10.5V 、第１の電源系回路PS1 の接地端子の電位GND1は4.5Vになり、第２の電源系回路PS2 の電源端子の電位VDD2は0Vのままである。この時、第１の電源系回路PS1 の出力回路群132 の出力電位は4.5V〜10.5V の間を遷移し、第２の電源系回路PS2 の出力回路群132 の出力電位は0Vである。そして、第１の電源系回路PS1 の入力回路群131 に印加される最大電圧は10.5V(=VDD1-VDD2) であり、第２の電源系回路PS2 の入力回路群131 に印加される最大電圧も10.5V(=VDD1-VDD2) である。この時、第２の電源系回路PS2 の入力回路群131 のMOS 素子は、ゲート耐圧6Vより大きい電圧が印加されることによってゲートが破壊される。
図２２に示したようにサージ入力時にサージ電流が接地線を流れ、接地端子GND1、GND2およGND3の間の電位差が拡大し、内部回路の入力ゲートが絶縁破壊してしまうことを防止するための対策として、ESD 保護素子のサイズを肥大化させることによって、接地線の抵抗成分R の許容値を大きく確保している。しかし、ESD 保護素子のサイズを肥大化させることに伴ってLSI の接地線以外の配線のパターンの引き回しやその抵抗成分に影響を及ぼし、外部接続端子（ピン）の配置設計等に対する制約が著しくなるという不都合がある。このような問題は、厚膜素子が用いられるLSI においても同様に発生する。
なお、接地線分離技術および複数電源を採用したLSI において、異電位電源間の境界信号伝搬部に対策を施す幾つかの提案がなされている。
即ち、特許文献２には境界信号伝搬部の入力ゲートにESD 保護素子を接続する点、特許文献３には境界信号伝搬部の入力レベルシフタのESD 保護素子を接続する点、特許文献４には境界信号伝搬部の入力ゲートに他よりもゲート耐圧が高い素子を使用する点が開示されている。また、特許文献２には保護素子（ＭＯＳトランジスタ）のゲート・ソース間距離を大きくして保護素子の耐圧を上げる点が開示されている。
上記したように接地線分離技術および複数電源を採用した従来のLSI においては、サージ電流が接地線を流れる時の抵抗成分による電圧降下に起因して各電源系回路間の内部信号伝搬部の電位差が拡大し、内部回路の入力ゲートが絶縁破壊してしまうおそれがあるという問題がある。
"A Gate-Coupled PTLSCR/NTLSCR ESD Protection Circuit for Deep-Submicron Low-Voltage CMOS IC's 1",IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.32,NO.1,JANUARY 1997 特願２００２−１１８２５３号明細書 特開平８−３１６４１８号公報 特開２０００−２６９４３２号公報 特開２００２−２８４３２９号公報
本発明は、接地線分離技術および複数電源を採用した場合に、サージ電流が接地線を流れる時の抵抗成分による電圧降下に起因する内部回路の入力ゲートの絶縁破壊を防止し得る半導体集積回路装置を提供することを目的とする。
本発明の半導体集積回路装置の第１の態様は、複数の電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された複数の電源系回路と、前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、前記各電源系回路にそれぞれ設けられた内部回路と、前記各電源系回路のうちの第１の電源系回路の内部回路から第２の電源系回路の内部回路へ信号を伝搬させる内部信号伝搬配線と、電源端子のサージ電圧入力を検知するサージ入力検知回路と、前記各内部回路の入力側にそれぞれ挿入され、前記内部信号伝搬配線から伝搬されてくる信号の電圧を制限する入力保護回路および／または前記各内部回路の出力側にそれぞれ挿入され、前記サージ入力検知回路の検知出力が得られた時には前記内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する出力論理設定回路とを具備することを特徴とする。
本発明の半導体集積回路装置の第２の態様は、２つの電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された第１の電源系回路および第２の電源系回路と、前記第１の電源系回路の接地端子には直接に接続され、前記第２の電源系回路の接地端子には双方向の電流経路を介して接続された共通接地線と、前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、前記各電源系回路にそれぞれ設けられた内部回路と、前記第１の電源系回路の内部回路から第２の電源系回路の内部回路へ信号を伝搬させる第１の内部信号伝搬配線と、前記第２の電源系回路の内部回路から第１の電源系回路の内部回路へ信号を伝搬させる第２の内部信号伝搬配線と、前記第１の電源系回路に設けられ、前記第２の電源系回路の電源端子のサージ電圧入力を検知する第１のサージ入力検知回路と、前記第２の電源系回路に設けられ、前記第１の電源系回路の電源端子のサージ電圧入力を検知する第２のサージ入力検知回路と、前記第１の電源系回路の内部回路の入力側に挿入され、前記第２の内部信号伝搬配線から伝搬されてくる信号の電圧を制限する第１の入力保護回路、および／または、前記第１の電源系回路の内部回路の出力側に挿入され、前記第１のサージ入力検知回路の検知出力が得られた時には前記第１の内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する第１の出力論理設定回路と、前記第２の電源系回路の内部回路の入力側に挿入され、前記第１の内部信号伝搬配線から伝搬されてくる信号の電圧を制限する第２の入力保護回路、および／または、前記第２の電源系回路の内部回路の出力側に挿入され、前記第２のサージ入力検知回路の検知出力が得られた時には前記第２の内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する第２の出力論理設定回路とを具備することを特徴とする。
本発明の半導体集積回路装置の第３の態様は、２つの電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された第１の電源系回路および第２の電源系回路と、前記第１の電源系回路の接地端子には直接に接続され、前記第２の電源系回路の接地端子には双方向の電流経路を介して接続された共通接地線と、前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、前記各電源系回路にそれぞれ設けられた内部回路と、前記第１の電源系回路の内部回路から第２の電源系回路の内部回路へ信号を伝搬させる第１の内部信号伝搬配線と、前記第２の電源系回路の内部回路から第１の電源系回路の内部回路へ信号を伝搬させる第２の内部信号伝搬配線と、前記第１の電源系回路に設けられ、前記第１の電源系回路の電源端子のサージ電圧入力を検知する第１のサージ入力検知回路と、前記第１の電源系回路の内部回路の入力側に挿入され、前記第２の内部信号伝搬配線から伝搬されてくる信号の電圧を制限する第１の入力保護回路、および／または、前記第１の電源系回路の内部回路の出力側に挿入され、前記第１のサージ入力検知回路の検知出力が得られた時には前記第１の内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する第１の出力論理設定回路と、前記第２の電源系回路の内部回路の入力側に挿入され、前記第１の内部信号伝搬配線から伝搬されてくる信号の電圧を制限する第２の入力保護回路、および／または、前記第２の電源系回路の内部回路の出力側に挿入され、前記第２のサージ入力検知回路の検知出力が得られた時には前記第２の内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する第２の出力論理設定回路とを具備することを特徴とする。
本発明の半導体集積回路装置の第４の態様は、３つの電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された第１の電源系回路および第２の電源系回路および第３の電源系回路と、前記第１の電源系回路の接地端子には直接に接続され、前記第２の電源系回路および第３の電源系回路の各接地端子にはそれぞれ双方向の電流経路を介して接続された共通接地線と、前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、前記各電源系回路にそれぞれ設けられた内部回路と、前記第１の電源系回路の内部回路から第２の電源系回路の内部回路へ信号を伝搬させる第１の内部信号伝搬配線と、前記第２の電源系回路の内部回路から第１の電源系回路の内部回路へ信号を伝搬させる第２の内部信号伝搬配線と、前記第３の電源系回路に設けられ、前記第３の電源系回路の電源端子のサージ電圧入力を検知する第１のサージ入力検知回路と、前記第１の電源系回路の内部回路の入力側に挿入され、前記第２の内部信号伝搬配線から伝搬されてくる信号の電圧を制限する第１の入力保護回路、および／または、前記第１の電源系回路の内部回路の出力側に挿入され、前記第１のサージ入力検知回路の検知出力が得られた時には前記第１の内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する第１の出力論理設定回路と、前記第２の電源系回路の内部回路の入力側に挿入され、前記第１の内部信号伝搬配線から伝搬されてくる信号の電圧を制限する第２の入力保護回路、および／または、前記第２の電源系回路の内部回路の出力側に挿入され、前記第１のサージ入力検知回路の検知出力が得られた時には前記第２の内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する第２の出力論理設定回路とを具備することを特徴とする。
本発明の半導体集積回路装置の第５の態様は、３つの電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された第１の電源系回路および第２の電源系回路および第３の電源系回路と、前記第１の電源系回路の接地端子には直接に接続され、前記第２の電源系回路および第３の電源系回路の各接地端子にはそれぞれ双方向の電流経路介して接続された共通接地線と、前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、前記第１の電源系回路に設けられた内部回路Ａおよび内部回路Ｂと、前記第２の電源系回路に設けられた内部回路Ｃと、前記第３の電源系回路に設けられた内部回路Ｄと、前記内部回路Ａから内部回路Ｃへ信号を伝搬させる内部信号伝搬配線Ａと、前記内部回路Ｂから内部回路Ｄへ信号を伝搬させる内部信号伝搬配線Ｂと、前記内部回路Ｃから内部回路Ａへ信号を伝搬させる内部信号伝搬配線Ｃと、前記内部回路Ｄから内部回路Ｂへ信号を伝搬させる内部信号伝搬配線Ｄと、前記第１の電源系回路に設けられ、前記第２の電源系回路の電源端子のサージ電圧入力を検知するサージ入力検知回路Ａと、前記第１の電源系回路に設けられ、前記第３の電源系回路の電源端子のサージ電圧入力を検知するサージ入力検知回路Ｂと、前記第２の電源系回路に設けられ、前記第１の電源系回路の電源端子のサージ電圧入力を検知するサージ入力検知回路Ｃと、前記第３の電源系回路に設けられ、前記第１の電源系回路の電源端子のサージ電圧入力を検知するサージ入力検知回路Ｄと、前記内部回路Ａの入力側に挿入され、前記内部信号伝搬配線Ｃから伝搬されてくる信号の電圧を制限する入力保護回路Ａ、および／または、前記内部回路Ａの出力側に挿入され、前記サージ入力検知回路Ａの検知出力が得られた時には前記内部信号伝搬配線Ａへ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する出力論理設定回路Ａと、前記内部回路Ｂの入力側に挿入され、前記内部信号伝搬配線Ｄから伝搬されてくる信号の電圧を制限する入力保護回路Ｂ、および／または、前記内部回路Ｂの出力側に挿入され、前記サージ入力検知回路Ｂの検知出力が得られた時には前記内部信号伝搬配線Ｂへ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する出力論理設定回路Ｂと、前記内部回路Ｃの入力側に挿入され、前記内部信号伝搬配線Ａから伝搬されてくる信号の電圧を制限する入力保護回路Ｃ、および／または、前記内部回路Ｃの出力側に挿入され、前記サージ入力検知回路Ｃの検知出力が得られた時には前記内部信号伝搬配線Ｃへ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する出力論理設定回路Ｃと、前記内部回路Ｄの入力側に挿入され、前記内部信号伝搬配線Ｂから伝搬されてくる信号の電圧を制限する入力保護回路Ｄ、および／または、前記内部回路Ｄの出力側に挿入され、前記サージ入力検知回路Ｄの検知出力が得られた時には前記内部信号伝搬配線Ｄへ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する出力論理設定回路Ｄとを具備することを特徴とする。
本発明の半導体集積回路装置の第６の態様は、複数の電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された複数の電源系回路と、前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、前記各電源系回路にそれぞれ設けられた内部回路と、前記各電源系回路のうちの第１の電源系回路の内部回路から第２の電源系回路の内部回路へ信号を伝搬させる内部信号伝搬配線と、電源端子のサージ電圧入力を検知するサージ入力検知回路と、前記各内部回路の入力側にそれぞれ挿入され、前記内部信号伝搬配線から伝搬されてくる信号の電圧を制限する入力保護回路および／または前記各内部回路の出力側にそれぞれ挿入され、前記サージ入力検知回路の検知出力が得られた時には前記内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する出力論理設定回路とを具備する半導体集積回路装置であって、セル化された入力保護回路付きの入力回路、出力論理制御回路付きの出力回路、サージ入力検出回路が配置されて構成されていることを特徴とする。
本発明の半導体集積回路装置によれば、接地線分離技術および複数電源を採用した場合に、サージ電流が接地線を流れる時の抵抗成分による電圧降下に起因する内部回路の入力ゲートの絶縁破壊を防止し、信頼性を高めることができる。
本発明は、複数電源を採用したLSI において、各電源系相互で電源端子もしくは接地端子の一方が分離している場合、あるいは、電源端子および接地端子が分離している場合に適用可能である。ここで、分離とは、物理的な分離であり、端子相互間に金属配線が介在する場合も含む。
以下、図面を参照して本発明の実施の形態を詳細に説明する。
本発明は、接地線分離技術および複数電源を採用したLSI に適用されるものであり、以下の各実施形態において、複数のパッドは、同一半導体チップ（LSI チップ）上に形成されており、このチップがパッケージングされた場合にはそれぞれ半導体装置の外部接続端子（ピン、バンプ電極など）に接続されるものである。
＜基本構成＞
図１は、本発明の一例に係るCMOS LSIの一部を取り出して、１つの電源系の内部回路と、その入力側および出力側に対応して本発明で付加した入力保護回路および出力論理設定回路との接続関係を概略的に示している。
図１において、11は通常動作時に電源電位VDD が印加されるVDD パッド、12は接地電位GND が与えられるGND パッドであり、VDD パッド11に接続されている電源線とGND パッド12に接続されている接地線との間には複数の内部回路からなる内部回路群13が接続されている。
内部回路群13の各内部回路は、それぞれ同一LSI 内の他の電源系の内部回路から内部信号伝搬配線（境界信号伝搬線）14を介して信号が入力する入力回路や、他の電源系の内部回路へ内部信号伝搬配線14を介して信号を出力する出力回路を含む。 本実施例では、各内部回路の入力側に、例えば入力電圧レベルを制限する印加電圧制限回路を用いた入力保護回路15が接続されている。また、各内部回路の出力側に出力論理設定回路16が接続されている。この出力論理設定回路16は、サージ入力検出回路（図示せず）によりサージ入力を検出した時に発生するリセット信号ESD-RESET が印加される。
入力保護回路15は、入力回路の属する電源系が、信号伝搬元の出力回路が属する電源系よりも高電位になった場合（接地レベル以下の信号を受け取る場合）に入力回路のMOS 素子が破壊されることを防止することを目的として設けられたものである。この入力保護回路15は、図１中にはリセット信号ESD-RESET が印加されるタイプのものが示されているが、リセット信号ESD-RESET が印加されないタイプのものもあり、これらの具体例のいくつかを後述する。
出力論理設定回路16は、出力回路の属する電源系が、信号伝搬先の入力回路が属する電源系よりも高電位になった場合に出力信号の電位を極力下げることによって、信号伝搬先の入力回路のMOS 素子が破壊されることを防止することを目的として設けられたものであり、その具体例のいくつかを後述する。また、サージ入力を検出した時にリセット信号ESD-RESET を生成するためのサージ入力検出回路についても、その具体例のいくつかを後述する。
リセット信号ESD-RESET として必要な要素の１つは、特定の電源系だけシャットダウンした時、それに付随してサージ入力時と同様のリセット信号ESD-RESET が発生されてしまうことによって保護動作が行われても、動作すべき回路の通常動作に影響を与えないことである。
なお、以下の説明において、サージ入力検出時に入力保護回路15や出力論理設定回路16をリセット制御するための信号を総称してリセット信号ESD-RESET と記載し、ESD-RESETがアクティブ（リセット状態）の時に"H" レベルとなる信号をERESETB 、"L" レベルとなる信号をERESETと記載する。
＜入力保護回路の具体例１＞
図２は、図１中の入力保護回路15の具体例１を示している。この入力保護回路は、電源線と接地線との間に、基板・ソースが相互接続された第１のPMOSトランジスタQP1 と、基板・ソースが接地線に接続された第１のNMOSトランジスタQN1 が直列に接続されており、各ゲート相互が接続されている。そして、第１のPMOSトランジスタQP1 のドレインと接地線との間に、基板・ソースが相互接続された第２のPMOSトランジスタQP2 と、基板・ソースが接地線に接続された第２のNMOSトランジスタQN2 が直列に接続されており、各ゲート相互が接続されている。
そして、第１のPMOSトランジスタQP1 と第１のNMOSトランジスタQN1 のゲート相互接続ノードは、リセット信号ERESETB が伝搬してくるリセット信号線に接続されている。そして、第２のPMOSトランジスタQP2 と第２のNMOSトランジスタQN2 のゲート相互接続ノード（入力ノード）は内部信号伝搬線14に接続されており、ドレイン相互接続ノード（出力ノード）は内部回路の入力ノードに接続されている。
上記構成において、通常動作時には、ERESETB="L" によって第１のPMOSトランジスタQP1 がオン、第１のNMOSトランジスタQN1 がオフであり、第２のPMOSトランジスタQP2 および第２のNMOSトランジスタQN2 がインバータ回路として機能する。
サージ入力時には、電源線VDD の電圧が例えば12Ｖ、接地線GND の電圧が例えば6 Ｖ、内部信号伝搬線14からの入力信号が0 Ｖであるとすると、ERESETB="H" によって第１のPMOSトランジスタQP1 がオフに反転し、第１のNMOSトランジスタQN1 がオンに反転し、第２のPMOSトランジスタQP2 のソースと基板領域がGND と同電位になる。この状態は、どの素子もゲート酸化膜に印加される電圧が6 Ｖになる。
即ち、図２に示した入力保護回路は、インバータとしての機能と、ERESETB により素子を保護する機能とを兼ね備えた回路であり、サージ入力検出回路によりサージ入力を検出した時に、PMOSトランジスタQP2 のソースと基板の電位が、QP2 自身が属する電源系回路のGND 電位に設定され、全ての素子は、ゲート酸化膜に印加される電圧（ゲート・ソース間電圧、ゲート・ドレイン間電圧、ゲート・基板間電圧）が制限され、破壊が防止される。ゲート耐圧が6 Ｖの場合、従来例ではゲート酸化膜に12Ｖが印加されることにより素子が破壊されるが、本例では6 Ｖしか印加されないので破壊されない。
＜サージ入力検知回路の具体例１＞
図３に示すレベル検出型のサージ入力検知回路は、ESD が印加されるESD 印加ノード（端子あるいは配線）SIN と接地線との間に、順方向の向きで任意数（例えば３個）のダイオードD と抵抗素子R が直列に接続されている。そして、上記ダイオードD 群と抵抗素子R の接続ノードにインバータ回路IVの入力ノードが接続され、このインバータ回路IVの出力信号がリセット信号ERESETとして供給される。
上記構成において、通常時には、ESD 印加ノードの電圧が例えば1.5 Ｖであるとすると、各ダイオードD は順方向電圧降下ＶF が不十分であってそれぞれオフであり、インバータ回路IVの入力ノードは接地電位"L" 、出力信号ERESETは"H" である。ESD 印加時にESD 印加ノードの電圧が高くなると、各ダイオードはそれぞれオンになり、インバータ回路IVの入力ノードは"H" 、出力信号ERESETは"L" になる。
なお、上記サージ入力検知回路の閾値電圧Ｖthは、LSI の電源電圧以上、保護対象のゲート耐圧以下であればよい。
＜サージ入力検知回路の具体例２＞
図４に示す遅延型のサージ入力検知回路は、サージ入力が印加されるノード（端子あるいは配線）SIN と接地線との間に、抵抗素子R と容量素子C が直列に接続されている。そして、上記抵抗素子R と容量素子C の接続ノードNSに第１のインバータ回路IV1 の入力ノードが接続され、この第１のインバータ回路IV1 の後段に第２のインバータ回路IV2 の入力ノードが接続されている。上記二段のインバータ回路の各出力信号ERESETB,ERESETが相補性のリセット信号として供給されるもので、前段のインバータ回路の出力信号ERESETBはサージ入力検出時に"H" ／通常時に"L" であり、後段のインバータ回路の出力信号ERESETはサージ入力検出時に"L" ／通常時に"H" である。
上記構成において、初期状態は、RC接続ノードNSがGND と同電位であるとする。サージ入力が印加され、ノードNSの電位が上昇すると、インバータ回路IV1 の入力電位は、GNDの電位からノードNSの電位の変化に追従するように変化する。その変化の速さは、RCの時定数に依存する。通常時には、定常状態では、インバータ回路IV1 の入力電位は、ノードNSの電位と等しいので、インバータ回路IV1 の出力信号ERESETB は"L" 、インバータ回路IV2 の出力信号ERESETは"H" になる。サージ入力時には、ノードNSの電位がRCの時定数に比べて短時間だけ高くなり、インバータ回路IV1 の出力信号ERESETB は"H" 、インバータ回路IV2 の出力信号ERESETは"L" になる。ここで、サージが入力される時間を考慮し、その期間はインバータ回路IV1 の出力信号ERESETB が"H" 、インバータ回路IV2 の出力信号ERESETが"L" になるように、RCの時定数を設定しておく。
＜サージ入力検知回路の具体例３＞
図５に示す高電圧検出回路は、特公平６−９５５４５号公報に開示されており、外部端子51に通常動作レベルの入力信号が入力した時は入力回路50で検出し、例えばテストモード設定時に通常動作レベルより大きい高電圧が入力した時は高電圧検知回路52で検知する。ESD 印加時も高電圧検知回路52で検知することが可能であり、高電圧検知回路52の検知出力をリセット信号ERESETB として利用することができる。
なお、図１中の入力保護回路15は、リセット信号ESD-RESET を必要とするものに限らず、例えば図６あるいは図７に示すようなリセット信号不要型の印加電圧制限回路を用いることができる。
＜入力保護回路の具体例２＞
図６に示すリセット信号不要型の入力保護回路は、電源線と接地線との間に、基板・ソースが相互接続された第１のPMOSトランジスタQP1 と、基板・ソースが接地線に接続された第１のNMOSトランジスタQN1 が直列に接続されており、第１のNMOSトランジスタQN1 のゲートは内部信号伝搬線14から信号が入力する入力ノードに接続されている。
そして、入力ノードと第１のPMOSトランジスタQP1 のゲートとの間に、基板・ソースが相互接続された第２のPMOSトランジスタQP2 のソース・ドレイン間が接続され、そのゲートは接地線に接続されている。また、第１のPMOSトランジスタQP1 のゲートと接地線との間に、基板・ソースが相互接続された第２のNMOSトランジスタQN2 のドレイン・ソース間が接続され、そのゲートは第１のPMOSトランジスタQP1 と第１のNMOSトランジスタQN1 のドレイン相互接続ノード（出力ノード）に接続されている。
上記構成において、初期状態は、内部信号伝搬線14からの入力信号が"H" であるとすると、PMOSトランジスタQP2 がオン、PMOSトランジスタQP1 のゲートが"H" 、PMOSトランジスタQP1 がオフ、NMOSトランジスタQN1 がオン、出力ノードが"L" となる。
通常時には、PMOSトランジスタQP1 とNMOSトランジスタQN1 がインバータ回路として機能する。内部信号伝搬線14からの入力信号が"L" へ変化した場合、NMOSトランジスタQN1がオフになり、PMOSトランジスタQP1 のゲート電位が低下し、出力ノードの電位が上昇する。それに伴い、NMOSトランジスタQN2 がオンし、PMOSトランジスタQP1 のゲート電位が"L" へ変化し、出力ノードが"H" へ変化する。
これに対して、内部信号伝搬線14からの入力信号が"H" へ変化した場合、NMOSトランジスタQN1 がオンになり、PMOSトランジスタQP1 のゲート電位が上昇し始め、出力ノードの電位が低下する。それに伴い、NMOSトランジスタQN2 がオフし、PMOSトランジスタQP1 がオフし、出力ノードが"L" へ変化する。
サージ入力時には、電源線VDD の電圧が例えば12Ｖ、接地線GND の電圧が例えば6 Ｖ、内部信号伝搬線14からの入力信号が0 Ｖになるとする。NMOSトランジスタQN1 がオフになり、PMOSトランジスタQP2 がPMOSトランジスタQP1 のゲート電位を低下させ、PMOSトランジスタQP1 とNMOSトランジスタQN2 とからなる正帰還回路により、PMOSトランジスタQP1のゲート電位はGND と同電位、出力ノードはVDD と同電位になる。この状態は、どの素子もゲート酸化膜に印加される電圧が6 Ｖになる。
即ち、図６に示したリセット信号不要型の入力保護回路は、インバータとしての機能と、素子を保護する機能とを兼ね備えた回路であり、GND 電位以下の電位が入力した場合に、PMOSトランジスタQP2 ソースと基板の電位が、QP2 自身が属する電源系回路のGND 電位に設定され、全ての素子は、ゲート酸化膜に印加される電圧（ゲート・ソース間電圧、ゲート・ドレイン間電圧、ゲート・基板間電圧）が制限され、破壊が防止される。ゲート耐圧が6 Ｖの場合、従来例ではゲート酸化膜に12Ｖが印加されることにより素子が破壊されるが、本例では6 Ｖしか印加されないので破壊されない。
＜入力保護回路の具体例３＞
図７に示すリセット信号不要型の入力保護回路は、内部信号伝搬線14から信号が入力する入力ノードと内部回路へ入力信号を印加する出力ノードとの間に電流制限用の抵抗素子R が接続されている。そして、接地線GND と出力ノードとの間に順方向の向きでダイオードD が接続されている。
上記構成において、通常時には、ダイオードD が逆方向にバイアスされているのでオフ状態である。サージ入力時には、接地線GND の電圧が例えば6 Ｖ、内部信号伝搬線14からの入力信号が0 Ｖになるとする。ダイオードD が順方向にバイアスされ、抵抗素子R とダイオードD の接続点（出力ノード）の電位は、6 ＶからダイオードD の順方向電圧ＶF（約1 Ｖ）だけ下がった5 Ｖになり、GND に対する出力ノードの電位が-1Ｖに制限される。
なお、上記した入力保護回路の具体例３は、抵抗素子R とダイオードD の寄生容量とにより信号の伝搬速度を低下させるものであり、前述した入力保護回路の他の具体例よりも、低速の信号に適している。
＜入力保護回路の具体例４＞
図８は、図１中の入力保護回路の具体例４を示す。図８に示すリセット信号不要型の入力保護回路は、内部信号伝搬線14から信号が入力する入力ノードと内部回路へ入力信号を印加する出力ノードとの間に電流制限用の抵抗素子R が接続されている。そして、接地線GND と出力ノードとの間に順方向の向きでダイオードD が接続され、かつ、出力ノードと電源線VDD との間に順方向の向きでダイオードD が接続されている。
上記構成において、通常時には、ダイオードD が逆方向にバイアスされているのでオフ状態である。サージ入力時に、接地線GND の電圧が例えば6 Ｖ、内部信号伝搬線14からの入力信号が0 Ｖになった場合には、接地線GND ・出力ノード間のダイオードD が順方向にバイアスされる。これにより、抵抗素子R とダイオードD の接続点（出力ノード）の電位は、6 ＶからダイオードD の順方向電圧ＶF （約1 Ｖ）だけ下がった5 Ｖになり、GND に対する出力ノードの電位が-1Ｖに制限される。また、サージ入力時に、電源線VDD の電圧が例えば0 Ｖ、内部信号伝搬線14からの入力信号が6 Ｖになった場合には、出力ノード・電源線VDD 間のダイオードD が順方向にバイアスされる。これにより、出力ノードの電位は、0 ＶからダイオードD の順方向電圧ＶF （約1 Ｖ）だけ上がった1 Ｖになり、VDD に対する出力ノードの電位が1 Ｖに制限される。
＜サージ入力検出回路の具体例４＞
図９に示すサージ入力検出回路は、サージ入力検出対象の他の電源系回路の電源線からサージ信号が入力する入力ノードとGND との間に電流制限用の抵抗素子R および逆方向の向きのダイオードD が直列に接続されている。また、サージ入力検出回路自身が属する電源系回路のVDD ノードと前記抵抗素子R およびダイオードD の直列接続ノードとの間に逆方向の向きでダイオードD が直列に接続されている。そして、抵抗素子R とダイオードDの直列接続ノードの電位を二段のインバータ回路IV1,IV2 で波形整形し、相補的なリセット信号ERESET,ERESETBを生成し、それぞれ対応する入力保護回路および出力論理設定回路に供給する。
＜出力論理設定回路の具体例＞
図１中の各出力論理設定回路16は、各対応する内部回路からの出力信号をサージ入力検出時に強制的に"L" レベルに設定することによって、この出力信号が供給される後段の電源系の内部回路への入力電圧レベルを制限するものである。
即ち、各出力論理設定回路16は、リセット信号ESD-RESET がアクティブでない時に通常動作を行う。リセット信号ESD-RESET がアクティブの時（サージ入力時）には出力信号が"L" レベルに固定される。
図１０は、図１中の出力論理設定回路16の１個分を取り出して一例を示している。
この出力論理設定回路は、対応する内部回路からの信号およびリセット信号ERESETが入力する二入力のナンドゲート回路101 およびナンドゲート回路101 の出力信号を反転させて出力するインバータ回路102 とからなるアンドゲート回路が用いられている。
リセット信号ERESETが"H" レベルの時に通常動作を行い、内部回路の信号がナンドゲート回路101 およびインバータ回路102 を経由して出力する。リセット信号ERESETが"L" レベルの時には、ナンドゲート回路101 の信号が"H" になり、インバータ回路102 の出力信号が"L" レベルに固定される。
上記した構成のLSI によれば、各電源系の内部回路に入力保護回路15および出力論理設定回路16を付加接続しているので、後で詳述するように、サージ入力から各電源系の内部回路を保護することが容易になる。また、各電源系の接地配線をバックツーバックダイオード等により分離した場合、従来例の対策のようにESD 保護素子のサイズを肥大化させることによって接地線の抵抗成分の許容値を大きく確保する必要はなくなり、接地線の抵抗成分の許容値に対する制限が緩和される。また、異なる電源間の電位差の限界値が緩和され、各電源系に接続する電圧クランプ素子のサイズを縮小することが可能になる。
＜第１の実施形態＞
図１１は、第１の実施形態として、地線分離技術および２電源を採用したLSI において、２個の電源系回路がそれぞれ自身の電源端子のサージ入力を検出するサージ入力検出回路を有する場合に、一方の電源系回路の電源端子にサージが入力して他方の電源系回路の電源端子に向かってサージ電流が流れた時にMOS 素子のゲート破壊が防止される様子の一例を示している。
図１１に示すLSI 回路おいて、サージが印加され、サージ電流IESDMAX が第１の電源系回路PS1 の電源端子VDD1から第１の電源系回路PS1 の保護素子ESD1、分離GND 間結合回路17、第２の電源系回路PS2 の保護素子ESD2を経て、第２の電源系回路PS2 の電源端子VDD2=0V に流れた時、第１の電源系回路PS1 の電源端子VDD1は12V 、第１の電源系回路PS1 の接地端子GND1は6V、第２の電源系回路PS2 の接地端子GND2は1.5Vになる。この時、第１の電源系回路PS1 のVDD1・GND1間電圧は6V、第２の電源系回路PS2 のVDD2・GND2間電圧は-1.5V であり、第１の電源系回路PS1 のサージ入力検出回路18はアクティブなESD-RESET 信号を出力する。即ち、ERESETは第１の電源系回路PS1 の接地端子GND1(6V)を"L" レベルとして出力し、ERESETB は第１の電源系回路PS1 の電源端子VDD1(12V) を"H" レベルとして出力する。このリセット信号ESD-RESET は、第１の電源系回路PS1 の入力回路群131aにそれぞれ含まれる入力保護回路、第１の電源系回路PS1 の出力回路群132aにそれぞれ含まれる出力論理設定回路にそれぞれ供給される。
これにより、第１の電源系回路PS1 の出力回路群132aにそれぞれ含まれる出力論理設定回路の出力電位は6Vに固定され、第２の電源系回路PS2 の出力回路群132aにそれぞれ含まれる出力論理設定回路の出力電位は0V〜1.5Vの間である。
この時、第１の電源系回路PS1 の入力回路群131aに印加される最大電圧は12V であるが、それぞれに含まれる入力保護回路による保護動作が行われるので、そのMOS 素子のゲートが破壊されることはない。また、第２の電源系回路PS2 の入力回路群131aに印加される最大電圧は6Vに制限されているので、そのMOS 素子のゲート耐圧6Vより小さい電圧が印加されるので、MOS 素子のゲートが破壊されることはない。
なお、図１１中の入力回路群131aに含まれる入力保護回路は、前述した各具体例のいずれを用いてもよく、リセット信号ESD-RESET を必要とするものに限らず、リセット信号ESD-RESET が不要なものでもよい。また、図１１中のサージ入力検出回路18は、図３に示したようなダイオードD を多段積みにした回路とか、図４に示したような抵抗R と容量Cからなる回路が適している。
＜第２の実施形態＞
図１２は、第２の実施形態として、地線分離技術および２電源を採用したLSI において、２個の電源系回路が相互に電源端子のサージ入力を検出するサージ入力検出回路を有する場合に、一方の電源系回路の電源端子にサージが入力して他方の電源系回路の電源端子に向かってサージ電流が流れた時にMOS 素子のゲート破壊が防止される様子の一例を示している。
図１２に示すLSI 回路おいて、サージが印加され、サージ電流IESDMAX が第１の電源系回路PS1 の電源端子VDD1から第１の電源系回路PS1 の保護素子ESD1、分離GND 間結合回路17、第２の電源系回路PS2 の保護素子ESD2を経て、第２の電源系回路PS2 の電源端子VDD2=0V に流れた時、第１の電源系回路PS1 の電源端子VDD1は12V 、第１の電源系回路PS1 の接地端子GND1は6V、第２の電源系回路PS2 の接地端子GND2は1.5Vになる。この時、第１の電源系回路PS1 のVDD1・GND1間電圧は6V、第２の電源系回路PS2 のVDD2・GND2間電圧は-1.5V である。そして、第１の電源系回路PS1 のサージ入力検出回路18は、等価的に第２の電源系回路PS2 の電源端子VDD2=0V （第１の電源系回路PS1 の接地端子GND1=6V 以下）から負のサージが印加されたことを検出し、アクティブなESD-RESET 信号を出力する。
即ち、ERESETは第１の電源系回路PS1 の接地端子GND1(6V)を"L" レベルとして出力し、ERESETB は第１の電源系回路PS1 の電源端子VDD1(12V) を"H" レベルとして出力する。このリセット信号ESD-RESET は、第１の電源系回路PS1 の入力回路群131aにそれぞれ含まれる入力保護回路、第１の電源系回路PS1 の出力回路群132aにそれぞれ含まれる出力論理設定回路にそれぞれ供給される。
これにより、第１の電源系回路PS1 の出力回路群132aにそれぞれ含まれる出力論理設定回路の出力電位は6Vに固定され、第２の電源系回路PS2 の入力回路群131aに印加される最大電圧は6Vである。また、第２の電源系回路PS2 の出力回路群132aにそれぞれ含まれる出力論理設定回路の出力電位は0V〜1.5Vに固定される。
この時、第１の電源系回路PS1 の入力回路群131aは、それぞれに含まれる入力保護回路による保護動作が行われるので、そのMOS 素子のゲートが破壊されることはない。また、第２の電源系回路PS2 の入力回路群131aに印加される最大電圧は6Vに制限されているので、そのMOS 素子のゲートが破壊されることはない。
なお、図１２中の入力回路群131aに含まれる入力保護回路は、前述した各具体例のいずれを用いてもよく、リセット信号ESD-RESET を必要とするものに限らず、リセット信号ESD-RESET が不要なものでもよい。また、図１２中のサージ入力検出回路18は、例えば図９に示したような抵抗R とダイオードD からなる単なる保護回路が適している。
＜第３の実施形態＞
図１３は、第３の実施形態として、地線分離技術および２電源を採用したLSI において、２個の電源系回路のうちの一方のみにそれ自身の電源端子のサージ入力を検出するサージ入力検出回路を有する場合に、一方の電源系回路の電源端子にサージが入力して他方の電源系回路の電源端子に向かってサージ電流が流れた時にMOS 素子のゲート破壊が防止される様子の一例を示している。
図１３に示すLSI 回路おいて、サージが印加され、サージ電流IESDMAX が第１の電源系回路PS1 の電源端子VDD1から第１の電源系回路PS1 の保護素子ESD1、分離GND 間結合回路17、第２の電源系回路PS2 の保護素子ESD2を経て、第２の電源系回路PS2 の電源端子VDD2=0V に流れた時、第１の電源系回路PS1 の電源端子VDD1は12V 、第１の電源系回路PS1 の接地端子GND1は6V、第２の電源系回路PS2 の接地端子GND2は1.5Vになる。この時、第１の電源系回路PS1 のVDD1・GND1間電圧は6V、第２の電源系回路PS2 のVDD2・GND2間電圧は-1.5V であり、第１の電源系回路PS1 のサージ入力検出回路18はアクティブなESD-RESET 信号を出力する。即ち、ERESETは第１の電源系回路PS1 の接地端子GND1(6V)を"L" レベルとして出力し、ERESETB は第１の電源系回路PS1 の電源端子VDD1(12V) を"H" レベルとして出力する。このリセット信号ESD-RESET は、第１の電源系回路PS1 の入力回路群131aにそれぞれ含まれる入力保護回路、第１の電源系回路PS1 の出力回路群132aにそれぞれ含まれる出力論理設定回路にそれぞれ供給される。
また、リセット信号ESD-RESET は、第２の電源系回路PS2 の入力回路群131aにそれぞれ含まれる入力保護回路、第２の電源系回路PS2 の出力回路群132aにそれぞれ含まれる出力論理設定回路にもそれぞれ供給されるが、この時、第２の電源系回路PS2 の入力回路群131aおよび出力回路群132aは、電源電圧が負であって回路が正常に動作しないので、非動作状態であり、リセット信号ESD-RESET 入力は無効である。
これにより、第１の電源系回路PS1 の出力回路群132aにそれぞれ含まれる出力論理設定回路の出力電位は6Vに固定され、第２の電源系回路PS2 の出力回路群131aにそれぞれ含まれる出力論理設定回路の出力電位は0V〜1.5Vの間である。
この時、第１の電源系回路PS1 の入力回路群131aに印加される最大電圧は12V であるが、GND1基準に対して負の電圧が入力され、それぞれに含まれる入力保護回路による保護動作が行われるので、そのMOS 素子のゲートが破壊されることはない。また、第２の電源系回路PS2 の入力回路群131aに印加される最大電圧は6Vに制限されているで、そのMOS 素子のゲートが破壊されることはない。
なお、図１３中の入力回路群131aに含まれる入力保護回路は、前述した各具体例のいずれを用いてもよく、リセット信号ESD-RESET を必要とするものに限らず、リセット信号ESD-RESET が不要なものでもよい。また、図１３中のサージ入力検出回路18は、例えば図３に示したようなダイオードD を多段積みにした回路や図４に示したような抵抗R と容量C からなる回路が適している。
＜第４の実施形態＞
図１４は、第４の実施形態として、地線分離技術および２電源を採用したLSI において、２個の電源系回路のうちの一方のみにそれ自身の電源端子のサージ入力を検出するサージ入力検出回路を有する場合に、他方の電源系回路の電源端子にサージが入力して一方の電源系回路の電源端子に向かってサージ電流が流れた時にMOS 素子のゲート破壊が防止される様子の一例を示している。
図１４に示すLSI 回路おいて、サージが印加され、サージ電流IESDMAX が第１の電源系回路PS1 の電源端子VDD1から第１の電源系回路PS1 の保護素子ESD1、分離GND 間結合回路17、第２の電源系回路PS2 の保護素子ESD2を経て、第２の電源系回路PS2 の電源端子VDD2(=0V）に流れた時、第１の電源系回路PS1 の電源端子VDD1は12V 、第１の電源系回路PS1の接地端子GND1は6V、第２の電源系回路PS2 の接地端子GND2は1.5Vになる。この時、第１の電源系回路PS1 のVDD1・GND1間電圧は6V、第２の電源系回路PS2 のVDD2・GND2間電圧は-1.5V であり、第２の電源系回路PS2 のサージ入力検出回路18はアクティブなESD-RESET信号(1.5V)を出力する。
このリセット信号ESD-RESET は、第２の電源系回路PS2 の入力回路群131aにそれぞれ含まれる入力保護回路、第２の電源系回路PS2 の出力回路群132aにそれぞれ含まれる出力論理設定回路にそれぞれ供給されるが、この時、第２の電源系回路PS2 の入力回路群131aおよび出力回路群132aは、電源電圧が負であって回路が正常に動作しないので、非動作状態であり、リセット信号ESD-RESET 入力は無効である。
また、1.5Vのリセット信号ESD-RESET は、第１の電源系回路PS1 の入力回路群131aにそれぞれ含まれる入力保護回路、第１の電源系回路PS1 の出力回路群132aにそれぞれ含まれる出力論理設定回路にもそれぞれ供給される。この場合、1.5Vのリセット信号ESD-RESETは、第１の電源系回路PS1 の接地端子GND1の6Vより低いので、第１の電源系回路PS1 では"L" レベルとして判定される。
これにより、第１の電源系回路PS1 の出力回路群132aにそれぞれ含まれる出力論理設定回路の出力電位は6Vに固定され、第２の電源系回路PS2 の出力回路群132aにそれぞれ含まれる出力論理設定回路の出力電位は0V〜1.5Vの間である。
この時、第１の電源系回路PS1 の入力回路群131aに印加される最大電圧は12V であるが、それぞれに含まれる入力保護回路による保護動作が行われるので、そのMOS 素子のゲートが破壊されることはない。また、第２の電源系回路PS2 の入力回路群131aに印加される最大電圧は6Vに制限されているで、そのMOS 素子のゲートが破壊されることはない。
なお、図１４中の入力回路群131aに含まれる入力保護回路は、前述した各具体例のいずれを用いてもよく、リセット信号ESD-RESET を必要とするものに限らず、リセット信号ESD-RESET が不要なものでもよい。また、図１４中のサージ入力検出回路は、例えば図３に示したようなダイオードD を多段積みにした回路や図４に示したような抵抗R と容量Cからなる回路が適している。図４に示した回路を用いる場合、具体的にESD-RESET として第１の電源系回路PS1 に与えられる信号として、図４中のRC接続ノードNSの信号からERESETやERESETB を生成する必要がある。その理由は、第２の電源系回路PS2 には負の電源電圧が印加されており、インバータIV1 およびIV2 は正常に動作しないので、正常なERESETやERESETB が得られない。上記ESD-RESET を第１の電源系回路PS1 の入力回路群131aや出力回路群132aへ与えるためには、第１の電源系回路PS1 の内部に図４中に示したようなインバータIV1 およびIV2 と同様の回路を設けておき、このインバータIV1 およびIV2 の動作によりRC接続ノードNSの信号からERESETやERESETB を生成する。
＜第５の実施形態＞
前述した第１の実施形態乃至第４の実施形態では、サージ電流が流れる２個の電源系回路のうちの両方または一方に設けられているサージ入力検出回路から出力するリセット信号ESD-RESET を使用した例を示したが、第５の実施形態では、サージ電流が流れない電源系回路に設けられているサージ入力検出回路から出力するリセット信号ESD-RESET を、サージ電流が流れる別の電源系回路に供給する例について説明する。
図１５は、第５の実施形態として、地線分離技術および３電源を採用したLSI において、１個の電源系回路のみにそれ自身の電源端子のサージ入力を検出するサージ入力検出回路を有し、別の２個の電源系回路のうちの一方の電源系回路の電源端子にサージが入力して他方の電源系回路の電源端子に向かってサージ電流が流れた時にMOS 素子のゲート破壊が防止される様子の一例を示している。
図１５に示すLSI 回路おいて、サージが印加され、サージ電流IESDMAX が第１の電源系回路PS1 の電源端子VDD1から第１の電源系回路PS1 の保護素子ESD1、分離GND 間結合回路17、第２の電源系回路PS2 の保護素子ESD2を経て、第２の電源系回路PS2 の電源端子VDD2=0V に流れた時、第１の電源系回路PS1 の電源端子VDD1は12V 、第１の電源系回路PS1 の接地端子GND1は6V、第２の電源系回路PS2 の接地端子GND2は1.5Vになる。この時、第１の電源系回路PS1 のVDD1・GND1間電圧は6V、第２の電源系回路PS2 のVDD2・GND2間電圧は-1.5V である。
一方、第３の電源系回路PS3 は、サージ電流の経路外であり、その電源端子VDD3および接地端子GND1はそれぞれ0Vである。第３の電源系回路PS3 のサージ入力検出回路18はアクティブなESD-RESET信号(1.5V)を出力する。
このリセット信号ESD-RESET は、第１の電源系回路PS1 の入力回路群131aにそれぞれ含まれる入力保護回路、第１の電源系回路PS1 の出力回路群132aにそれぞれ含まれる出力論理設定回路にそれぞれ供給される。この場合、0Vのリセット信号ESD-RESET は、第１の電源系回路PS1 の接地端子GND1の6Vより低いので、第１の電源系回路PS1 では"L" レベルとして判定される。
また、リセット信号ESD-RESET は、第２の電源系回路PS2 の入力回路群131aにそれぞれ含まれる入力保護回路、第２の電源系回路PS2 の出力回路群132aにそれぞれ含まれる出力論理設定回路にもそれぞれ供給されるが、この時、第２の電源系回路PS2 の入力回路群131aおよび出力回路群132aは、電源電圧が負であって回路が正常に動作しないので、非動作状態であり、リセット信号ESD-RESET 入力は無効である。
これにより、第１の電源系回路PS1 の出力回路群132aにそれぞれ含まれる出力論理設定回路の出力電位は6Vに固定され、第２の電源系回路PS2 の出力回路群132aにそれぞれ含まれる出力論理設定回路の出力電位は0V〜1.5Vの間である。
この時、第１の電源系回路PS1 の入力回路群131aに印加される最大電圧は12V であるが、それぞれに含まれる入力保護回路による保護動作が行われるので、そのMOS 素子のゲートが破壊されることはない。また、第２の電源系回路PS2 の入力回路群131aに印加される最大電圧は6Vに制限されているで、そのMOS 素子のゲートが破壊されることはない。
図１５中の第３の電源系回路PS3 には、電源端子VDD3、接地端子GND1およびサージ入力検出回路18以外は示していないが、このことは、内部回路群、入力回路群、出力回路群の有無を問わないことを意味している。
なお、図１５中の入力回路群131aに含まれる入力保護回路は、前述した各具体例のいずれを用いてもよく、リセット信号ESD-RESET を必要とするものに限らず、リセット信号ESD-RESET が不要なものでもよい。サージ入力検出回路18は、例えば図４に示したような抵抗R と容量C からなる回路が適している。図４に示した回路を用いる場合、具体的にESD-RESETとして第１の電源系回路PS1 および第２の電源系回路PS2 に与えられる信号として、図４中のRC接続ノードNSの信号からERESETやERESETB を生成する必要がある。その理由は、第３の電源系回路PS3 には電源電圧が印加されておらず、インバータIV1 およびIV2 は正常に動作しないので、正常なERESETやERESETB が得られない。上記ESD-RESET を第１の電源系回路PS1 および第２の電源系回路PS2 の入力回路群131aや出力回路群132aへ与えるためには、第１の電源系回路PS1 および第２の電源系回路PS2 の内部に図４中に示したようなインバータIV1 およびIV2 と同様の回路を設けておき、このインバータIV1 およびIV2 の動作によりRC接続ノードNSの信号からERESETやERESETB を生成する。
＜電源系がｎ系統の場合＞
前述した第１の実施形態乃至第４の実施形態では、電源系回路の入力回路群と出力回路群を入出力回路群と総称するものとすれば、ある電源系回路の入出力回路群が別の１つの電源系回路の入出力回路群との間で信号を授受する例を示したが、以下、接地線分離技術およびｎ系統の電源を採用したLSI において、ある電源系回路の入出力回路群が別の（ｎ−１）個の電源系回路の入出力回路群との間で信号を授受する数例について説明する。
なお、図１６および図１７に示すLSI において、任意の２つの電源系回路間で相互に信号を授受する入出力回路群1-2,2-1 を纏めて信号授受回路群161 と総称し、同様に、入出力回路群1-n,n-1 を纏めて信号授受回路群162 と総称し、同様に、入出力回路群2-n,n-2を纏めて別の信号授受回路群と総称するものとする。各電源系回路PS1,PS2 において、入出力回路群1-2 〜1-n 、2-1 〜2-n 以外に必要な回路要素（内部回路群、電源端子、接地端子、分離GND 間結合回路、VDD,GND 間保護素子等）は、図示を省略している。
＜第１の適用例…電源系がｎ系統の場合に各信号授受回路群を電源系が２系統の回路と見做し、第１の実施形態を適用した例＞
図１６に示すLSI において、各電源系回路PS1,PS2,…PSn 毎にサージ入力検出回路（例えば図３に示したもの）が設けられている。
＜第２の適用例…電源系がｎ系統の場合に各信号授受回路群を電源系が２系統の回路と見做し、第２の実施形態を適用した例＞
図１６に示すLSI において、第１の電源系回路PS1 と第２の電源系回路PS2 との間の信号授受回路群161 および第１の電源系回路PS1 と第ｎの電源系回路PSn との間の信号授受回路群162 には、それぞれ独立して相互に電源系回路の電源端子の電位を参照してサージ入力検出回路（例えば図１０に示したもの）が設けられている。
そして、第１の電源系回路PS1 において、信号授受回路群161 の入出力回路群1-2 には、第２の電源系回路PS2 の電源端子VDD2の電位を参照するサージ入力検出回路で生成されたリセット信号ESD-RESET が入力される。第２の電源系回路PS2 において、信号授受回路群161 の入出力回路群2-1 には、第１の電源系回路PS1 の電源端子VDD1の電位を参照するサージ入力検出回路で生成されたリセット信号ESD-RESET が入力される。
一方、第１の電源系回路PS1 において、信号授受回路群162 の入出力回路群1-n には、第ｎの電源系回路PSn の電源端子VDDnの電位を参照するサージ入力検出回路で生成されたリセット信号ESD-RESET が入力される。第ｎの電源系回路PSn において、信号授受回路群162 の入出力回路群n-1 には、第１の電源系回路PS1 の電源端子VDD1の電位を参照するサージ入力検出回路で生成されたリセット信号ESD-RESET が入力される。
＜第３の適用例…電源系がｎ系統の場合に各信号授受回路群を電源系が２系統の回路と見做し、第３の実施形態または第４の実施形態を適用した例＞
図１６に示すLSI において、第１の電源系回路PS1 と第２の電源系回路PS2 との間の信号授受回路群161 で使用するリセット信号ESD-RESET を生成するサージ入力検出回路は、例えば図４に示したような抵抗R と容量C からなり、第１の電源系回路PS1 または第２の電源系回路PS2 のいずれか一方に設けられている。第１の電源系回路PS1 と第ｎの電源系回路PSn との間の信号授受回路群162 で使用するリセット信号ESD-RESET を生成するサージ入力検出回路も、例えば図４に示したような抵抗R と容量C からなり、第１の電源系回路PS1 または第２の電源系回路PS2 のいずれか一方に設けられている。
上記信号授受回路群161 用のリセット信号ESD-RESET を生成するサージ入力検出回路と信号授受回路群162 用のリセット信号ESD-RESET を生成するサージ入力検出回路とを同じ 電源系回路に設ける場合には、必ずしもそれぞれを別個に設ける必要はなく、共用することによって回路規模を削減することができる。
なお、信号授受回路群161,162 以外の信号授受回路群についても、上記構成に準じてサージ入力検出回路を設けることができ、前記したように共用することもできる。
＜第４の適用例…電源系がｎ系統の場合に各信号授受回路群を電源系が２系統の回路と見做し、第５の実施形態を適用した例＞
図１７に示すLSI において、第１の電源系回路PS1 と第２の電源系回路PS2 との間の信号授受回路群161 で使用するリセット信号ESD-RESET を生成するサージ入力検出回路18は、別の電源系回路（本例では第３の電源系回路PS3 ）に設けられている。
この場合の条件として、サージ入力検出回路18が属する電源系回路（本例では第３の電源系回路PS3 ）と、信号授受回路群161 を含む２つの電源系回路（本例では第１の電源系回路PS1 と第２の電源系回路PS2 ）のうちの少なくともいずれか一方の電源系回路とが同時にシャットダウンされることが必要である。本例では、第１の電源系回路PS1 と第３の電源系回路PS3 、または、第２の電源系回路PS2 と第３の電源系回路PS3 の少なくともいずれか一方が同時にシャットダウンされることが必要である。
なお、信号授受回路群161 以外の信号授受回路群（第１の電源系回路PS1 と第ｎの電源系回路PSn との間の信号授受回路群162 など）についても、上記構成に準じてサージ入力検出回路を設けることができ、前記したように共用することもできる。
＜第６の実施形態＞
図１８は、第６の実施形態を示している。図１８に示すLSI 回路において、例えば３つの電源系回路PS1,PS2,PS3 は、それぞれ電源電圧が1.5 Ｖ、であり、各接地端子GND1,GND2,GND3のうち、第２の電源系回路PS2 の接地端子GND2に接続されている第２接地線32と第１の電源系回路PS1 の接地端子GND1に接続されている第１接地線31とは、バックツーバックダイオードDF,DR を介して接続されている。また、第２接地線32と第３の電源系回路PS3 の接地端子GND3に接続されている第３接地線33とは、バックツーバックダイオードDF,DR を介して接続されている。これにより、各接地線31,32,33は互いに分離されている。なお、第２接地線32の抵抗成分をＲで示している。
各電源系回路PS1,PS2,PS3 において、電源線と接地線との間には、例えば1.5 Ｖ系のESD 保護回路ESD1,ESD2,ESD3が接続されており、内部回路の入力側には例えばリセット信号不要型の入力保護回路15が接続されており、内部回路の出力側には出力論理設定回路16が接続されている。
次に、図１８の回路の動作例を説明する。いま、サージが印加され、サージ電流IESDMAX が第２の電源系回路PS2 の電源端子VDD2からESD 保護回路ESD2→第２接地線32→第３接地線33→ESD 保護回路ESD3→第３の電源系回路PS3 の電源端子VDD3の経路で流れたとする。この時、第２の電源系回路PS2 の電源端子VDD2は例えば12Ｖ、第３の電源系回路PS3 の電源端子VDD3は0 Ｖであるとすると、第２接地線32に接続されている接地端子GND2が6 Ｖ、第２接地線32の抵抗成分Ｒの電圧降下が3 Ｖ、第３接地線33およびそれに接続されている接地端子GND3が1.5 Ｖになる。第１接地線31、それに接続されている接地端子GND1および第１の電源系回路PS1 の電源端子VDD1は、第１の電源系回路PS1 がサージ電流経路に含まれないので、0 Ｖのままである。ここで、素子の耐圧が7 Ｖであるとすれば、各ゲートの入力とVDD/GND との間の電圧が7 Ｖ以下であれば、素子は破壊しない。
第２の電源系回路PS2 において、第１の電源系回路PS1 から入力する信号のレベルが0Ｖの時、入力保護回路15の次段のインバータ回路IVの入力ノードは5 Ｖであり、このインバータ回路IVの入力ノードとESD 電圧印加時の電源電圧12Ｖとの差電圧は7 Ｖであり、耐圧上の問題がない。
また、第１の電源系回路PS1 において、第２の電源系回路PS2 の出力論理設定回路16から出力する信号（"L" レベルの6 Ｖ）が入力するインバータ回路IVの入力ノードと接地端子GND1との差電圧は6 Ｖであり、このインバータ回路IVの入力ノードとESD 電圧印加時の電源電圧0 Ｖとの差電圧は6 Ｖであり、それぞれ耐圧上の問題がない。
また、第３の電源系回路PS3 において、第２の電源系回路PS2 の出力論理設定回路16から出力する信号（"L" レベルの6 Ｖ）が入力する入力保護回路15の次段のインバータ回路IVの入力ノードと接地端子GND3との差電圧は4.5 Ｖであり、この入力ノードとESD 電圧印加時の電源電圧0 Ｖとの差電圧は6 Ｖであり、それぞれ耐圧上の問題がない。
＜第２の適用例の具体例＞
図１９は、前述した第２の適用例の具体例として、動作中通電される３つの電源端子を有するCMOS LSIの一部を概略的に示している。ここでは、接地線分離された３つの電源系回路（電源分離回路）PS1 〜PS3 における内部回路群と、その入力側および出力側に付加された入力保護回路および出力論理設定回路との接続関係を示している。
図１９において、911 は通常動作時に第１の電源電位VDD1が印加される電源端子（VDD1パッド）、921 は第１の接地電位GND1が与えられる接地端子（GND1パッド）である。912は通常動作時に第２の電源電位VDD2が印加される電源端子（VDD2パッド）、922 は第２の接地電位GND2が与えられる接地端子（GND2パッド）である。913 は通常動作時に第３の電源電位VDD3が印加される電源端子（VDD3パッド）、923 は第３の接地電位GND3が与えられる接地端子（GND3パッド）である。
第１の電源系回路PS1 〜第３の電源系回路PS3 において電源端子・接地端子間には、図示しないが、それぞれ図１８中に示したようなESD 保護回路ESD1,ESD2,ESD3が接続されており、GND1パッドとGND2パッドおよびGND3パッドとの間には、図示しないが、それぞれ図１８中に示したようなバックツーバックダイオードDF,DR が接続されており、各電源系回路PS1 〜PS3 の接地線は分離されている。
本例では、第１の電源系回路PS1 の内部回路群は内部回路群(A) ，(B) に二分されている。一方の内部回路群(A) に対応して前述したような入力保護回路群(A)15aおよび出力論理設定回路群(A)16Aが接続され、第２の電源系回路PS2 の電源線に印加されたESD 印加入力を検出するサージ入力検出回路1aが設けられている。このサージ入力検出回路1aの検出出力が入力保護回路群(A)15Aおよび出力論理設定回路群(A)16Aにリセット信号ESD-RESETとして供給される。
上記と同様に、第１の電源系回路PS1 における他方の内部回路群(B) に対応して入力保護回路群(B)15Bおよび出力論理設定回路群(B)16Bが接続されており、第３の電源系回路PS3 の電源線に印加されたESD 印加入力を検出するサージ入力検出回路1bが設けられている。このサージ入力検出回路1bの検出出力が入力保護回路群(B)15Bおよび出力論理設定回路群(B)16Bにリセット信号ESD-RESET として供給される。
そして、第２の電源系回路PS2 の内部回路群(C) に対応して入力保護回路群(C)15Cおよび出力論理設定回路群(C)16Cが接続されており、第１の電源系回路PS1 の電源線に印加されたESD 印加入力を検出するサージ入力検出回路2 が設けられている。このサージ入力検出回路2 の検出出力が入力保護回路群(C)15Cおよび出力論理設定回路群(C)16Cにリセット信号ESD-RESET として供給される。
上記と同様に、第３の電源系回路PS3 の内部回路群(D) に対応して入力保護回路群(D)15Dおよび出力論理設定回路群(D)16Dが接続されており、第１の電源系回路PS1 の電源線に印加されたサージ入力を検出するサージ入力検出回路3 が設けられている。このサージ入力検出回路3 の検出出力が入力保護回路群(D)15Dおよび出力論理設定回路群(D)16Dにリセット信号ESD-RESET として供給される。
つまり、第１の電源系回路PS1 における一方の内部回路群(A) と第２の電源系回路PS2の内部回路群(C) とは、相互に電源電位を参照し、相手方の電源線へのESD 印加入力を検出し、自己の入力保護回路群および出力論理設定回路群を作動させてESD 保護動作を行う。なお、通常動作中は入力保護回路群および出力論理設定回路群による保護動作は禁止される。
上記と同様に、第１の電源系回路PS1 における他方の内部回路群(B) と第３の電源系回路PS3 の内部回路群(D) とは、相互に電源電位を参照し、相手方の電源線へのESD 印加入力を検出し、自己の入力保護回路群および出力論理設定回路群を作動させてESD 保護動作を行う。なお、通常動作中は入力保護回路群および出力論理設定回路群による保護動作は禁止される。
なお、前記各サージ入力検出回路1a,1b,2,3 として、例えば図９に示したような抵抗RとダイオードD からなる構成を用いることにより、図３に示したようなレベル検出型のESD-RESET 信号発生回路や図４に示したような遅延型のESD-RESET 信号発生回路を設けなくて済み、LSI 化が容易になる。
次に、図１９に示したCMOS LSIの一部における動作例を説明する。
基本的な動作は、ある電源系回路にサージ入力が印加された場合、それを別の電源系回路のサージ入力検出回路で検出し、その検出出力を用いて、前記電源系回路からの信号が入力する入力回路を保護し、前記電源系回路へ信号を出力する出力回路の出力論理レベルを"L" にするように制御する。
図１９に示したCMOS LSIの特徴は、各入力回路／出力回路の接続先に対応した検出回路がそれぞれ独立に設けられている。したがって、例えば第２の電源系回路PS2 だけがシャットダウンした時には、第１の電源系回路PS1 において、サージ入力検出回路1aによりシャットダウンが検出される。そして、その検出出力によって、第２の電源系回路PS2 の内部回路群(C) に対応する出力論理設定回路群(C)16Cや入力保護回路群(C)15Cとの間で信号をやりとりする入力保護回路群(A)15Aおよび出力論理設定回路群(A)16Aが保護動作を行った状態になる。この時、第２の電源系回路PS2 はシャットダウンしているので、何ら支障は生じない。また、第１の電源系回路PS1 において、第３の電源系回路PS3 の内部回路群(D) に対応する出力論理設定回路群(D)16Dや入力保護回路群(D)15Dとの間で信号をやりとりするの入力保護回路群(B)15Bおよび出力論理設定回路群(B)16Bの動作は、第２の電源系回路PS2 のシャットダウンや入力保護回路群(A)15Aおよび出力論理設定回路群(A)16Aの保護動作によって影響を受けない。
また、第３の電源系回路PS3 だけがシャットダウンした時には、第１の電源系回路PS1において、サージ入力検出回路1bによりシャットダウンが検出される。そして、その検出出力によって内部回路群(B)15Bの入力側の入力保護回路群(B)15Bおよび出力論理設定回路群(B)16Bが保護動作を行った状態になる。この時、第３の電源系回路PS3 はシャットダウンしているので、何ら支障は生じない。また、第１の電源系回路PS1 において、第２の電源系回路PS2 の内部回路群(C) に対応する出力論理設定回路群(C)16Cや入力保護回路群(C)15Cとの間で信号をやりとりするの入力保護回路群(A)15Aおよび出力論理設定回路群(A)16Aの動作は、第３の電源系回路PS3 のシャットダウンや入力保護回路群(B)15Bおよび出力論理設定回路群(B)16Bの保護動作によって影響を受けない。
また、第１の電源系回路PS1 だけがシャットダウンした時には、第２の電源系回路PS2において、サージ入力検出回路2 によりシャットダウンが検出される。そして、その検出出力によって内部回路群(C) の入力側の入力保護回路群(C)15Cおよび出力論理設定回路群(C)16Cが保護動作を行った状態になる。同時に、第３の電源系回路PS3 においても、サージ入力検出回路3 によりシャットダウンが検出され、その検出出力によって内部回路群(D)15Dの入力側の入力保護回路群(D)16Dおよび出力論理設定回路群(D)16Dが保護動作を行った状態になる。この時、第１の電源系回路PS1 はシャットダウンしているので、何ら支障は生じない。
＜ESD-RESET 信号の供給に関する他の例＞
前記した実施形態では、内部回路の入力側の入力保護回路および出力側の出力論理設定回路でリセット信号を必要とする場合にはサージ入力を検知することによって生成したリセット信号ESD-RESET を用いたが、外部からリセット信号ESD-RESET を与えるようにしてもよい。
また、ＬＳＩチップの電源投入中に回路動作を停止させて消費電流を抑制するためにＬＳＩチップに与えられるパワーダウン信号や、ＬＳＩチップの電源投入時に生成されるパワーオンリセット信号のために用意されている既存の配線を、ESD-RESET 信号の配線としても共用することで有効に活用することも可能である。このためには、例えばパワーダウン信号（活性レベルが"H" ）とERESETB （活性レベルが"H" ）をオアゲートに入力し、その出力を前記共用配線に接続しておく（パワーダウン信号とERESETB の情報を前記共用配線へ与える）。そして、前記共用配線を、パワーダウン信号やパワーオンリセット信号を用いる既存の回路だけでなく、前記入力保護回路や出力論理設定回路にも接続しておく。
また、内部回路の一部（ＡＤコンバータ、ＤＡコンバータ、ＰＬＬ等のアナログ回路ブロック、デジタルブロックなどのマクロ回路）のパワーダウン信号端子やリセット信号端子に、前記と同様に、パワーダウン信号やパワーオンリセット信号の情報だけでなく、ESD-RESET 信号の情報を与えることも可能である。このためには、前記内部回路の一部は、その入力回路や出力回路を、入力保護が可能な回路や出力論理を固定可能な回路で構成しておく。そして、前記内部回路のパワーダウン信号端子やリセット信号端子の配線は、前記内部回路の入力保護が可能な回路や出力論理を固定可能な回路にも接続しておく。
＜論理合成や、自動配置配線による自動設計に適用する場合の設計手法＞
前述した各実施形態を、論理合成や、自動配置配線による自動設計に適用する場合、前記したような入力保護回路付きの入力回路、出力論理制御回路付きの出力回路、サージ入力検出回路をそれぞれセルとして登録しておくことにより、RTL(Register Transfer Level)設計者は、前記したような入力保護回路、出力論理制御回路、サージ入力検出回路を意識せずに従来通りに設計することが可能になる。
例えば、論理合成時、または、論理合成後のレイアウト設計前などに、電源分離回路（電源系回路）の有無とか、各電源系回路のシャットダウンの組み合わせの情報に基づいて、自動的に各電源系回路の入力回路、出力回路を入力保護回路付きの入力回路、出力論理制御回路付きの出力回路に置き換え、かつ、サージ入力検出回路を接続するための信号線を挿入すればよい。
なお、本発明は、請求項記載の内容に限らず、以下に記載するような構成上の特徴を持たせることによってそれぞれ前述したような固有の効果を得ることが可能である。
請求項１において、前記サージ入力検知回路は、通常動作時に前記電源端子に通常の電源電圧が印加されている状態を検知せず、前記通常の電源電圧より高い電圧のサージ電圧が印加されている状態を検知する高い閾値電圧レベルを有するレベル検出回路である。
請求項１において、前記サージ入力検知回路は、前記電源端子に印加される通常の電源電圧の投入時間には応動せず、前記電源端子に印加されるサージ電圧の瞬時パルスに応動する。
請求項１において、前記サージ入力検知回路は、動作時に通電される複数の電源端子を相互に参照させることによってサージ入力が印加されている状態を検知する。この場合、前記サージ入力検知回路は、自身が属さない電源系回路の電源端子のサージ入力が一端に印加される電流制限用の抵抗素子と、前記抵抗素子の他端と自身が属する電源系回路の接地電位および電源線との間にそれぞれ接続されたダイオードとを具備する。
請求項１において、前記入力保護回路は、前記サージ入力検知回路の検知出力が得られた時には前記内部信号伝搬配線からの信号が入力するＰＭＯＳトランジスタの基板電位がそれ自身が属する前記電源系回路の接地端子の電位に設定される。
請求項１において、前記入力保護回路は、前記内部信号伝搬配線に一端が接続されたＰＭＯＳトランジスタを含み、通常の電源電圧範囲以下の電位が入力された場合に前記ＰＭＯＳトランジスタの基板電位がそれ自身が属する前記電源系回路の接地端子の電位に設定される。
請求項１において、前記入力保護回路は、前記内部信号伝搬線から信号が入力する入力ノードと対応する内部回路へ入力信号を印加する出力ノードとの間に接続された電流制限用の抵抗素子と、接地線と出力ノードとの間に順方向の向きで接続されたダイオード素子からなるリセット信号不要型の入力保護回路である。
請求項１において、前記入力保護回路は、前記内部信号伝搬線から信号が入力する入力ノードと対応する内部回路へ入力信号を印加する出力ノードとの間に接続された電流制限用の抵抗素子と、接地線と出力ノードとの間に順方向の向きで接続された第１のダイオード素子と、前記出力ノードと電源線との間に順方向の向きで接続された第２のダイオードからなるリセット信号不要型の入力保護回路である。
請求項１において、前記出力論理設定回路は、前記内部回路の出力と前記サージ入力検知回路の検知出力の論理積をとる論理積回路からなり、前記サージ入力検知回路の検知出力が得られた時にはそれ自身が属する前記電源系回路の接地端子の電位を出力するように設定される。
請求項１において、前記静電気放電保護回路は、対応する前記電源端子と接地端子の間にアノード・カソード間が接続され、PNP トランジスタおよびNPN トランジスタからなるESD 保護用のSCR と、対応する前記電源端子と前記SCR のNPN トランジスタのベースとの間にソース・ドレイン間が接続され、ソース・基板領域同士が接続され、ゲートがトリガバイアス線に接続されたSCR トリガ用のPMOSトランジスタとを有する。
本発明のLSI の一例に係るCMOS LSIの一部を概略的に示すブロック図。 図１中の入力保護回路の具体例１を示す回路図。 図１中のサージ入力検知回路の具体例１（レベル検出回路）を示す回路図。 図１中のサージ入力検知回路の具体例２（遅延型回路）を示す回路図。 図１中のサージ入力検知回路の具体例３（高電圧検出回路）を示す回路図。 図１中の入力保護回路の具体例２を示す回路図。 図１中の入力保護回路の具体例３を示す回路図。 図１中の入力保護回路の具体例４を示す回路図。 図１中のサージ入力検知回路の具体例４（電源端子の電位を相互に参照する検知回路）を示す回路図。 図１中の出力論理設定回路の１個分を取り出して一例を示す回路図。 本発明の第１の実施形態においてサージ電流が流れた時にMOS 素子のゲート破壊が防止される様子の一例を示すブロック図。 本発明の第２の実施形態においてサージ電流が流れた時にMOS 素子のゲート破壊が防止される様子の一例を示すブロック図。 本発明の第３の実施形態においてサージ電流が流れた時にMOS 素子のゲート破壊が防止される様子の一例を示すブロック図。 本発明の第４の実施形態においてサージ電流が流れた時にMOS 素子のゲート破壊が防止される様子の一例を示すブロック図。 本発明の第５の実施形態においてサージ電流が流れた時にMOS 素子のゲート破壊が防止される様子の一例を示すブロック図。 電源系がｎ系統の場合に各信号授受回路群を電源系が２系統の回路と見做し、本発明の第１乃至第４の実施形態のいずれかを適用した例を示すブロック図。 電源系がｎ系統の場合に各信号授受回路群を電源系が２系統の回路と見做し、本発明の第５の実施形態を適用した例を示すブロック図。 本発明の第６の実施形態を示す回路図。 本発明の第２の適用例の具体例を示すブロック図。 現在提案中の半導体装置の一例に係るCMOS LSIにおいてSCR を用いたESD 保護回路の一例を示す回路図。 図２０中のSCR の電圧・電流特性を概略的に示す特性図。 接地線分離技術および複数電源を採用した従来のLSI における各電源系の回路とESD 保護回路の接続関係を概略的に示す回路図。 接地線分離技術および２電源を採用した従来のLSI において、２個の電源系回路のうちの一方の電源系回路の電源端子にサージが入力して他方の電源系回路の電源端子に向かってサージ電流が流れた時にMOS 素子のゲートが破壊される様子の一例を示すブロック図。 接地線分離技術および２電源を採用した従来のLSI において、２個の電源系回路のうちの一方の電源系回路の電源端子にサージが入力して他方の電源系回路の接地端子に向かってサージ電流が流れた時にMOS 素子のゲートが破壊される様子の一例を示すブロック図。
符号の説明
PS1,PS2 …電源系回路、ESD1,ESD2 …ESD 保護回路、1a,2…サージ入力検知回路、13…内部回路、14…内部信号伝搬配線、15A,15C …入力保護回路、16A,16C …出力論理設定回路。

Claims (6)

  1. 複数の電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された複数の電源系回路と、
    前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、
    前記各電源系回路にそれぞれ設けられた内部回路と、
    前記各電源系回路のうちの第１の電源系回路の内部回路から第２の電源系回路の内部回路へ信号を伝搬させる内部信号伝搬配線と、
    電源端子のサージ電圧入力を検知するサージ入力検知回路と、
    前記各内部回路の入力側にそれぞれ挿入され、前記内部信号伝搬配線から伝搬されてくる信号の電圧を制限する入力保護回路および／または前記各内部回路の出力側にそれぞれ挿入され、前記サージ入力検知回路の検知出力が得られた時には前記内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する出力論理設定回路
    とを具備することを特徴とする半導体集積回路装置。
  2. ２つの電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された第１の電源系回路および第２の電源系回路と、
    前記第１の電源系回路の接地端子には直接に接続され、前記第２の電源系回路の接地端子には双方向の電流経路を介して接続された共通接地線と、
    前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、 前記各電源系回路にそれぞれ設けられた内部回路と、
    前記第１の電源系回路の内部回路から第２の電源系回路の内部回路へ信号を伝搬させる第１の内部信号伝搬配線と、
    前記第２の電源系回路の内部回路から第１の電源系回路の内部回路へ信号を伝搬させる第２の内部信号伝搬配線と、
    前記第１の電源系回路に設けられ、前記第２の電源系回路の電源端子のサージ電圧入力を検知する第１のサージ入力検知回路と、
    前記第２の電源系回路に設けられ、前記第１の電源系回路の電源端子のサージ電圧入力を検知する第２のサージ入力検知回路と、
    前記第１の電源系回路の内部回路の入力側に挿入され、前記第２の内部信号伝搬配線から伝搬されてくる信号の電圧を制限する第１の入力保護回路、および／または、前記第１の電源系回路の内部回路の出力側に挿入され、前記第１のサージ入力検知回路の検知出力が得られた時には前記第１の内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する第１の出力論理設定回路と、
    前記第２の電源系回路の内部回路の入力側に挿入され、前記第１の内部信号伝搬配線から伝搬されてくる信号の電圧を制限する第２の入力保護回路、および／または、前記第２の電源系回路の内部回路の出力側に挿入され、前記第２のサージ入力検知回路の検知出力が得られた時には前記第２の内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する第２の出力論理設定回路
    とを具備することを特徴とする半導体集積回路装置。
  3. ２つの電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された第１の電源系回路および第２の電源系回路と、
    前記第１の電源系回路の接地端子には直接に接続され、前記第２の電源系回路の接地端子には双方向の電流経路を介して接続された共通接地線と、
    前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、 前記各電源系回路にそれぞれ設けられた内部回路と、
    前記第１の電源系回路の内部回路から第２の電源系回路の内部回路へ信号を伝搬させる第１の内部信号伝搬配線と、
    前記第２の電源系回路の内部回路から第１の電源系回路の内部回路へ信号を伝搬させる第２の内部信号伝搬配線と、
    前記第１の電源系回路に設けられ、前記第１の電源系回路の電源端子のサージ電圧入力を検知する第１のサージ入力検知回路と、
    前記第１の電源系回路の内部回路の入力側に挿入され、前記第２の内部信号伝搬配線から伝搬されてくる信号の電圧を制限する第１の入力保護回路、および／または、前記第１の電源系回路の内部回路の出力側に挿入され、前記第１のサージ入力検知回路の検知出力が得られた時には前記第１の内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する第１の出力論理設定回路と、
    前記第２の電源系回路の内部回路の入力側に挿入され、前記第１の内部信号伝搬配線から伝搬されてくる信号の電圧を制限する第２の入力保護回路、および／または、前記第２の電源系回路の内部回路の出力側に挿入され、前記第１のサージ入力検知回路の検知出力が得られた時には前記第２の内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する第２の出力論理設定回路
    とを具備することを特徴とする半導体集積回路装置。
  4. ３つの電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された第１の電源系回路および第２の電源系回路および第３の電源系回路と、
    前記第１の電源系回路の接地端子には直接に接続され、前記第２の電源系回路および第３の電源系回路の各接地端子にはそれぞれ双方向の電流経路を介して接続された共通接地線と、
    前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、 前記各電源系回路にそれぞれ設けられた内部回路と、
    前記第１の電源系回路の内部回路から第２の電源系回路の内部回路へ信号を伝搬させる第１の内部信号伝搬配線と、
    前記第２の電源系回路の内部回路から第１の電源系回路の内部回路へ信号を伝搬させる第２の内部信号伝搬配線と、
    前記第３の電源系回路に設けられ、前記第３の電源系回路の電源端子のサージ電圧入力を検知する第１のサージ入力検知回路と、
    前記第１の電源系回路の内部回路の入力側に挿入され、前記第２の内部信号伝搬配線から伝搬されてくる信号の電圧を制限する第１の入力保護回路、および／または、前記第１の電源系回路の内部回路の出力側に挿入され、前記第１のサージ入力検知回路の検知出力が得られた時には前記第１の内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する第１の出力論理設定回路と、
    前記第２の電源系回路の内部回路の入力側に挿入され、前記第１の内部信号伝搬配線から伝搬されてくる信号の電圧を制限する第２の入力保護回路、および／または、前記第２の電源系回路の内部回路の出力側に挿入され、前記第１のサージ入力検知回路の検知出力が得られた時には前記第２の内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する第２の出力論理設定回路
    とを具備することを特徴とする半導体集積回路装置。
  5. ３つの電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された第１の電源系回路および第２の電源系回路および第３の電源系回路と、
    前記第１の電源系回路の接地端子には直接に接続され、前記第２の電源系回路および第３の電源系回路の各接地端子にはそれぞれ双方向の電流経路を介して接続された共通接地線と、
    前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、
    前記第１の電源系回路に設けられた内部回路Ａおよび内部回路Ｂと、
    前記第２の電源系回路に設けられた内部回路Ｃと、
    前記第３の電源系回路に設けられた内部回路Ｄと、
    前記内部回路Ａから内部回路Ｃへ信号を伝搬させる内部信号伝搬配線Ａと、
    前記内部回路Ｂから内部回路Ｄへ信号を伝搬させる内部信号伝搬配線Ｂと、
    前記内部回路Ｃから内部回路Ａへ信号を伝搬させる内部信号伝搬配線Ｃと、
    前記内部回路Ｄから内部回路Ｂへ信号を伝搬させる内部信号伝搬配線Ｄと、
    前記第１の電源系回路に設けられ、前記第２の電源系回路の電源端子のサージ電圧入力を検知するサージ入力検知回路Ａと、
    前記第１の電源系回路に設けられ、前記第３の電源系回路の電源端子のサージ電圧入力を検知するサージ入力検知回路Ｂと、
    前記第２の電源系回路に設けられ、前記第１の電源系回路の電源端子のサージ電圧入力を検知するサージ入力検知回路Ｃと、
    前記第３の電源系回路に設けられ、前記第１の電源系回路の電源端子のサージ電圧入力を検知するサージ入力検知回路Ｄと、
    前記内部回路Ａの入力側に挿入され、前記内部信号伝搬配線Ｃから伝搬されてくる信号の電圧を制限する入力保護回路Ａ、および／または、前記内部回路Ａの出力側に挿入され、前記サージ入力検知回路Ａの検知出力が得られた時には前記内部信号伝搬配線Ａへ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する出力論理設定回路Ａと、
    前記内部回路Ｂの入力側に挿入され、前記内部信号伝搬配線Ｄから伝搬されてくる信号の電圧を制限する入力保護回路Ｂ、および／または、前記内部回路Ｂの出力側に挿入され、前記サージ入力検知回路Ｂの検知出力が得られた時には前記内部信号伝搬配線Ｂへ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する出力論理設定回路Ｂと、
    前記内部回路Ｃの入力側に挿入され、前記内部信号伝搬配線Ａから伝搬されてくる信号の電圧を制限する入力保護回路Ｃ、および／または、前記内部回路Ｃの出力側に挿入され、前記サージ入力検知回路Ｃの検知出力が得られた時には前記内部信号伝搬配線Ｃへ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する出力論理設定回路Ｃと、
    前記内部回路Ｄの入力側に挿入され、前記内部信号伝搬配線Ｂから伝搬されてくる信号の電圧を制限する入力保護回路Ｄ、および／または、前記内部回路Ｄの出力側に挿入され、前記サージ入力検知回路Ｄの検知出力が得られた時には前記内部信号伝搬配線Ｄへ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する出力論理設定回路Ｄ
    とを具備することを特徴とする半導体集積回路装置。
  6. 複数の電源系に対応して設けられ、それぞれの電源端子もしくは接地端子の一方が互いに分離された、あるいは、それぞれの電源端子および接地端子が互いに分離された複数の電源系回路と、前記各電源系回路に対応して電源端子・接地端子間に接続された静電気放電保護回路と、前記各電源系回路にそれぞれ設けられた内部回路と、前記各電源系回路のうちの第１の電源系回路の内部回路から第２の電源系回路の内部回路へ信号を伝搬させる内部信号伝搬配線と、電源端子のサージ電圧入力を検知するサージ入力検知回路と、前記各内部回路の入力側にそれぞれ挿入され、前記内部信号伝搬配線から伝搬されてくる信号の電圧を制限する入力保護回路および／または前記各内部回路の出力側にそれぞれ挿入され、前記サージ入力検知回路の検知出力が得られた時には前記内部信号伝搬配線へ出力する信号の論理レベルを“Ｌ”に設定し得る機能を有する出力論理設定回路とを具備する半導体集積回路装置であって、セル化された入力保護回路付きの入力回路、出力論理制御回路付きの出力回路、サージ入力検出回路が配置されて構成されていることを特徴とする半導体集積回路装置。
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