KR100631957B1 - 정전기 방전 보호 회로 - Google Patents

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곽국휘
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주식회사 하이닉스반도체
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Abstract

본 발명은 다수의 입/출력 패드, 제 1 전압 패드, 및 제 2 전압 패드를 구비한 정전기 방전 보호 회로(ESD protection circuit)에 관한 것이다. 이 회로는, 상기 제 1 전압 패드에 연결된 전도성 라인; 상기 제 2 전압 패드와 전도성 라인 사이에 연결된 제 1 ESD 보호 수단; 및 상기 각각의 입/출력 패드와 상기 전도성 라인 사이에 연결된 제 2 ESD 보호 수단; 을 구비하며, 상기 제 2 ESD 보호 수단은 공핍형 MOS 트랜지스터인 것을 특징으로 한다.

Description

정전기 방전 보호 회로{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT}
도 1은 종래의 일 실시예에 따른 ESD 보호 회로의 회로도.
도 2는 종래의 다른 실시예에 따른 ESD 보호 회로의 회로도.
도 3은 본 발명의 일 실시예에 따른 ESD 보호 회로의 회로도.
도 4는 본 발명의 다른 실시예에 따른 ESD 보호 회로의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
301 ~ 303 : 입/출력 패드 304 : 전원전압 패드
305 : 접지전압 패드 306 : 도전성 라인
307 : 증가형 NMOS 트랜지스터 308 : 공핍형 NMOS 트랜지스터
309 : 바이어스 발생기
본 발명은 정전기 발생에 의한 내부 소자의 손상을 방지할 수 있는 정전기 방전 보호 회로에 관한 것이다.
일반적으로, 반도체 집적회로는 외부에서 발생된 정전기 방전으로부터 유입되는 고전압에 대하여 매우 민감하게 영향을 받는다. 이러한 정전기 방전 (electrostatic discharge : ESD, 이하 ESD 라고 함.) 현상으로 인해 일시에 고전압이 칩내로 유입될 경우, 유입된 고전압은 집적회로 내에 형성된 얇은 절연막, 채널 등을 파괴하여 칩 자체를 파괴한다. 따라서, 반도체 소자는 이러한 외부 ESD로부터 칩 내부를 보호하기 위하여, 외부 신호가 수신되는 패드(PAD) 마다 MOS 트랜지스터, 다이오드, 또는 SCR(Silicon-Controlled Rectifier) 등과 같은 ESD 보호 회로를 내장한다.
도 1은 종래의 일 실시예에 따른 ESD 보호 회로의 회로도를 도시한다.
도시한 바와 같이, 종래의 일 실시예에 따른 ESD 보호 회로는 다수의 입/출력 패드(101~103); 도전성 라인(106)과 연결된 전원전압 패드(104); 도전성 라인(107)과 연결된 접지전압 패드(105); 및 도전성 라인(106)과 도전성 라인(107) 사이에 병렬로 연결된 다수의 ESD 보호부(110)와 클램프용 NMOS 트랜지스터(108); 를 구비한다. 여기서, 각각의 ESD 보호부(110)는 도전성 라인(106)과 노드 'A' 사이에 연결된 풀업용 PMOS 트랜지스터(111)와, 노드 'A'와 도전성 라인(107) 사이에 연결된 풀다운용 NMOS 트랜지스터(112)로 구성되며, 노드 'A'를 통하여 각각의 입/출력 패드(101~103)의 출력단에 연결된다.
도 1을 참조하여 ESD 보호 회로의 동작을 간단히 살펴보면, 다수의 ESD 보호부(110)와 클램프용 NMOS 트랜지스터(104)는 반도체 칩의 정상 동작시, 즉, 반도체 칩에 전원이 인가된 경우, 턴 오프 상태를 유지하여 정상적인 회로 동작에 영향을 주지 않는다. 그러나, 입/출력 패드(101~103), 전원전압 패드(104), 및 접지전압 패드(105) 간에 정전기가 발생하는 경우, 다수의 ESD 보호부(110)와 클램프용 NMOS 트랜지스터(104)는 턴 온되어 각 패드(101~105)로 ESD 경로를 제공한다.
이러한 종래의 ESD 보호 회로를 구현하는데 있어서, ESD 보호 회로에 사용되는 MOS 트랜지스터(111,112)들은 효과적인 ESD 내성 향상을 위하여 큰 폭(width)을 가져야 한다. 이에 따라, 종래의 ESD 보호 회로는 반도체 칩의 면적을 크게 차지하는 문제점이 있다.
아울러, 종래의 ESD 보호 회로는 다수의 ESD 보호부(110)가 각각 입/출력 패드(101~103)에 직접 연결되어 접합 캐패시턴스 성분을 발생시키며, 이러한 접합 캐패시턴스로 인하여 신호의 전달 속도 및 보전성(integrity)을 저하시키는 문제점이 있다.
이러한 문제점을 해결하기 위한 노력의 일환으로 종래에는 도 2와 같은 ESD 보호 회로를 사용하였다.
도 2는 종래의 다른 실시예에 따른 ESD 보호 회로의 회로도를 도시한다.
도시한 바와 같이, 종래의 다른 실시예에 따른 ESD 보호 회로는 도전성 라인(206)과 입/출력 패드(201~203), 접지전압 패드(204), 및 전원전압 패드(205) 사이에 병렬 연결된 다수의 공핍형 NMOS 트랜지스터(207)로 구성된다. 여기서, 각각의 공핍형(depletion-mode) NMOS 트랜지스터(207)의 게이트 단자는 바이어스 발생기(208)에 공통으로 연결되고, 각각의 드레인 단자는 입/출력 패드(201~203), 접지전압 패드(204), 또는 전원전압 패드(205)에 연결되며, 각각의 소오스 단자는 도전성 라인(206)에 연결된다.
도 2를 참조하여 종래의 다른 실시예에 따른 ESD 보호 회로의 동작을 간단히 살펴보면, 각각의 공핍형 NMOS 트랜지스터(207)는 반도체 칩에 전원이 인가되지 않은 경우, 턴 온 상태를 유지하여 모든 입/출력 패드(201~203), 접지전압 패드(204), 및 전원전압 패드(205)를 전기적으로 연결한다. 따라서, 입/출력 패드(201~203), 접지전압 패드(204), 및 전원전압 패드(205) 사이에 정전기가 발생하는 경우, 각각의 공핍형 NMOS 트랜지스터(207)는 각 패드(201~205)로 ESD 경로를 제공한다. 반면에, 칩의 정상 동작 시, 각각의 공핍형 NMOS 트랜지스터(207)는 바이어스 발생기(208)에서 인가된 네거티브 전압을 수신하여 턴 오프되고, 이에 따라, 각각의 공핍형 NMOS 트랜지스터(207)는 각 패드(201~205) 사이의 접속을 차단하여 정상적인 회로 동작에 영향을 주지 않는다.
이상에서 살펴본 바와 같이, 종래의 다른 실시예에 따른 ESD 보호 회로는 각 패드에 하나의 공핍형 NMOS 트랜지스터를 연결함으로써, 접합 캐패시턴스를 줄이는 동시에, 반도체 칩에서 차지하는 면적이 줄어드는 효과가 있다.
하지만, 종래의 다른 실시예에 따른 ESD 보호 회로는 각 패드로 정전기 방전시, 두 개의 공핍형 NMOS 트랜지스터를 거쳐야 하기 때문에 비효율적인 ESD 보호 성능을 가지는 문제점이 있다. 아울러, 종래의 다른 실시예에 따른 ESD 보호 회로는 공핍형 MOS 트랜지스터만을 사용하기 때문에, 제품 설계와 공정 환경에 따라 다양한 회로를 사용할 필요가 있을 시 제약 조건이 될 수 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재된 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 반도체 칩 사용 면적이 줄어들고, 다양한 제품 설계와 공정 환경에 대응할 수 있는 ESD 보호 회로를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해 본 발명의 일면에 따라, 다수의 입/출력 패드, 제 1 전압 패드, 및 제 2 전압 패드를 구비한 ESD 보호 회로가 제공되며: 이 회로는 상기 제 1 전압 패드에 연결된 전도성 라인; 상기 제 2 전압 패드와 전도성 라인 사이에 연결된 제 1 ESD 보호 수단; 및 상기 각각의 입/출력 패드와 상기 전도성 라인 사이에 연결된 제 2 ESD 보호 수단; 을 구비하며, 상기 제 2 ESD 보호 수단은 공핍형 MOS 트랜지스터인 것을 특징으로 한다.
상기 구성에서, 상기 제 1 전압 패드는 접지전압 패드이고, 상기 제 2 전압 패드는 전원전압 패드이며, 상기 공핍형 MOS 트랜지스터는 게이트 단자가 네거티브 전압 공급단에 연결된 공핍형 NMOS 트랜지스터인 것을 특징으로 한다.
상기 구성에서, 상기 제 1 전압 패드는 전원전압 패드이고, 상기 제 2 전압 패드는 접지전압 패드이며, 상기 공핍형 MOS 트랜지스터는 게이트 단자가 전원전압보다 높은 전압을 공급하는 고전압 공급단에 연결된 공핍형 PMOS 트랜지스터인 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 3은 본 발명의 일 실시예에 따른 ESD 보호 회로의 회로도를 도시한다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 ESD 보호 회로는 입/출력 패 드(301~303); 전원전압 패드(304) 및 접지전압 패드(305); 접지전압 패드(305)에 연결된 도전성 라인(306); 전원전압 패드(304)와 도전성 라인(306) 사이에 연결된 증가형(enchancement-mode) NMOS 트랜지스터(307); 및 도전성 라인(306)과 입/출력 패드(301~303) 사이에 각각 연결되며, 바이어스 발생기(309)의 전압 상태에 따라 턴 온 여부가 결정되는 다수의 공핍형 NMOS 트랜지스터(308); 로 구성된다.
여기서, 증가형 NMOS 트랜지스터(307)의 게이트 단자, 벌크 단자, 및 소오스 단자는 상호간의 접속노드를 통하여 도전성 라인(306)에 연결되고, 드레인 단자는 전원전압 패드(304)에 연결된다. 또한, 각각의 공핍형 NMOS 트랜지스터(308)의 게이트 단자는 바이어스 발생기(309)에 연결되고, 벌크 단자와 소오스 단자는 상호간의 접속노드를 통하여 도전성 라인(306)에 연결되며, 드레인 단자는 입/출력 패드(301~303)에 각각 연결된다.
참고로, 본 발명의 일 실시예에 따른 ESD 보호 회로는 증가형 NMOS 트랜지스터(307) 대신 바이폴라 트랜지스터, 다이오드, 또는 SCR 등과 함께 다양한 수동소자를 조합하여 사용할 수 있으나, 설명의 편의상 증가형 NMOS 트랜지스터(307)를 사용한 경우에 대해 설명하기로 한다.
이하, 도 3을 참조하여, 본 발명의 일 실시예에 따른 ESD 보호 회로의 동작을 살펴보기로 한다. 여기서, 본 발명의 일 실시예에 따른 ESD 보호 회로는 반도체 칩의 동작 여부에 따라 동작 특성을 달리한다.
먼저, 반도체 칩의 정상 동작시, 즉, 반도체 칩에 전원이 인가된 경우, 본 발명의 일 실시예에 따른 ESD 보호 회로는 증가형 NMOS 트랜지스터(307)와 각각의 공핍형 NMOS 트랜지스터(308)가 모두 턴 오프 상태에 있게 된다.
이를 상세히 설명하면, 반도체 칩에 전원이 인가된 경우, 증가형 NMOS 트랜지스터(307)는 게이트 단자를 통하여 접지전압(VSS)을 수신한다. 이에 따라, 증가형 NMOS 트랜지스터(307)는 게이트 단자와 소오스 단자 사이의 전압이 등전위를 유지하므로, 턴 오프되어 반도체 칩의 정상 동작에 영향을 주지 않는다.
아울러, 반도체 칩에 전원이 인가된 경우, 각각의 공핍형 NMOS 트랜지스터(308)는 바이어스 발생기(309)를 통해 네거티브 전압(약 -0.3V 이하)을 수신하여 턴 오프된다. 즉, 바이어스 발생기(309)는 반도체 칩에 전원이 인가된 것을 감지하여 네거티브 전압을 발생시킨다. 따라서, 각각의 공핍형 NMOS 트랜지스터(308)는 바이어스 발생기(309)에서 인가된 네거티브 전압을 수신하여 턴 오프되고, 이에 따라, 반도체 칩의 정상 동작에 어떠한 영향도 주지 않는다.
따라서, 본 발명의 일 실시예에 따른 ESD 보호 회로는 정상 동작 시, 증가형 NMOS 트랜지스터(307)와 각각의 공핍형 NMOS 트랜지스터(308)를 모두 턴 오프시켜 각 패드(301~305) 사이의 접속을 차단시키므로, 반도체 칩의 정상 동작이 가능하도록 한다.
다음, 반도체 칩에 전원이 인가되지 않은 상태에서 정전기가 발생할 경우, 본 발명의 일 실시예에 따른 ESD 보호 회로는 증가형 NMOS 트랜지스터(307)와 각각의 공핍형 NMOS 트랜지스터(308)를 모두 턴 온시킨다.
이를 자세히 살펴보면, 반도체 칩에 전원이 인가되지 않을 경우, 증가형 NMOS 트랜지스터(307)는 턴 오프 상태를 유지한다. 이때, 반도체 칩에 전원이 인 가되지 않은 상태에서 정전기가 발생할 경우, 증가형 NMOS 트랜지스터(307)는 턴 온되어 전원전압 패드(304)와 도전성 라인(306) 사이를 전기적으로 연결한다. 즉, 증가형 NMOS 트랜지스터(307)는 정전기가 발생할 경우, 드레인 단자와 소오스 단자 간의 전위차가 증가형 NMOS 트랜지스터(307)에 내재한 기생 NPN 바이폴라 트랜지스터 턴 온전압 이상이 된다. 따라서, 증가형 NMOS 트랜지스터(307)는 턴 온되어 정전기 방전 경로를 제공한다.
또한, 반도체 칩에 전원이 인가되지 않을 경우, 각각의 공핍형 NMOS 트랜지스터(308)는 턴 온 상태를 유지한다. 즉, 각각의 공핍형 NMOS 트랜지스터(308)의 게이트 단자에 연결된 바이어스 발생기(309)는 반도체 칩에 전원이 인가되지 않을 시, 각각의 공핍형 NMOS 트랜지스터(308)로 전압을 인가하지 않는다. 이에 따라, 각각의 공핍형 NMOS 트랜지스터(308)는 게이트 단자로 어떠한 전압도 수신하지 않으므로, 공핍형 MOS 트랜지스터 특성에 따라 턴 온 상태로 유지된다.
이러한 공핍형 NMOS 트랜지스터(308)의 턴 온 상태에서 각 패드(301~305) 간에 정전기가 발생한 경우, 각각의 공핍형 NMOS 트랜지스터(308)는 턴 온 상태를 유지하여 정전기 방전 경로를 제공한다. 다시 말해, 각각의 공핍형 NMOS 트랜지스터(308)는 반도체 칩에 전원이 인가되지 않은 상태에서 정전기가 발생할 경우, 각 입/출력 패드(301~303)와 도전성 라인(306) 사이를 전기적으로 연결하여 정전기 방전 경로를 제공한다.
도 4는 본 발명의 다른 실시예에 따른 ESD 보호 회로의 회로도를 도시한다.
도시한 바와 같이, 본 발명의 다른 실시예에 따른 ESD 보호 회로는 입/출력 패드(401~403); 접지전압 패드(404) 및 전원전압 패드(405); 전원전압 패드(405)에 연결된 도전성 라인(406); 접지전압 패드(404)와 도전성 라인(406) 사이에 연결된 증가형 NMOS 트랜지스터(407); 및 도전성 라인(406)과 입/출력 패드(401~403) 사이에 각각 연결되며, 바이어스 발생기(409)의 전압 상태에 따라 턴 온 여부가 결정되는 다수의 공핍형 PMOS 트랜지스터(408); 로 구성된다.
여기서, 증가형 NMOS 트랜지스터(407)의 게이트 단자, 벌크 단자, 및 소오스 단자는 상호간의 접속노드를 통하여 접지전압 패드(404)에 연결되고, 드레인 단자는 도전성 라인(406)에 연결된다. 또한, 각각의 공핍형 PMOS 트랜지스터(408)의 게이트 단자는 바이어스 발생기(409)에 연결되고, 벌크 단자와 소오스 단자는 상호간의 접속노드를 통하여 도전성 라인(406)에 연결되며, 드레인 단자는 입/출력 패드(401~403)에 각각 연결된다.
이하, 도 4를 참조하여, 본 발명의 다른 실시예에 따른 ESD 보호 회로의 동작을 살펴보기로 한다. 여기서, 본 발명의 다른 실시예에 따른 ESD 보호 회로는 반도체 칩의 동작 여부에 따라 동작 특성을 달리한다.
먼저, 반도체 칩의 정상 동작시, 즉, 반도체 칩에 전원이 인가된 경우, 본 발명의 다른 실시예에 따른 ESD 보호 회로는 증가형 NMOS 트랜지스터(407)와 각각의 공핍형 PMOS 트랜지스터(408)를 모두 턴 오프시킨다.
이를 상세히 설명하면, 반도체 칩에 전원이 인가된 경우, 증가형 NMOS 트랜지스터(407)는 게이트 단자와 소오스 단자가 상호간의 접속노드를 통하여 접지전압(VSS)에 연결되어 있어, 증가형 NMOS 트랜지스터(407)의 게이트 단자와 소오스 단 자 사이의 전압이 등전위를 유지하므로, 턴 오프되어 반도체 칩의 정상 동작에 영향을 주지 않는다.
아울러, 반도체 칩에 전원이 인가된 경우, 각각의 공핍형 PMOS 트랜지스터(408)는 바이어스 발생기(409)를 통해 포지티브 전압(약 +0.3V 이상)을 수신하여 턴 오프된다. 즉, 바이어스 발생기(409)는 반도체 칩에 전원이 인가된 것을 감지하여 포지티브 전압을 발생시킨다. 따라서, 각각의 공핍형 PMOS 트랜지스터(408)는 바이어스 발생기(409)에서 인가된 포지티브 전압을 수신하여 턴 오프되고, 이에 따라, 반도체 칩의 정상 동작에 어떠한 영향도 주지 않는다.
따라서, 본 발명의 일 실시예에 따른 ESD 보호 회로는 정상 동작 시, 증가형 NMOS 트랜지스터(407)와 각각의 공핍형 PMOS 트랜지스터(408)를 모두 턴 오프시켜 각 패드(401~405) 사이의 접속을 차단시키므로, 반도체 칩의 정상 동작이 가능하도록 한다.
다음, 반도체 칩에 전원이 인가되지 않은 상태에서 정전기가 발생할 경우, 본 발명의 다른 실시예에 따른 ESD 보호 회로는 증가형 NMOS 트랜지스터(407)와 각각의 공핍형 PMOS 트랜지스터(408)를 모두 턴 온시킨다.
이를 자세히 살펴보면, 반도체 칩에 전원이 인가되지 않을 경우, 증가형 NMOS 트랜지스터(407)는 턴 오프 상태를 유지한다. 이때, 반도체 칩에 전원이 인가되지 않은 상태에서 정전기가 발생할 경우, 증가형 NMOS 트랜지스터(407)는 턴 온되어 전원전압 패드(404)와 도전성 라인(406) 사이를 전기적으로 연결한다. 즉, 증가형 NMOS 트랜지스터(407)는 정전기가 발생할 경우, 드레인 단자와 소오스 단자 간의 전위차가 증가형 NMOS 트랜지스터(407)에 내재한 기생 NPN 바이폴라 트랜지스터 턴 온전압 이상이 된다. 따라서, 증가형 NMOS 트랜지스터(407)는 턴 온되어 정전기 방전 경로를 제공한다.
또한, 반도체 칩에 전원이 인가되지 않을 경우, 각각의 공핍형 PMOS 트랜지스터(408)는 턴 온 상태를 유지한다. 즉, 각각의 공핍형 PMOS 트랜지스터(408)의 게이트 단자에 연결된 바이어스 발생기(409)는 반도체 칩에 전원이 인가되지 않을 시, 각각의 공핍형 PMOS 트랜지스터(408)로 전압을 인가하지 않는다. 이에 따라, 각각의 공핍형 PMOS 트랜지스터(408)는 게이트 단자로 전압을 수신하지 않으므로, 공핍형 MOS 트랜지스터 특성에 따라 턴 온 상태로 유지된다.
이러한 공핍형 PMOS 트랜지스터(408)의 턴 온 상태에서 각 패드(401~405) 간에 정전기가 발생한 경우, 각각의 공핍형 PMOS 트랜지스터(408)는 턴 온 상태를 유지하여 정전기 방전 경로를 제공한다. 다시 말해, 각각의 공핍형 PMOS 트랜지스터(408)는 반도체 칩에 전원이 인가되지 않은 상태에서 정전기가 발생할 경우, 각 입/출력 패드(401~403)와 도전성 라인(406) 사이를 전기적으로 연결하여 정전기 방전 경로를 제공한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 ESD 보호 회로는 전원전압 패드 또는 접지전압 패드와 도전성 라인 사이에 증가형 NMOS 트랜지스터를 구비함으로써, 종래의 ESD 보호 회로보다 트랜지스터 수를 줄이는 효과가 있다. 이에 따라, 본 발명에 따른 ESD 보호 회로는 반도체 칩을 차지하는 면적이 줄어들고, 전원전압 패드에서 접지전압 패드로 정전기 방전 시, 하나의 트랜지스터를 거치므로, 정전기 방전이 보다 효율적인 효과가 있다.
아울러, 본 발명에 따른 ESD 보호 회로는 전원전압 패드 또는 접지전압 패드와 도전성 라인 사이에 증가형 MOS 트랜지스터, 바이폴라 트랜지스터, 다이오드, 또는 SCR 등과 함께 다양한 수동소자를 조합하여 사용함으로써, 공핍형 MOS 트랜지스터를 사용한 종래의 ESD 보호 회로보다 다양한 반도체 회로 설계 및 공정 환경에 대응할 수 있는 효과가 있다.
본 발명의 상기한 바와 같은 구성에 따라, 본 발명에 따른 ESD 보호 회로는 반도체 칩 사용 면적이 줄어들고, 다양한 반도체 회로 설계 및 공정 환경에 대응할 수 있는 효과가 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (3)

  1. 다수의 입/출력 패드, 제 1 전압 패드, 및 제 2 전압 패드를 구비한 ESD 보호 회로에 있어서,
    상기 제 1 전압 패드에 연결된 전도성 라인;
    상기 제 2 전압 패드와 전도성 라인 사이에 연결된 제 1 ESD 보호 수단; 및
    상기 각각의 입/출력 패드와 상기 전도성 라인 사이에 연결된 제 2 ESD 보호 수단; 을 구비하며,
    상기 제 2 ESD 보호 수단은 공핍형 MOS 트랜지스터인 것을 특징으로 하는 ESD 보호 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전압 패드는 접지전압 패드이고, 상기 제 2 전압 패드는 전원전압 패드이며, 상기 공핍형 MOS 트랜지스터는 게이트 단자가 네거티브 전압 공급단에 연결된 공핍형 NMOS 트랜지스터인 것을 특징으로 하는 ESD 보호 회로.
  3. 제 1 항에 있어서,
    상기 제 1 전압 패드는 전원전압 패드이고, 상기 제 2 전압 패드는 접지전압 패드이며, 상기 공핍형 MOS 트랜지스터는 게이트 단자가 전원전압보다 높은 전압을 공급하는 고전압 공급단에 연결된 공핍형 PMOS 트랜지스터인 것을 특징으로 하는 ESD 보호 회로.
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