KR101870995B1 - 반도체 집적회로의 ｅｓｄ 보호 회로 - Google Patents

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Abstract

(과제) 배터리가 역접속 되었을 때에, 대전류가 흘러 파괴되는 것을 방지시킬 수 있는 CDM의 ESD 보호 회로의 제공.
(해결 수단) CDM용 ESD 보호 회로의 OFF 트랜지스터(11, 13)에 직렬로, 기생 다이오드가 상기 OFF 트랜지스터의 기생 다이오드와 역방향이 되도록 트랜지스터 소자를 삽입하는 회로 구성으로 한다.

Description

반도체 집적회로의 ＥＳＤ 보호 회로 {ESD PROTECTION CIRCUIT OF SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 배터리가 잘못 양음 역접속되었을 때에도, 대전류가 흘러 파괴되지 않는 ESD 보호 소자에 관한 것이다.
종래의 반도체 집적회로(이하 IC라고 기재함)의 입력 회로는, 도 4에 나타낸 바와 같은 회로가 알려져 있었다(예를 들면, 특허 문헌 1 참조).
IC에는, 양전원 단자(121)와, 음전원 단자(122)와, 적어도 1개의 입력단자(120)가 있고, 양전원 단자(121)에는 배터리(101)의 플러스 단자가 접속되고, 음전원 단자(122)에는 배터리(101)의 마이너스 단자가 접속된다. 입력 단자(120)와 음전원 단자(122) 사이에는, 통상, 주가 되는 ESD 보호 회로(100)가, IC의 PAD의 근방에 배치되어 있다.
입력 단자(120)의 신호를 받는 내부 회로(예를 들면 인버터)(130)가 있고, 그 게이트를 ESD(정전기 파괴)로부터 보호하기 위한 CDM(Charged Device Model) 대책으로서, ESD 보호 회로(110)가 내부 회로(130)의 근처에 배치된다. ESD 보호 회로(110)는, Nch 트랜지스터(11)와 Pch 트랜지스터(13)와 저항(15)으로 이루어진다. Nch 트랜지스터(11)의 드레인과 Pch 트랜지스터(13)의 드레인이, 내부 회로(130)의 게이트에 접속되고, Nch 트랜지스터(11)의 게이트와 소스와 기판은, VSS에 접속되고, Pch 트랜지스터(13)의 게이트와 소스와 기판은, VDD에 접속되어 있다. Nch 트랜지스터(11)와 Pch 트랜지스터(13)는, OFF 상태(하이·임피던스 상태)로 되어 있으며, 통상의 동작 상태에서는, Nch 트랜지스터(11)와 Pch 트랜지스터(13)의 유무에, 내부 회로의 동작은 관계하지 않는다. 저항(15)은, ESD의 보호를 위해, 어떤 값(예를 들면 1kΩ 정도)의 저항을 의도적으로 삽입해도 상관없고, IC의 배선에 의해, 기생 저항으로서 달려 있는 것이어도 상관없다.
CDM에서, IC가 높은 전압으로 대전되어 있는 상태에서, 입력 단자(120)로부터 방전하는 경우, 내부 회로(130)의 기판측의 전하는, 기판이나, 주 ESD 보호 회로(100)를 통해, 빠르게 방전된다. 한편, 내부 회로(130)의 게이트의 전하는, 내부 회로(130)의 게이트와 양전원 단자(121) 및 음전원 단자(122) 사이에 설치된 OFF 트랜지스터(11, 13)가 브레이크·다운되고, 빠르게 방전된다. 따라서, 내부 회로의 게이트에 고전압이 걸리는 것을 막아, CDM에서의 파괴를 방지할 수 있다.
또한, 다이오드(11D와 13D)는, 각각, Nch 트랜지스터(11)와 Pch 트랜지스터(13)의 기생 다이오드를 나타내고 있다.
도 5에 IC의 레이아웃의 이미지도의 예를 나타냈다. VDD 단자에 접속되는 VDD PAD와, IN단자에 접속되는 IN PAD와, VSS 단자에 접속되는 VSS PAD의 3개의 PAD가 있고, IN PAD의 근방에 주가 되는 ESD 보호 회로(100)가 레이아웃 된다. IC의 내부에 내부 회로(130)가 레이아웃 되고, 그 근방에 CDM 대책용 ESD 보호 회로(110)가 레이아웃 된다.
도 5에서는, 3개의 PAD만으로 하고 있는데, 통상 IC에는, 보다 많은 PAD와, 회로가 포함된다.
특허 문헌 1:일본국 특허 공개 평 7－153846호 공보(제1 도면)
그러나, 종래의 보호 회로는, 배터리의 양음을 역으로 접속한 경우, ESD 보호 소자인 트랜지스터의 기생 다이오드가 순방향으로 바이어스되므로, 전류가 흘러 발열해 열화한다는 문제점이 있었다.
그래서, 본 발명의 목적은 종래의 이러한 문제점을 해결하여, 배터리가 역으로 접속되어도, 전류가 흐르지 않는 ESD 보호 회로를 제공하는 것을 목적으로 하고 있고
본 발명은, CDM용 ESD 보호 회로의 OFF 트랜지스터와 직렬로, 기생 다이오드가 OFF 트랜지스터의 기생 다이오드와 역방향이 되는 트랜지스터 소자를 삽입하는 회로 구성으로 함으로써, 상기 과제를 해결한 것이다.
본 발명은, 적어도 양의 전원 단자와, 음의 전원 단자와, 입력 단자와, 상기 입력 단자에 접속된 내부 회로를 구비한 반도체 집적회로에 설치된 ESD 보호 회로로서, 게이트와 소스와 기판이 각각 상기 음의 전원 단자에 접속된 Nch 트랜지스터와, 게이트가 상기 음의 전원 단자에 접속되고, 드레인이 상기 내부 회로의 게이트에 접속되고, 소스와 기판이 각각 상기 Nch 트랜지스터의 드레인에 접속되어 있는 제1의 Pch 트랜지스터를 가지며, 상기 제1의 Pch 트랜지스터의 상기 소스는, 상기 제1의 Pch 트랜지스터의 상기 소스와 상기 제1의 Pch 트랜지스터의 상기 드레인 사이에 상기 제1의 Pch 트랜지스터의 상기 드레인으로부터 상기 제1의 Pch 트랜지스터의 상기 소스로 순방향으로 기생 다이오드가 존재하도록 하는 P-N 정션을 갖는 것을 특징으로 하는 반도체 집적회로의 ESD 보호 회로를 제공한다. 본 발명은, 적어도 양의 전원 단자와, 음의 전원 단자와, 입력 단자와, 상기 입력 단자에 접속된 내부 회로를 구비한 반도체 집적회로에 설치된 ESD 보호 회로로서, 게이트와 소스와 기판이 각각 상기 음의 전원 단자에 접속된 Nch 트랜지스터와, 게이트가 상기 음의 전원 단자에 접속되고, 드레인이 상기 내부 회로의 게이트에 접속되고, 소스와 기판이 각각 상기 Nch 트랜지스터의 드레인에 접속되어 있는 제1의 Pch 트랜지스터와, ― 상기 제1의 Pch 트랜지스터의 상기 소스는, 상기 제1의 Pch 트랜지스터의 상기 소스와 상기 제1의 Pch 트랜지스터의 상기 드레인 사이에 상기 제1의 Pch 트랜지스터의 상기 드레인으로부터 상기 제1의 Pch 트랜지스터의 상기 소스로 순방향으로 기생 다이오드가 존재하도록 하는 P-N 정션을 가짐 ― 게이트가 상기 양의 전원 단자에 접속되고, 드레인이 상기 내부 회로의 게이트에 접속된 제2의 Pch 트랜지스터와, 게이트가 상기 내부 회로의 게이트에 접속되고, 드레인이 상기 양의 전원 단자에 접속되고, 소스와 기판이 각각 상기 제2의 Pch 트랜지스터의 소스와 기판에 접속된 제3의 Pch 트랜지스터를 가지며, 상기 제3의 Pch 트랜지스터의 상기 소스는, 상기 제3의 Pch 트랜지스터의 상기 소스와 상기 제3의 Pch 트랜지스터의 상기 드레인 사이에 상기 제3의 Pch 트랜지스터의 상기 드레인으로부터 상기 제3의 Pch 트랜지스터의 상기 소스로 순방향으로 기생 다이오드가 존재하도록 하는 P-N 정션을 갖는 것을 특징으로 하는 반도체 집적회로의 ESD 보호 회로를 제공한다. 본 발명은, 적어도 양의 전원 단자와, 음의 전원 단자와, 입력 단자와, 상기 입력 단자에 접속된 내부 회로를 구비한 반도체 집적회로에 설치된 ESD 보호 회로로서, 게이트와 소스와 기판이 상기 음의 전원 단자에 접속된 Nch 트랜지스터와, 게이트가 상기 음의 전원 단자에 접속되고, 드레인이 상기 내부 회로의 게이트에 접속되고, 소스와 기판이 각각 상기 Nch 트랜지스터의 드레인에 접속되어 있는 제1의 Pch 트랜지스터와, ― 상기 제1의 Pch 트랜지스터의 상기 소스는, 상기 제1의 Pch 트랜지스터의 상기 소스와 상기 제1의 Pch 트랜지스터의 상기 드레인 사이에 상기 제1의 Pch 트랜지스터의 상기 드레인으로부터 상기 제1의 Pch 트랜지스터의 상기 소스로 순방향으로 기생 다이오드가 존재하도록 하는 P-N 정션을 가짐 ― 게이트와 소스와 기판이 각각 상기 양의 전원 단자에 접속된 제2의 Pch 트랜지스터와, 게이트와 소스와 기판이 상기 내부 회로의 게이트에 접속되고, 드레인이 상기 제2의 Pch 트랜지스터의 드레인에 접속된 제3의 Pch 트랜지스터를 가지며, 상기 제3의 Pch 트랜지스터의 상기 소스는, 상기 제3의 Pch 트랜지스터의 상기 소스와 상기 제3의 Pch 트랜지스터의 상기 드레인 사이에 상기 제3의 Pch 트랜지스터의 상기 드레인으로부터 상기 제3의 Pch 트랜지스터의 상기 소스로 순방향으로 기생 다이오드가 존재하도록 하는 P-N 정션을 갖는 것을 특징으로 하는 반도체 집적회로의 ESD 보호 회로를 제공한다.
이상과 같은 본 발명의 ESD 보호 회로에 의하면, 배터리가 역접속되어도, IC에 대전류가 흐르는 것을 방지할 수 있다.
도 1은 본 발명의 제1의 실시예의 ESD 보호 회로이다.
도 2는 본 발명의 제1의 실시예의 ESD 보호 회로의 단면도이다.
도 3은 본 발명의 ESD 보호 회로의 제2의 실시예이다.
도 4는 종래의 ESD 보호 회로를 나타내는 도면이다.
도 5는 IC의 레이아웃의 이미지도이다.
본 발명을 실시하기 위한 형태에 대해서, 도면을 참조하여 설명한다.
[실시예 1]
도 1은, 본 발명의 ESD 보호 회로의 제1의 실시예를 나타낸 회로도이다. 본 발명의 ESD 보호 회로(110)는, Nch 트랜지스터(11)와, Pch 트랜지스터(12, 13, 14)와, 저항(15)으로 이루어진다. 저항(15)은, 종래와 동일하며, 의도적으로 삽입해도, 배선에 의한 기생 저항이어도 상관없다.
Nch 트랜지스터(11)는, 게이트와 소스와 기판이 VSS에 접속되고, 드레인이, Pch 트랜지스터(12)의 소스와 기판에 접속되어 있다. Pch 트랜지스터(12)는, 게이트가 VSS에 접속되고, 드레인이 내부 회로(130)의 게이트와 저항(15)과 Pch 트랜지스터(13)의 드레인과 Pch 트랜지스터(14)의 게이트에 접속되어 있다. Pch 트랜지스터(14)는, 드레인이 VDD에 접속되고, 소스와 기판이 Pch 트랜지스터(13)의 소스와 기판에 접속되어 있다. Pch 트랜지스터(13)는, 게이트가 VDD에 접속되고, 드레인이 내부 회로(130)의 게이트와 저항(15)과 Pch 트랜지스터(12)의 드레인과 Pch 트랜지스터(14)의 게이트에 접속되어 있다. 11D, 12D, 13D, 14 D는, 각각, Nch 트랜지스터(11)와, Pch 트랜지스터(12, 13, 14)의 기생 다이오드를 나타내고 있다.
종래의 ESD 보호 회로도 4와 비교하면, Nch 트랜지스터(11)와 Pch 트랜지스터(13)는, 종래와 같은 OFF 트랜지스터로서 기능하고, Pch 트랜지스터(12와 14)가 추가되어 있다.
다음에, 배터리를 정상적으로 접속한 경우와, 역으로 접속한 경우의 동작에 대해서 설명한다. 도 1은, 배터리를 정상적으로 접속한 상태를 나타내고 있다. 이 상태에서는, Nch 트랜지스터(11)와 Pch 트랜지스터(13)는, 종래와 동일하게 OFF 트랜지스터로서 기능하기 때문에, 하이·임피던스가 되어, Pch 트랜지스터(12와 14)가 추가되어도, 동작에 영향을 주지는 않는다.
다음에, CDM에서, IC가 높은 전압으로 대전되어 있는 상태에서, 입력 단자(120)로부터 방전되는 경우, 가령, VSS 단자에 대해, 내부 회로(130)의 게이트가 높은 전위가 되려고 해도, Pch 트랜지스터(12)가 ON됨으로써, Nch 트랜지스터(11)의 드레인에 내부 회로(130)의 게이트의 전압이 걸려, Nch 트랜지스터(11)가 OFF 트랜지스터로서 브레이크·다운됨으로써, 내부 회로(130)의 게이트와 VSS간에 높은 전압차는 걸리지 않는다. 한편, VSS 단자에 대해, 내부 회로(130)의 게이트가 낮은 전위가 되려고 해도, Nch 트랜지스터(11)의 기생 다이오드(11D)가 ON됨으로써, Pch 트랜지스터(12)의 소스에 대략 VSS의 전압이 걸려, Pch 트랜지스터(12)가 OFF 트랜지스터로서 브레이크·다운됨으로써, 내부 회로(130)의 게이트와 VSS간에 높은 전압차는 걸리지 않는다.
동일하게, VDD 단자에 대해, 내부 회로(130)의 게이트 전위가 높은 전위가 되려고 해도, Pch 트랜지스터(13)가 ON됨으로써, Pch 트랜지스터(14)의 소스와 기판에 VDD의 전압이 걸려, Pch 트랜지스터(14)가 OFF 트랜지스터로서 브레이크·다운됨으로써, 내부 회로(130)의 게이트와 VDD 사이에 높은 전압차는 걸리지 않는다. 한편, VDD 단자에 대해, 내부 회로(130)의 게이트가 낮은 전위가 되려고 해도, Pch 트랜지스터(14)가 ON되고, Pch 트랜지스터(13)의 드레인에 VDD의 전압이 걸려, Pch 트랜지스터(13)가 OFF 트랜지스터로서 브레이크·다운됨으로써, 내부 회로(130)의 게이트와 VDD 사이에 높은 전압차는 걸리지 않는다.
즉, CDM의 ESD 보호 회로로서 종래와 동일한 기능을 완수한다.
한편, 배터리를 역으로 접속한 경우, VDD와 VSS 사이에는, 다이오드가 순방향으로 접속되는 경로가 없으므로(반드시 역방향의 다이오드가 직렬이 된다), 종래와 같이 전류가 흐르지는 않는다. 또, 입력 단자(120)가, VDD 혹은 VSS에 접속되어 있어도, 입력 단자(120)와 VDD 사이 또는 VSS 사이에, 다이오드가 순방향으로 접속되는 경로가 없으므로(반드시 역방향의 다이오드가 직렬이 된다), 전류가 흐르지는 않는다.
도 2에, Nch 트랜지스터(11)와 Pch 트랜지스터(12, 13, 14)의 단면도를 나타냈다. 이들 트랜지스터는, 저항(15)을 통해 입력 단자(120)(IN)에 접속되지만, 여기에서는 저항(15)은 생략하고 있다. P기판 상에, 제1의 Nwel1과 제2의 Nwel1이 있고, 제1의 Nwel1 중에, Pch 트랜지스터(13, 14)가 제작되고, 제2의 Nwel1 중에, Pch 트랜지스터(12)가 제작된다.
상술한 바와 같이 Nch 트랜지스터(11)와 Pch 트랜지스터(12)는, VSS와 내부 회로(130)의 게이트 입력 사이에서, CDM에 대한 효과가 있으며, Pch 트랜지스터(13과 14)는, VDD와 내부 회로(130)의 게이트 입력 사이에서, CDM에 대한 효과가 있으므로, 내부 회로와 VDD 또는 VSS 사이의, 한쪽뿐이어도, CDM에 대한 효과가 있음은 명백하다.
[실시예 2]
도 3에, 본 발명의 ESD 보호 회로의 제2의 실시예를 나타냈다. 도 2와의 차이는, Pch 트랜지스터(13와 14)가, VDD와 내부 회로의 입력 게이트 사이에서, 바껴 있는 점이다. 즉, Pch 트랜지스터(13)의 게이트와 소스와 기판은, VDD에 접속되고, 드레인은, Pch 트랜지스터(14)의 드레인에 접속되고, Pch 트랜지스터(14)의 소스와 기판과 게이트는, Pch 트랜지스터(12)의 드레인, 저항(15) 및, 내부 회로(130)의 게이트에 접속되어 있다.
실시예 1과 동일하게, 배터리를 정상적으로 접속한 상태(도 3 상태)에서는, 트랜지스터(13, 14)는 OFF되어 있으므로(하이·임피던스 상태), 동작에 영향을 주지는 않는다.
다음에, CDM에서, IC가 높은 전압으로 대전되어 있는 상태에서, 입력 단자(120)로부터 방전되는 경우, 가령, VDD 단자에 대해, 내부 회로(130)의 게이트가 높은 전위가 되려고 해도, Pch 트랜지스터(13)의 기생 다이오드(13D)가 순방향이 되므로, Pch 트랜지스터(14)의 드레인에는, 거의 VDD와 같은 전압이 걸려, Pch 트랜지스터(14)가, OFF 트랜지스터로서 브레이크·다운됨으로써, 내부 회로(130)의 게이트와 VDD 사이에 높은 전압차는 걸리지 않는다. 한편, VDD 단자에 대해, 내부 회로(130)의 게이트가 낮은 전위가 되려고 해도, Pch 트랜지스터(14)의 기생 다이오드(14D)가 순방향이 되므로, Pch 트랜지스터(13)의 드레인에는, 대략 내부 회로(130)의 게이트와 같은 전압이 걸리고, Pch 트랜지스터(13)가, OFF 트랜지스터로서 브레이크·다운됨으로써, 내부 회로(130)의 게이트와 VDD 사이에 높은 전압차는 걸리지 않는다.
배터리를 역으로 접속한 경우에는 실시예 1과 동일하게, VDD와 VSS 사이에는, 다이오드가 순방향으로 접속되는 경로가 없으므로(반드시 역방향의 다이오드가 직렬이 된다), 전류가 흐르지는 않는다. 또, 입력 단자(120)가, VDD 혹은 VSS에 접속되어 있어도, 입력 단자(120)와 VDD 사이 또는 VSS 사이에, 다이오드가 순방향으로 접속되는 경로가 없으므로(반드시 역방향의 다이오드가 직렬이 된다), 전류가 흐르지는 않는다.
또, CDM용 ESD 보호 소자의 Nch 트랜지스터(11), Pch 트랜지스터(12, 13, 14)의 W길이(트랜지스터 폭)는, 내부 회로(130)의 게이트의 전하를 내보내는 것이 목적이며, 메인 ESD 보호 소자(100)의 W길이보다도 작아, 충분히 효과가 있으며, W=50μm 이하이어도 상관없다.
11:Nch 트랜지스터
11D:Nch 트랜지스터(11)의 기생 다이오드
12:Pch 트랜지스터
12D:Pch 트랜지스터(12)의 기생 다이오드
13:Pch 트랜지스터
13D:Pch 트랜지스터(12)의 기생 다이오드
14:Pch 트랜지스터
14D:Pch 트랜지스터(12)의 기생 다이오드
15:저항
100:주 ESD 보호 소자
110:CDM용 ESD 보호 소자
120:IN단자(입력)
121:VDD 단자
122:VSS 단자(GND)

Claims (6)

  1. 적어도 양의 전원 단자와, 음의 전원 단자와, 입력 단자와, 상기 입력 단자에 접속된 내부 회로를 구비한 반도체 집적회로에 설치된 ESD 보호 회로로서,
    게이트와 소스와 기판이 각각 상기 음의 전원 단자에 접속된 Nch 트랜지스터와,
    게이트가 상기 음의 전원 단자에 접속되고, 드레인이 상기 내부 회로의 게이트에 접속되고, 소스와 기판이 각각 상기 Nch 트랜지스터의 드레인에 접속되어 있는 제1의 Pch 트랜지스터를 가지며,
    상기 제1의 Pch 트랜지스터의 상기 소스는, 상기 제1의 Pch 트랜지스터의 상기 소스와 상기 제1의 Pch 트랜지스터의 상기 드레인 사이에 상기 제1의 Pch 트랜지스터의 상기 드레인으로부터 상기 제1의 Pch 트랜지스터의 상기 소스로 순방향으로 기생 다이오드가 존재하도록 하는 P-N 정션을 갖는 것을 특징으로 하는 반도체 집적회로의 ESD 보호 회로.
  2. 청구항 1에 있어서,
    상기 Nch 트랜지스터와 상기 제1의 Pch 트랜지스터의 폭이, 50μm 이하인 것을 특징으로 하는 반도체 집적회로의 ESD 보호 회로.
  3. 적어도 양의 전원 단자와, 음의 전원 단자와, 입력 단자와, 상기 입력 단자에 접속된 내부 회로를 구비한 반도체 집적회로에 설치된 ESD 보호 회로로서,
    게이트와 소스와 기판이 각각 상기 음의 전원 단자에 접속된 Nch 트랜지스터와,
    게이트가 상기 음의 전원 단자에 접속되고, 드레인이 상기 내부 회로의 게이트에 접속되고, 소스와 기판이 각각 상기 Nch 트랜지스터의 드레인에 접속되어 있는 제1의 Pch 트랜지스터와, ― 상기 제1의 Pch 트랜지스터의 상기 소스는, 상기 제1의 Pch 트랜지스터의 상기 소스와 상기 제1의 Pch 트랜지스터의 상기 드레인 사이에 상기 제1의 Pch 트랜지스터의 상기 드레인으로부터 상기 제1의 Pch 트랜지스터의 상기 소스로 순방향으로 기생 다이오드가 존재하도록 하는 P-N 정션을 가짐 ―
    게이트가 상기 양의 전원 단자에 접속되고, 드레인이 상기 내부 회로의 게이트에 접속된 제2의 Pch 트랜지스터와,
    게이트가 상기 내부 회로의 게이트에 접속되고, 드레인이 상기 양의 전원 단자에 접속되고, 소스와 기판이 각각 상기 제2의 Pch 트랜지스터의 소스와 기판에 접속된 제3의 Pch 트랜지스터를 가지며,
    상기 제3의 Pch 트랜지스터의 상기 소스는, 상기 제3의 Pch 트랜지스터의 상기 소스와 상기 제3의 Pch 트랜지스터의 상기 드레인 사이에 상기 제3의 Pch 트랜지스터의 상기 드레인으로부터 상기 제3의 Pch 트랜지스터의 상기 소스로 순방향으로 기생 다이오드가 존재하도록 하는 P-N 정션을 갖는 것을 특징으로 하는 반도체 집적회로의 ESD 보호 회로.
  4. 청구항 3에 있어서,
    상기 Nch 트랜지스터와 상기 제1의 Pch 트랜지스터의 폭이, 50μm 이하인 것을 특징으로 하는 반도체 집적회로의 ESD 보호 회로.
  5. 적어도 양의 전원 단자와, 음의 전원 단자와, 입력 단자와, 상기 입력 단자에 접속된 내부 회로를 구비한 반도체 집적회로에 설치된 ESD 보호 회로로서,
    게이트와 소스와 기판이 상기 음의 전원 단자에 접속된 Nch 트랜지스터와,
    게이트가 상기 음의 전원 단자에 접속되고, 드레인이 상기 내부 회로의 게이트에 접속되고, 소스와 기판이 각각 상기 Nch 트랜지스터의 드레인에 접속되어 있는 제1의 Pch 트랜지스터와, ― 상기 제1의 Pch 트랜지스터의 상기 소스는, 상기 제1의 Pch 트랜지스터의 상기 소스와 상기 제1의 Pch 트랜지스터의 상기 드레인 사이에 상기 제1의 Pch 트랜지스터의 상기 드레인으로부터 상기 제1의 Pch 트랜지스터의 상기 소스로 순방향으로 기생 다이오드가 존재하도록 하는 P-N 정션을 가짐 ―
    게이트와 소스와 기판이 각각 상기 양의 전원 단자에 접속된 제2의 Pch 트랜지스터와,
    게이트와 소스와 기판이 상기 내부 회로의 게이트에 접속되고, 드레인이 상기 제2의 Pch 트랜지스터의 드레인에 접속된 제3의 Pch 트랜지스터를 가지며,
    상기 제3의 Pch 트랜지스터의 상기 소스는, 상기 제3의 Pch 트랜지스터의 상기 소스와 상기 제3의 Pch 트랜지스터의 상기 드레인 사이에 상기 제3의 Pch 트랜지스터의 상기 드레인으로부터 상기 제3의 Pch 트랜지스터의 상기 소스로 순방향으로 기생 다이오드가 존재하도록 하는 P-N 정션을 갖는 것을 특징으로 하는 반도체 집적회로의 ESD 보호 회로.
  6. 청구항 5에 있어서,
    상기 Nch 트랜지스터와 상기 제1의 Pch 트랜지스터의 폭이, 50μm 이하인 것을 특징으로 하는 반도체 집적회로의 ESD 보호 회로.
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