JP6680102B2 - 半導体集積回路装置 - Google Patents

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Description

この発明は、半導体集積回路装置に関する。
従来、圧力センサをはじめとした物理量センサは、自動車用途（車載用途）として用いられている。この場合、物理量センサへ供給される電源電圧は、バッテリー直結による最大電圧（１２Ｖ系、２４Ｖ系または４８Ｖ系）ではなく、レギュレータを介してバッテリーの最大電圧を変換し安定化させた５Ｖ系を用いることが一般的である。しかしながら、組立時に上記電源系統の配線を取り違えてしまったり、レギュレータの故障により物理量センサ側に直接バッテリー電圧が印加されてしまうという事態が想定される。この対策として、物理量センサを過電圧から保護する過電圧保護機能が各種考案されている。
このような過電圧保護機能として、外部電源端子から供給された電圧を分圧する抵抗素子およびツェナーダイオードよりなる分圧手段と、この分圧手段の分圧点の電圧を入力とする信号発生手段と、信号発生手段の出力に応じて開閉するスイッチング手段と、を備えることが提案されている（例えば、下記特許文献１参照。）。
従来の過電圧保護回路の構成について説明する。図８は、従来の過電圧保護回路の回路構成を示す回路図である。図８は、下記特許文献１の図１に相当する。従来の過電圧保護回路２０１は、分圧手段２０２、信号発生手段２０３およびスイッチング手段２０４を備え、集積回路２０５を過電圧から保護する。分圧手段２０２は、第１の抵抗素子２２１およびツェナーダイオード２２２で構成された分圧抵抗である。符号２２３は、第１の抵抗素子２２１とツェナーダイオード２２２との接続点、すなわち分圧手段２０２の分圧点（出力点）である。
信号発生手段２０３は、第１のｐチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ。以下、ＰＤＭＯＳとする）２３１および第２の抵抗素子２３２を備える。スイッチング手段２０４は、第２のＰＤＭＯＳ２４１を備える。集積回路２０５は、内部電源端子２１３から供給される内部電源電圧Ｖｄｄを最大電圧とし、接地端子２１２に供給される接地電圧ＧＮＤを基準電圧として動作する。
この図８に示す過電圧保護回路２０１では、外部電源端子２１１に印加された電源電圧Ｖｃｃがツェナーダイオード２２２のブレークダウン電圧Ｖｒよりも低い場合には、分圧手段２０２から出力される電源電圧Ｖｃｃを分圧した電圧ｇａはおおよそ電源電圧Ｖｃｃとなる。電源電圧Ｖｃｃと電圧ｇａとの差の絶対値が小さいため、第１のＰＤＭＯＳ２３１のドレイン出力電圧はおおよそ接地電圧ＧＮＤとなり、第２のＰＤＭＯＳ２４１がオン状態となって内部電源端子２１３に電源電圧Ｖｃｃが供給される。
一方、電源電圧Ｖｃｃがブレークダウン電圧Ｖｒ以上になった場合、ツェナーダイオード２２２のブレークダウンが起こり、分圧手段２０２から出力される電圧ｇａはブレークダウン電圧Ｖｒにクランプされる。それによって、電源電圧Ｖｃｃと電圧ｇａ（＝Ｖｒ）との差の絶対値が大きくなり、第１のＰＤＭＯＳ２３１のドレイン出力電圧はおおよそ電源電圧Ｖｃｃとなる。したがって、第２のＰＤＭＯＳ２４１がオフ状態となって、内部電源端子２１３への電源電圧Ｖｃｃの供給が遮断される。
また、自動車用途の分野では、外部電源端子および接地端子に電圧源を配線接続する際に、電源配線と接地配線とを間違って逆に接続してしまう（いわゆる逆接続）という人的ミスによる故障モードも問題視されている。このため、この電圧源の逆接続時に保護対象の回路（集積回路またはその内部回路）を保護する保護機能も各種考案されている。
電圧源の逆接続に対する保護機能として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）集積回路の接地接続用の端子にｎｐｎトランジスタのコレクタを接続し、このｎｐｎトランジスタのエミッタを本来接地接続であるべき端子に接続し、ベースを抵抗を介して本来基準電位であるべき端子に接続することが提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、ＣＭＯＳ集積回路に電圧源が正しく接続された場合、本来基準電位であるべき端子からｎｐｎトランジスタにベース電流が供給されてｎｐｎトランジスタがオンし、ＣＭＯＳ集積回路への電圧供給が確立される。一方、ＣＭＯＳ集積回路に電圧源が逆接続された場合、本来基準電位であるべき端子からｎｐｎトランジスタにベース電流が供給されずにｎｐｎトランジスタがオフし、ＣＭＯＳ集積回路に電流が流れないため、ＣＭＯＳ集積回路が過電流（サージ電流）から保護される。
また、電圧源の逆接続に対する別の保護機能として、接地端子と接地配線ラインとの間に、これら接地端子と接地配線ラインとの間を電気的に接続・切断するためのスイッチ手段としてｎチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳとする）を接続することが提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、集積回路に電圧源が正しく接続された場合、スイッチ手段であるＮＭＯＳがオンして集積回路への電圧供給が確立される。一方、集積回路に電圧源が逆接続された場合、スイッチ手段であるＮＭＯＳがオフして集積回路への電圧供給経路が切断されるため、集積回路への電圧供給が確立されない。かつ、ＮＭＯＳの寄生ダイオードが逆バイアスされ、集積回路に順方向電流が流れないため、ＮＭＯＳのオフ状態が維持される。
また、電圧源の逆接続に対する別の保護機能として、電源端子と接地端子との間に、集積回路をＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）から保護する、ＭＯＳＦＥＴで構成された一般的なＥＳＤ保護素子を接続し、当該ＥＳＤ保護素子にさらに２つのｐチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳとする）を直列接続することが提案されている（例えば、下記特許文献４参照。）。下記特許文献４では、集積回路に電圧源が正しく接続された場合、ＥＳＤ保護素子に直列接続した２つのＰＭＯＳもＥＳＤ保護素子として機能する。一方、集積回路に電圧源が逆接続された場合、ＥＳＤ保護素子に直列接続した２つのＰＭＯＳの寄生ダイオードが逆バイアスされ、順方向電流が流れる経路が形成されない。これによって、電圧源の逆接続による電流がＥＳＤ保護素子に流れないため、ＥＳＤ保護素子が過電流から保護される。
また、電圧源の逆接続に対する別の保護機能として、電源入力端子に接続されたサージ吸収回路と、このサージ吸収回路の次段に設けられたＰＭＯＳと、このＰＭＯＳのソース・ゲート電極間に逆バイアス接続されたツェナーダイオードと、を備えることが提案されている（例えば、下記特許文献５参照。）。下記特許文献５では、集積回路に電圧源が正しく接続された場合、ＰＭＯＳがオンし、集積回路への電圧供給が確立される。集積回路内に供給される電圧は、ツェナーダイオードにより整流された電源電圧よりも低い電圧となる。一方、集積回路に電圧源が逆接続された場合、ＰＭＯＳがオフして集積回路に電流が供給されないため、集積回路が過電流から保護される。
また、電圧源の逆接続に対する別の保護機能として、電源端子および接地端子、内部電源ノードおよび内部接地ノードの間に、集積回路の電源端子および接地端子からの電圧でゲート駆動する２つのＮＭＯＳを配置することが提案されている（例えば、下記特許文献６参照。）。下記特許文献６では、集積回路に電圧源が正しく接続された場合、第１のＮＭＯＳがオンし、第２のＮＭＯＳがオフされることで、内部回路への電圧供給が確立される。一方、集積回路に電圧源が逆接続された場合、第１のＮＭＯＳがオフし、内部回路への電流経路が遮断されるため、内部回路が過電流から保護される。かつ、第２のＮＭＯＳがオンされることで、内部電源ノードおよび内部接地ノードの電圧がともに電圧源から供給される接地電位となり、内部回路の動作が停止する。
また、電圧源の逆接続に対する別の保護機能として、半導体基板に配置されたバイポーラ集積回路に電圧源が逆接続されたときに半導体基板内に流れる電流を、当該バイポーラ集積回路のｐ+型ベース領域の抵抗成分で抑制することが提案されている（例えば、下記特許文献７参照。）。下記特許文献７には、拡散抵抗であるｐ+型ベース領域に代えて、ポリシリコン（ｐｏｌｙ−Ｓｉ）抵抗を用いてもよいことが開示されている。
特開２００３−３０３８９０号公報 特開平１０−２８９９５６号公報 特開２００２−０９５１５９号公報 特許第５６０３２７７号公報 特許第２８０４３３３号公報 特開２０１４−０８２９２２号公報 特開昭６３−２５５９５６号公報
しかしながら、上記特許文献１は、過電圧保護機能についての技術であり、電圧源の逆接続時には、スイッチング手段であるＭＯＳＦＥＴがオンしてしまうため、集積回路へ供給される電流を遮断することができない。また、信号発生手段を構成するＭＯＳＦＥＴにも、電圧源の逆接続による電流を遮断することができない経路が生じる。このため、電圧源の逆接続時に集積回路を保護することができず、電圧源の逆接続に対する保護回路を外付けする等の追加の対応策が必要である。
上記特許文献２〜５，７は、電圧源の逆接続に対する保護機能についての技術であり、電圧源の逆接続に対する保護機能と、過電圧保護機能と、を両立したものではない。このため、過電圧保護機能を付加するには、追加の保護回路が必要とある。また、上記特許文献２では、電圧源の逆接続に対する保護機能であるｎｐｎトランジスタを作製するために、一般的なＣＭＯＳ製造プロセスに加えて追加工程が必要であり、製造コストの増大を招くという問題がある。
上記特許文献６では、チップ面積（チップサイズ）を変えずに、電源端子からの電源電圧でゲート駆動する第１のＮＭＯＳの定常時のオン抵抗を低くすることが難しい。また、集積回路に電圧源が逆接続される逆接続時、接地端子からの電源電圧でゲート駆動する第２のＮＭＯＳのスイッチング速度が遅い場合、内部回路に入ったサージ電流を遮断しきれずに、内部電源ノードから内部回路にサージ電流が入力されてしまう虞がある。
この発明は、上述した従来技術による問題点を解消するため、過電圧に対する保護機能と、電圧源の逆接続に対する保護機能と、を備えた半導体集積回路装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路装置は、外部電源端子、接地端子、内部電源端子、分圧手段、信号発生手段およびスイッチング手段を備え、次の特徴を有する。前記外部電源端子は、外部から電源電圧が供給される。前記接地端子は、外部から接地電圧が供給される。前記内部電源端子は、外部から供給される前記電源電圧を保護対象である集積回路に供給する。前記分圧手段は、前記外部電源端子と前記接地端子との間に接続されている。前記分圧手段は、前記外部電源端子から供給される電圧を分圧する。前記信号発生手段は、前記外部電源端子と前記接地端子との間に接続され、前記分圧手段の分圧点の電圧に応じて、前記電源電圧または前記接地電圧のいずれか一方の電圧を出力する。前記信号発生手段は、前記分圧点と接続されるゲート端子を入力端子とし、かつドレイン端子を出力端子とする第１の絶縁ゲート型電界効果トランジスタのドレイン端子に、第１の抵抗素子の一端を接続することによって当該第１の絶縁ゲート型電界効果トランジスタと直列に接続された直列接続体よりなるインバータ回路を備える。前記スイッチング手段は、前記外部電源端子と前記接地端子との間に接続され、ドレイン端子が前記内部電源端子に接続され、かつゲート端子が前記第１の絶縁ゲート型電界効果トランジスタのドレイン端子と前記第１の抵抗素子の一端との第１の接続点に接続された第２の絶縁ゲート型電界効果トランジスタを備える。前記スイッチング手段は、前記信号発生手段の出力に応じてスイッチングする。そして、前記信号発生手段は、さらに、ドレイン端子が前記外部電源端子に接続され、ソース端子が前記第１の絶縁ゲート型電界効果トランジスタのソース端子に接続され、かつゲート端子が前記分圧点に接続された第３の絶縁ゲート型電界効果トランジスタを備える。前記スイッチング手段は、さらに、ドレイン端子が前記外部電源端子に接続され、ソース端子が前記第２の絶縁ゲート型電界効果トランジスタのソース端子に接続され、かつゲート端子が前記第１の接続点に接続された第４の絶縁ゲート型電界効果トランジスタを備える。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第３の絶縁ゲート型電界効果トランジスタは、エンハンスメント型のｐチャネル型の絶縁ゲート型電界効果トランジスタであることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第４の絶縁ゲート型電界効果トランジスタは、エンハンスメント型のｐチャネル型の絶縁ゲート型電界効果トランジスタであることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第３の絶縁ゲート型電界効果トランジスタは、デプレッション型のｐチャネル型の絶縁ゲート型電界効果トランジスタであることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第４の絶縁ゲート型電界効果トランジスタは、デプレッション型のｐチャネル型の絶縁ゲート型電界効果トランジスタであることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第４の絶縁ゲート型電界効果トランジスタのゲート閾値電圧は、前記外部電源端子に外部から前記接地電圧が供給され、かつ前記接地端子に外部から前記電源電圧が供給されたときに、ゲート端子にかかる電圧がソース端子にかかる電圧よりも高くなるように設定されることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第１の絶縁ゲート型電界効果トランジスタおよび前記第２の絶縁ゲート型電界効果トランジスタは、エンハンスメント型のｐチャネル型絶縁ゲート型電界効果トランジスタであることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記分圧手段は、第２の抵抗素子にツェナーダイオードが直列に接続された直列接続体からなる。前記ツェナーダイオードのブレークダウン電圧は前記集積回路の最大定格電圧以下であることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記集積回路は、複数の絶縁ゲート型電界効果トランジスタで構成されることを特徴とする。
また、この発明にかかる半導体集積回路装置は、上述した発明において、前記分圧手段、前記信号発生手段および前記スイッチング手段は前記集積回路と同一半導体基板上に配置されていることを特徴とする。
上述した発明によれば、過電圧印加時には、分圧手段の分圧点の電圧をツェナーダイオードのブレークダウン電圧にクランプし第２の絶縁ゲート型電界効果トランジスタをオフして、過電圧が保護対象である集積回路に供給されるのを遮断する。かつ、電圧源が逆接続されたときには、第３，４の絶縁ゲート型電界効果トランジスタの寄生ダイオードが逆バイアスされ、第３，４の絶縁ゲート型電界効果トランジスタの寄生ダイオードを通る経路に電流が流れることを阻止することができ、保護対象である集積回路に大電流が流れることを抑制することができる。
本発明にかかる半導体集積回路装置によれば、過電圧に対する保護機能と、電圧源の逆接続に対する保護機能と、を備えた半導体集積回路装置を提供することができるという効果を奏する。
実施の形態にかかる半導体集積回路装置の回路構成を示す回路図である。 図１の保護回路の定常時の状態を示す説明図である。 図１の保護回路の過電圧印加時の状態を示す説明図である。 図１の保護回路の電圧源の逆接続時の電流経路を示す説明図である。 図１の保護回路の一部の断面構造を示す断面図である。 図５のＰＭＯＳおよびＰＤＭＯＳのチャネル部の状態を示す図表である。 図５のＰＭＯＳおよびＰＤＭＯＳの電圧源の逆接続時の電流経路を示す説明図である。 従来の過電圧保護回路の回路構成を示す回路図である。
以下に添付図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる半導体集積回路装置の回路構成について説明する。図１は、実施の形態にかかる半導体集積回路装置の回路構成を示す回路図である。図１に示す半導体集積回路装置は、保護回路１と、保護回路１の保護対象である集積回路５と、を同一の半導体基板上に備える。保護回路１は、分圧手段２、信号発生手段３およびスイッチング手段４を備える。
保護回路１は、過電圧から集積回路５を保護するとともに、電圧源の逆接続時に集積回路５に電流が流れるのを阻止する機能を有する。集積回路５は、外部電源端子１１に印加された電源電圧Ｖｃｃに基づいて内部電源端子１３から供給される内部電源電圧Ｖｄｄを最大電圧とし、接地端子１２に供給される接地電圧ＧＮＤを基準電圧として動作する例えばＣＭＯＳ集積回路である。
電圧源の逆接続とは、集積回路５の外部電源端子１１および接地端子１２に間違った極性で外部の電圧源（不図示）が接続されてしまうこと、すなわち、外部電源端子１１および接地端子１２にそれぞれ電圧源の負極および正極が接続されてしまうことである。外部電源端子１１および接地端子１２に電圧源が正しく接続された場合、外部電源端子１１および接地端子１２にはそれぞれ電圧源の正極および負極が接続される。
分圧手段２は、第１の抵抗素子２１および第１のツェナーダイオード２２で構成される。分圧手段２は、外部電源端子１１に印加される電源電圧Ｖｃｃを分圧する分圧抵抗である。第１の抵抗素子２１の一端は外部電源端子１１に接続され、他端は第１のツェナーダイオード２２のカソード端子に接続されている。第１のツェナーダイオード２２のアノード端子は、接地端子１２に接続されている。第１のツェナーダイオード２２の代わりに抵抗素子を用いることもできる。
信号発生手段３は、ｐチャネル型ＭＯＳＦＥＴ（以下、第１のＰＭＯＳ（第３の絶縁ゲート型電界効果トランジスタ）とする）３１、ｐチャネル型高耐圧ＭＯＳＦＥＴ（以下、第１のＰＤＭＯＳ（第１の絶縁ゲート型電界効果トランジスタ）とする）３２、および第２の抵抗素子３３と、を備える。第１のＰＭＯＳ３１は、第１のＰＤＭＯＳ３２よりも高電位側に配置されている。第１のＰＤＭＯＳ３２および第２の抵抗素子３３はインバータ回路を構成する。
第１のＰＤＭＯＳ３２は、外部電源端子１１に印加される電源電圧Ｖｃｃが過電圧であった際に保護対象を保護するために高耐圧とすることが望ましい。例えば、本発明の半導体集積回路装置を自動車に用いる場合、外部電源端子１１に正常時に印加される所定の電源電圧Ｖｃｃが５Ｖとすると、第１のＰＤＭＯＳ３２は、外部電源端子１１に誤ってバッテリー電源電圧１２Ｖが印加されても降伏しないような素子耐圧を有していることが望ましい。
具体的には、第１のＰＭＯＳ３１のドレイン端子Ｄは、外部電源端子１１に接続されている。第１のＰＭＯＳ３１のゲート端子Ｇは、第３の抵抗素子６を介して第１のツェナーダイオード２２のカソード端子、すなわち分圧手段２の分圧点（出力点）２３に接続されている。また、第１のＰＤＭＯＳ３１のゲート端子Ｇは、第２のツェナーダイオード７を介して、第１のＰＭＯＳ３１のソース端子Ｓにも接続されている。また、第１のＰＭＯＳ３１のソース端子Ｓは、第１のＰＤＭＯＳ３２のソース端子Ｓに接続されている。
第１のＰＭＯＳ３１は、電圧源の逆接続時に電流が流れることを阻止する機能を有する。第１のＰＤＭＯＳ３２は、過電圧から集積回路５を保護する機能を有する。また、第１のＰＭＯＳ３１および第１のＰＤＭＯＳ３２は、外部電源端子１１から入ったサージ電流を吸収し、当該サージ電流から集積回路５を保護する機能を有する。
第１のＰＭＯＳ３１は、エンハンスメント（ノーマリーオフ）型またはデプレッション（ノーマリーオン）型のいずれであってもよい。例えば、過電圧印加時に第１のＰＤＭＯＳ３２を確実にオン・オフさせたい場合、電圧源の逆接続時に第１のＰＭＯＳ３１を確実にオフさせたい場合、第２の抵抗素子３３を低抵抗としてチップ面積を小さくする場合等には、第１のＰＭＯＳ３１をエンハンスメント型として高抵抗化することが好ましい。一方、第２の抵抗素子３３を高抵抗（例えば１００ｋΩ程度）とする場合には、第１のＰＭＯＳ３１はエンハンスメントであっても、デプレッション型であってもよい。
第１のＰＭＯＳ３１をデプレッション型とした場合、チップ面積を広げることなく、定常時に第１のＰＭＯＳ３１を通る電流の経路の抵抗値を低減させることができ、製品全体の精度をより向上させることができる。また、第１のＰＭＯＳ３１をデプレッション型とした場合、第２の抵抗素子３３の抵抗値は、第１のＰＤＭＯＳ３２のオン抵抗（例えば１ｋΩ程度）よりも高くする（例えば数百ｋΩ程度）ことが好ましい。これにより、電圧源の逆接続時に第１のＰＭＯＳ３１を通る経路での電流を、第１のＰＭＯＳ３１だけでなく、第２の抵抗素子３３を用いて低減させる（絞る）ことができる。
第１のＰＤＭＯＳ３２のドレイン端子Ｄは、第２の抵抗素子３３の一端に接続されている。第１のＰＤＭＯＳ３２のゲート端子Ｇは、第３の抵抗素子６を介して第１のツェナーダイオード２２のカソード端子に接続されている。また、第１のＰＤＭＯＳ３２のゲート端子Ｇは、第２のツェナーダイオード７を介して、第１のＰＤＭＯＳ３２のソース端子Ｓにも接続されている。第２の抵抗素子３３の他端は、接地端子１２に接続されている。第１のＰＤＭＯＳ３２のゲート閾値電圧は、第１のＰＭＯＳ３１のゲート閾値電圧と等しい。第１のＰＤＭＯＳ３２は、エンハンスメント型である。
第３の抵抗素子６は、過電圧印加時に、第１のＰＭＯＳ３１、第２のツェナーダイオード７および第１のツェナーダイオード２２の経路で流れる電流を抑制する機能を有する。第３の抵抗素子６の抵抗値は、例えば数十ｋΩ程度であってもよい。第２のツェナーダイオード７は、カソード端子側を第１のＰＭＯＳ３１および第１のＰＤＭＯＳ３２のソース端子Ｓ側にして、第１のＰＭＯＳ３１および第１のＰＤＭＯＳ３２のソース端子Ｓとゲート端子Ｇとの間に接続されている。第２のツェナーダイオード７は、外部電源端子１１から入ったサージ電流を低減させて、当該サージ電流から第１のＰＭＯＳ３１および第１のＰＤＭＯＳ３２を保護する機能を有する。
スイッチング手段４は、ｐチャネル型ＭＯＳＦＥＴ（以下、第２のＰＭＯＳ（第２の絶縁ゲート型電界効果トランジスタ）とする）４１、および、ｐチャネル型高耐圧ＭＯＳＦＥＴ（以下、第２のＰＤＭＯＳ（第４の絶縁ゲート型電界効果トランジスタ）とする）４２を備える。第２のＰＤＭＯＳ４２は、第１のＰＤＭＯＳ３２と同様に高耐圧とすることが望ましい。
第２のＰＭＯＳ４１のドレイン端子Ｄは、外部電源端子１１に接続されている。第２のＰＭＯＳ４１のゲート端子Ｇは、第４の抵抗素子８を介して第１のＰＤＭＯＳ３２のドレイン端子Ｄと第２の抵抗素子３３との接続点３４に接続されている。また、第２のＰＭＯＳ４１のゲート端子Ｇは第３のツェナーダイオード９を介して第２のＰＭＯＳ４１のソース端子Ｓにも接続されている。また、第２のＰＭＯＳ４１のソース端子Ｓは、第２のＰＤＭＯＳ４２のソース端子Ｓに接続されている。
第２のＰＭＯＳ４１は、電圧源の逆接続時に電流が流れることを阻止する機能を有する。第２のＰＤＭＯＳ４２は、過電圧から集積回路５を保護する機能を有する。また、第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２は、外部電源端子１１から入ったサージ電流を吸収し、当該サージ電流から集積回路５を保護する機能を有する。
第２のＰＭＯＳ４１は、エンハンスメント型またはデプレッション型のいずれであってもよいが、好ましくはデプレッション型であるのがよい。第２のＰＭＯＳ４１をデプレッション型とすることで、チップ面積を広げることなく、定常時に第２のＰＭＯＳ４１を通る電流Ｉｄｄ（図２参照）の経路の抵抗値を低減させることができ、製品全体の精度を向上させることができる。
特に、この定常時に第２のＰＭＯＳ４１を通る電流Ｉｄｄは、外部電源端子１１から第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２を経て内部電源端子１３に供給され、集積回路５の駆動能力にかかわり、かつ電流値が大きい。このため、定常時に第２のＰＭＯＳ４１を通る電流Ｉｄｄの経路の抵抗値を低減させることは、製品全体の精度向上に大きく寄与する。
また、第２のＰＭＯＳ４１をデプレッション型とした場合、第２のＰＭＯＳ４１のゲート閾値電圧は、電圧源の逆接続時に、ゲート端子Ｇにかかる電圧がソース端子Ｓにかかる電圧よりも高くなるように設定される。好ましくは、第２のＰＭＯＳ４１のゲート閾値電圧は、第２のＰＭＯＳ４１の寄生ダイオード６４の順方向電圧と第４のツェナーダイオード１０の順方向電圧とを加算した電圧値よりも低くすることがよい。これにより、電圧源の逆接続時に、第２のＰＭＯＳ４１をほぼオフ状態にすることができる。
第２のＰＤＭＯＳ４２のドレイン端子Ｄは、内部電源端子１３に接続されている。第２のＰＤＭＯＳ４２のゲート端子Ｇは、第４の抵抗素子８を介して、第１のＰＤＭＯＳ３２のドレイン端子Ｄと第２の抵抗素子３３との接続点３４に接続されている。また、第２のＰＤＯＭＳ４２のゲート端子Ｇは、第３のツェナーダイオード９を介して第２のＰＤＭＯＳ４２のソース端子Ｓにも接続されている。第２のＰＤＭＯＳ４２のゲート閾値電圧は、第２のＰＭＯＳ４１のゲート閾値電圧と等しい。第２のＰＤＭＯＳ４２は、エンハンスメント型である。
第４の抵抗素子８は、過電圧印加時に、第２のＰＭＯＳ４１、第３のツェナーダイオード９および第２の抵抗素子３３の経路で流れる電流を抑制する機能を有する。第４の抵抗素子８の抵抗値は、例えば数十ｋΩ程度であってもよい。第３のツェナーダイオード９は、カソード端子側を第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２のソース端子Ｓ側にして、第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２のソース端子Ｓとゲート端子Ｇとの間に接続されている。第３のツェナーダイオード９は、外部電源端子１１から入ったサージ電流を低減させて、当該サージ電流から第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２を保護する機能を有する。
内部電源端子１３と接地端子１２との間には、集積回路５が接続されている。第４のツェナーダイオード１０のカソード端子は、第２のＰＤＭＯＳ４２のドレイン端子Ｄと内部電源端子１３との接続点（第１の接続点）４３に接続されている。第４のツェナーダイオード１０のアノード端子は、接地端子１２に接続されている。外部電源端子１１から入ったサージ電流を第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２で吸収しきれなかったとしても、集積回路５に並列に接続した第４のツェナーダイオード１０で低減させることができる。このため、集積回路５にサージ電流が入ることを抑制することができる。
次に、保護回路１（図１参照）の動作について、エンハンスメント型の第１のＰＭＯＳ３１および第２のＰＭＯＳ４１を用いた場合を例に説明する。
まず、保護回路１の定常時の動作について説明する。図２は、図１の保護回路の定常時の状態を示す説明図である。定常時とは、電圧源が正しく接続されており、かつ外部電源端子１１に印加された電源電圧Ｖｃｃが第１のツェナーダイオード２２のブレークダウン電圧Ｖｒと第１のＰＤＭＯＳ３２のゲート閾値電圧Ｖｔｈとを合計した電圧未満の場合である（Ｖｃｃ＜Ｖｒ＋Ｖｔｈ）。第１のツェナーダイオード２２のブレークダウン電圧Ｖｒは、集積回路５の最大定格電圧以下である。
図２に示すように、定常時、第１のツェナーダイオード２２のブレークダウンが起こっていないため、分圧手段２の分圧点２３から出力される電源電圧Ｖｃｃを分圧した電圧（分圧手段２の分圧点２３の電圧）Ｖｇａはおおよそ電源電圧Ｖｃｃとなる（Ｖｇａ≒Ｖｃｃ）。すなわち、第１のＰＭＯＳ３１および第１のＰＤＭＯＳ３２のゲート電圧（≒Ｖｇａ）がおおよそ電源電圧Ｖｃｃとなり、第１のＰＭＯＳ３１および第１のＰＤＭＯＳ３２はオフ状態を維持する。
第１のＰＭＯＳ３１および第１のＰＤＭＯＳ３２がオフしていることで、第１のＰＤＭＯＳ３２のドレイン端子Ｄと第２の抵抗素子３３との接続点３４の電圧Ｖｇｂはおおよそ接地電圧ＧＮＤとなる（Ｖｇｂ≒ＧＮＤ）。すなわち、第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２のゲート電圧（≒Ｖｇｂ）はおおよそ接地電圧ＧＮＤとなり、第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２がオンする。
第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２がオンしていることで、内部電源端子１３から内部電源電圧Ｖｄｄが集積回路５へ供給される。内部電源端子１３の内部電源電圧Ｖｄｄは、下記（１）式であらわされる。下記（１）式において、Ｒｏｎ１およびＲｏｎ２は、それぞれ第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２のオン抵抗である。Ｉｄｄは、定常時に外部電源端子１１から第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２を通って内部電源端子１３に供給される電流である。
Ｖｄｄ＝Ｖｃｃ−（Ｒｏｎ１＋Ｒｏｎ２）×Ｉｄｄ ・・・（１）
次に、保護回路１の過電圧印加時の動作について説明する。図３は、図１の保護回路の過電圧印加時の状態を示す説明図である。過電圧印加時とは、定常時の状態から、外部電源端子１１から印加される電源電圧Ｖｃｃが第１のツェナーダイオード２２のブレークダウン電圧Ｖｒを越える状態になった場合である。図３に示すように、過電圧印加時、外部電源端子１１に印加された電源電圧Ｖｃｃが第１のツェナーダイオード２２のブレークダウン電圧Ｖｒを超えると、第１のツェナーダイオード２２のブレークダウンが起こる。
第１のツェナーダイオード２２のブレークダウンによって、分圧手段２の分圧点２３の電圧Ｖｇａが第１のツェナーダイオード２２のブレークダウン電圧Ｖｒにクランプされ、電源電圧Ｖｃｃと分圧手段２の分圧点２３の電圧Ｖｇａ（≒Ｖｒ）との差の絶対値が大きくなる。さらに電源電圧Ｖｃｃが上昇し、第１のツェナーダイオード２２のブレークダウン電圧Ｖｒと第１のＰＤＭＯＳ３２のゲート閾値電圧Ｖｔｈとを合計した電圧値（過電圧閾値電圧）以上になると（Ｖｃｃ≧Ｖｒ＋Ｖｔｈ）、第１のＰＭＯＳ３１および第１のＰＤＭＯＳ３２がオフ状態からオン状態に遷移する。
第１のＰＭＯＳ３１および第１のＰＤＭＯＳ３２がオンしたことによって、第１のＰＤＭＯＳ３２のドレイン端子Ｄと第２の抵抗素子３３との接続点３４の電圧Ｖｇｂがおおよそ電源電圧Ｖｃｃとなる（Ｖｇｂ≒Ｖｃｃ）。これによって、第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２がオン状態からオフ状態に遷移する。第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２がオフしたことで、内部電源端子１３の電源電圧Ｖｃｃの電位を低下させることができるため、集積回路５が過電圧から保護される。
次に、電圧源の逆接続時の保護回路１の動作について説明する。図４は、図１の保護回路の電圧源の逆接続時の電流経路を示す説明図である。図４に示すように、外部電源端子１１および接地端子１２に電圧源が逆接続された場合、外部電源端子１１に接地電圧ＧＮＤが印加され、接地端子１２に電源電圧Ｖｃｃが印加される。このとき、ゲート端子にかかる電圧がソース端子にかかる電圧よりも高くなるため、第１のＰＭＯＳ３１、第１のＰＤＭＯＳ３２、第２のＰＭＯＳ４１、第２のＰＤＭＯＳ４２はオフ状態となる。この電圧源の逆接続時、次の第１〜７経路５１ａ，５１ｂ，５２ａ，５２ｂ，５３ａ，５４ａ，５５ａで電流が流れる可能性がある。
第１〜７経路５１ａ，５１ｂ，５２ａ，５２ｂ，５３ａ，５４ａ，５５ａは、接地端子１２に接続された第１〜５ノード５１〜５５ごとに分けた場合の電流経路である。第１ノード５１は、接地端子１２と第１のツェナーダイオード２２のアノード端子との接続点である。第２ノード５２は、接地端子１２と第２の抵抗素子３３との接続点である。第３ノード５３は、接地端子１２と第４のツェナーダイオード１０との接続点である。第４ノード５４は、接地端子１２と集積回路５の内部接地端子（不図示）との接続点である。第５ノード５５は、接地端子１２と、後述するｐ-型半導体基板７０の寄生ダイオード６５のアノード（第２のＰＤＭＯＳ４２のドレイン電極１００）と、の接続点である（図５参照）。
第１経路５１ａは、接地端子１２から第１のツェナーダイオード２２および第１の抵抗素子２１を経て外部電源端子１１に至る電流経路である。第２経路５１ｂは、接地端子１２から第１のツェナーダイオード２２、第３の抵抗素子６、第２のツェナーダイオード７を経て第１のＰＭＯＳ３１の寄生ダイオード（ボディーダイオード）６１に至る電流経路である。第３経路５２ａは、接地端子１２から第２の抵抗素子３３および第１のＰＤＭＯＳ３２の寄生ダイオード（ボディーダイオード）６２を経て第１のＰＭＯＳ３１の寄生ダイオード６１に至る電流経路である。第４経路５２ｂは、接地端子１２から第２の抵抗素子３３、第４の抵抗素子８および第３のツェナーダイオード９を経て第２のＰＭＯＳ４１の寄生ダイオード（ボディーダイオード）６３に至る電流経路である。第５経路５３ａは、接地端子１２から第４のツェナーダイオード１０および第２のＰＤＭＯＳ４２の寄生ダイオード（ボディーダイオード）６４を経て第２のＰＭＯＳ４１の寄生ダイオード６３に至る電流経路である。第６経路５４ａは、接地端子１２から内部接地端子、集積回路５、内部電源端子１３および第２のＰＤＭＯＳ４２の寄生ダイオード６４を経て第２のＰＭＯＳ４１の寄生ダイオード６３に至る電流経路である。第７経路５５ａは、接地端子１２からｐ-型半導体基板７０の寄生ダイオード６５を経て第２のＰＭＯＳ４１の寄生ダイオード６３に至る電流経路である。
電圧源の逆接続時に第１経路５１ａを流れる電流は、第１の抵抗素子２１をｐ-型半導体基板７０に寄生経路の生じないポリシリコン抵抗とし、かつ第１の抵抗素子２１の抵抗値を十分に大きくすることで問題の生じない程度に抑制可能である。第１の抵抗素子２１の抵抗値は、例えば、電圧源の逆接続時に第１経路５１ａに流れる電流をエレクトロマイグレーション等による破壊等が生じない程度に大きくする。具体的には、第１の抵抗素子２１の抵抗値は、例えば数十ｋΩ以上程度であってもよい。
電圧源の逆接続時に第１経路５１ａ以外の経路においては、第１のＰＭＯＳ３１の寄生ダイオード６１または第２のＰＭＯＳ４１の寄生ダイオード６３で電流を阻止することができる。具体的には、電圧源の逆接続時、外部電源端子１１に接続された第１のＰＭＯＳ３１の寄生ダイオード６１が逆バイアスされるため、第２，３経路５１ｂ，５２ａで電流が阻止される。外部電源端子１１に接続された第２のＰＭＯＳ４１の寄生ダイオード６３が逆バイアスされるため、第４〜７経路５２ｂ，５３ａ，５４ａ，５５ａで電流が阻止される。
また、デプレッション型の第１のＰＭＯＳ３１および第２のＰＭＯＳ４１を用いた場合の保護回路１の定常時および過電圧印加時の各動作は、第１のＰＭＯＳ３１および第２のＰＭＯＳ４１がオン状態を維持していることを除いて、上述したエンハンスメント型の第１のＰＭＯＳ３１および第２のＰＭＯＳ４１を用いた場合と同様である。デプレッション型の第１のＰＭＯＳ３１および第２のＰＭＯＳ４１を用いた場合、電圧源の逆接続時にゲート端子にかかる電圧がソース端子にかかる電圧よりも高くなるように第１，２のＰＭＯＳ３１，４１のゲート閾値電圧を調整する。これによって、保護回路１の電圧源の逆接続時の動作を、上述したエンハンスメント型の第１のＰＭＯＳ３１および第２のＰＭＯＳ４１を用いた場合と同じにすることができる。
具体的には、定常時、上述したように第１のＰＭＯＳ３１および第１のＰＤＭＯＳ３２のゲート電圧（≒Ｖｇａ）がおおよそ電源電圧Ｖｃｃとなる。このため、第１のＰＭＯＳ３１は通常のオン状態よりもオフに近いオン状態（通常反転状態よりも高抵抗化した状態）となり、第１のＰＤＭＯＳ３２はオフ状態を維持する。第１のＰＤＭＯＳ３２がオフしていることで、上述したように第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２のゲート電圧（≒Ｖｇｂ）がおおよそ接地電圧ＧＮＤとなる。これによって、第２のＰＭＯＳ４１は常時オン状態に遷移し、第２のＰＤＭＯＳ４２がオンする。第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２がオンしていることで、上述したように外部接続端子１１の電源電圧Ｖｃｃが内部電源端子１３へ供給され、内部電源端子１３から内部電源電圧Ｖｄｄが集積回路５へ供給される。
過電圧印加時、電源電圧Ｖｃｃが第１のツェナーダイオード２２のブレークダウン電圧Ｖｒと第１のＰＤＭＯＳ３２のゲート閾値電圧Ｖｔｈとを合計した電圧値以上になると（Ｖｃｃ≧Ｖｒ＋Ｖｔｈ）、第１のＰＭＯＳ３１はオフに近いオン状態から通常のオン状態になり、第１のＰＤＭＯＳ３２はオフ状態からオン状態に遷移する。第１のＰＭＯＳ３１および第１のＰＤＭＯＳ３２がオンしているため、上述したように第１のＰＤＭＯＳ３２のドレイン端子Ｄと第２の抵抗素子３３との接続点３４の電圧Ｖｇｂがおおよそ電源電圧Ｖｃｃとなる（Ｖｇｂ≒Ｖｃｃ）。これによって、第２のＰＭＯＳ４１は通常のオン状態よりもオフに近いオン状態に遷移し、第２のＰＤＭＯＳ４２はオン状態からオフ状態に遷移する。第２のＰＤＭＯＳ４２がオフしていることで、内部電源端子１３の電源電圧Ｖｃｃの電位を低下させることができ、集積回路５を過電圧から保護することができる。
電圧源の逆接続時、第１，２のＰＭＯＳ３１，４１のゲート端子にかかる電圧はおおよそ接地端子１２にかかる電圧となる。第１のＰＭＯＳ３１のソース端子にかかる電圧は、接地端子１２の電位から第１のＰＤＭＯＳ３２の寄生ダイオード６２の電圧降下（例えばシリコン基板を用いた場合０．６Ｖ）を減算した電圧となる。例えば接地端子１２にかかる電圧が５Ｖである場合、第１のＰＭＯＳ３１のゲート端子には５Ｖの電圧がかかり、ソース端子にはおおよそ４．４Ｖ（≒５Ｖ−０．６Ｖ）の電圧がかかる。ゲート端子にかかる電圧がソース端子にかかる電圧よりも高くなるため、第１のＰＭＯＳ３１はオフに近いオン状態となり、第１のＰＭＯＳ３１の寄生ダイオード６１が逆バイアスされる。これによって、上記第２，３経路５１ｂ，５２ａでの電流を低減させることができる。第２の抵抗素子３３の高抵抗とすることで、さらに上記第２，３経路５１ｂ，５２ａでの電流を抑制することができる。第２のＰＭＯＳ４１のソース端子にかかる電圧は、接地端子１２の電位から第４のツェナーダイオード１０および第２のＰＤＭＯＳ４２の寄生ダイオード６４の電圧降下を減算した電圧となる。具体的には、例えば接地端子１２にかかる電圧が５Ｖである場合、第２のＰＭＯＳ４１のゲート端子には５Ｖの電圧がかかり、ソース端子にはおおよそ３．８Ｖ（≒５Ｖ−１．２Ｖ）の電圧がかかる。ゲート端子にかかる電圧がソース端子にかかる電圧よりも十分に高いため、第２のＰＭＯＳ４１はほぼオフ状態となり、第２のＰＭＯＳ４１の寄生ダイオード６３が逆バイアスされる。これによって、上述した第４〜７経路５２ｂ，５３ａ，５４ａ，５５ａで電流をほぼ阻止することができる。
次に、保護回路１の断面構造について説明する。図５は、図１の保護回路の一部の断面構造を示す断面図である。図５には、第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２の断面構造を示す。第１のＰＭＯＳ３１と第１のＰＤＭＯＳ３２の断面構造は、それぞれ第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２と同じである。図示省略するが、第１のＰＭＯＳ３１、第１のＰＤＭＯＳ３２、第１〜４の抵抗素子２１，３３，６，８および第１〜４のツェナーダイオード２２，７，９，１０は、第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２と同一のｐ-型半導体基板７０に配置される。
図５に示すように、ｐ-型半導体基板７０のおもて面の表面層には、ｐ型ウェル領域７１が選択的に設けられている。ｐ型ウェル領域７１の内部（基板おもて面側の表面領域）には、ｐ+型コンタクト領域７２が選択的に設けられている。コンタクト電極７３は、ｐ+型コンタクト領域７２に接する。また、コンタクト電極７３は、接地端子１２に電気的に接続されている。ｐ-型半導体基板７０には、定常時に、ｐ型ウェル領域７１およびｐ+型コンタクト領域７２を介してコンタクト電極（以下、ＧＮＤコンタクト電極とする）７３から接地電圧ＧＮＤの電位が供給される。
また、ｐ-型半導体基板７０のおもて面の表面層には、ｐ型ウェル領域７１と離して、ｎ-型ウェル領域７４が選択的に設けられている。ｎ-型ウェル領域７４の拡散深さは、例えば、ｐ型ウェル領域７１の拡散深さよりも深い。裏面側のｐ-型領域７０ａとｎ-型ウェル領域７４との間のｐｎ接合で、上述したｐ-型半導体基板７０の寄生ダイオード６５が形成される。裏面側のｐ-型領域７０ａとは、ｐ-型半導体基板７０の、ｐ型ウェル領域７１およびｎ-型ウェル領域７４よりも基板おもて面から深い部分に、これらの領域が形成されないことでｐ型領域として残っている部分である。
ｎ-型ウェル領域７４には、第２のＰＭＯＳ４１が配置されている。具体的には、ｎ-型ウェル領域７４の内部の、基板おもて面側の部分に、ｎ型ボディ領域（バックゲート）８１が選択的に設けられている。ｎ型ボディ領域８１の内部には、ｎ+型コンタクト領域８２、ｐ+型ソース領域８３およびｐ+型ドレイン領域８４がそれぞれ選択的に設けられている。ｎ型ボディ領域８１の、ｐ+型ソース領域８３およびｐ+型ドレイン領域８４に挟まれた部分の表面上には、ゲート絶縁膜８５を介して例えばポリシリコンからなるゲート電極８６が設けられている。これらｎ型ボディ領域８１、ｎ+型コンタクト領域８２、ｐ+型ソース領域８３、ｐ+型ドレイン領域８４、ゲート絶縁膜８５およびゲート電極８６で第２のＰＭＯＳ４１のＭＯＳゲート構造が構成される。
第２のＰＭＯＳ４１は、チャネル部８１ａに注入するイオン種およびチャネル部８１ａの不純物濃度でエンハンスメント型またはデプレッション型に制御可能であり、エンハンスメント型とデプレッション型とで断面構造上の違いは基本的にはない。第２のＰＭＯＳ４１のチャネル部８１ａとは、ｎ型ボディ領域８１の、ゲート電極８６直下の部分（ゲート絶縁膜８５を挟んで深さ方向にゲート電極８６と対向する部分）である。第２のＰＭＯＳ４１のコンタクト電極８７、ソース電極８８およびドレイン電極８９は、それぞれｎ+型コンタクト領域８２、ｐ+型ソース領域８３およびｐ+型ドレイン領域８４に接する。ｐ+型ドレイン領域８４とｎ型ボディ領域８１との間のｐｎ接合で、第２のＰＭＯＳ４１の寄生ダイオード６３が形成される。
また、ｎ-型ウェル領域７４には、第２のＰＤＭＯＳ４２が配置されている。具体的には、ｎ-型ウェル領域７４の内部の、基板おもて面側の部分に、第２のＰＭＯＳ４１のｎ型ボディ領域８１と離して、第２のＰＤＭＯＳ４２のｎ型ボディ領域（バックゲート）９１およびｐ型オフセット領域９４がそれぞれ選択的に設けられている。ｎ型ボディ領域９１の内部には、ｎ+型コンタクト領域９２およびｐ+型ソース領域９３がそれぞれ選択的に設けられている。ｐ型オフセット領域９４の表面の一部には、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）などの厚い局部酸化膜７５が選択的に設けられている。
ｐ型オフセット領域９４の内部において、局部酸化膜７５を挟んでｐ+型ソース領域９３の反対側にｐ+型ドレイン領域９５が選択的に設けられている。ｎ型ボディ領域９１の、ｐ+型ソース領域９３とｐ型オフセット領域９４とに挟まれた部分の表面には、ゲート絶縁膜９６を介して例えばポリシリコンからなるゲート電極９７が設けられている。ゲート電極９７は、ｐ+型ソース領域９３とｐ+型ドレイン領域９５との間に設けられた局部酸化膜７５上に延在していてもよい。これらｎ型ボディ領域９１、ｎ+型コンタクト領域９２、ｐ+型ソース領域９３、ｐ型オフセット領域９４、ｐ+型ドレイン領域９５、ゲート絶縁膜９６およびゲート電極９７で第２のＰＤＭＯＳ４２のＭＯＳゲート構造が構成される。
第２のＰＤＭＯＳ４２は、チャネル部９１ａに注入するイオン種およびチャネル部８１ａの不純物濃度でエンハンスメント型に制御されている。第２のＰＤＭＯＳ４２のチャネル部９１ａとは、ｎ型ボディ領域９１の、ゲート電極９７直下の部分（ゲート絶縁膜９６を挟んで深さ方向にゲート電極９７と対向する部分）である。第２のＰＤＭＯＳ４２のコンタクト電極９８、ソース電極９９およびドレイン電極１００は、それぞれｎ+型コンタクト領域９２、ｐ+型ソース領域９３およびｐ+型ドレイン領域９５に接する。ｐ型オフセット領域９４とｎ-型ウェル領域７４との間のｐｎ接合で、第２のＰＤＭＯＳ４２の寄生ダイオード６４が形成される。
第３のツェナーダイオード９のアノード領域に、第２のＰＭＯＳ４１のゲート電極８６、第２のＰＤＭＯＳ４２のゲート電極９７および第４の抵抗素子８が電気的に接続される。第３のツェナーダイオード９のカソード領域に、第２のＰＭＯＳ４１のコンタクト電極８７およびソース電極８８と、第２のＰＤＭＯＳ４２のコンタクト電極９８およびソース電極９９と、が電気的に接続される。外部電源端子１１に、第２のＰＭＯＳ４１のドレイン電極８９が電気的に接続される。内部電源端子１３に、第２のＰＤＭＯＳ４２のドレイン電極１００が電気的に接続される。
第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２の各領域は、集積回路５を構成するＭＯＳＦＥＴの各領域の導電型、不純物濃度および拡散深さの同じ領域と同時に形成可能である。このため、第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２の各領域は、それぞれを形成するための専用マスクおよびイオン注入等の工程を追加することなく形成可能である。したがって、実質的には専用マスクや工程を追加せずに第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２が作製可能であるため、ＣＭＯＳ集積回路である集積回路５の作製と同時に保護回路１が作製される。
次に、第２のＰＭＯＳ４１および第２のＰＤＭＯＳ４２の定常時、過電圧印加時および電圧源の逆接続時におけるチャネル部８１ａ，９１ａの状態について、図５，６を参照して説明する。図６は、図５のＰＭＯＳおよびＰＤＭＯＳのチャネル部の状態を示す図表である。第２のＰＭＯＳ４１がエンハンスメント型である場合、第２のＰＭＯＳ４１のチャネル部８１ａは、定常時にオン（反転状態）となり、過電圧印加時にオフ（非反転状態）となり、電圧源の逆接続時にオフ（非反転状態）となる。
第２のＰＭＯＳ４１がデプレッション型である場合、第２のＰＭＯＳ４１のチャネル部８１ａは、定常時にオン（反転状態）となり、過電圧印加時に通常のオン状態よりもオフに近いオン状態（弱反転状態）となる。電圧源の逆接続時には、前記したとおり、第２のＰＭＯＳ４１のゲート端子Ｇには５Ｖの電圧がかかり、ソース端子Ｓにはおおよそ３．８Ｖ（≒５Ｖ−１．２Ｖ）の電圧がかかる。よって、第２のＰＭＯＳ４１のチャネル部８１ａは、ゲート閾値電圧値が−１．２Ｖ以上０Ｖ以下である場合にオフ（非反転状態）となり、ゲート閾値電圧値が−１．２Ｖ未満である場合に通常のオン状態よりもオフに近いオン状態（弱反転状態）となる。
第２のＰＤＭＯＳ４２はエンハンスメント型である。第２のＰＤＭＯＳ４２のチャネル部９１ａは、定常時にオン（反転状態）となり、過電圧印加時にオフ（非反転状態）となり、電圧源の逆接続時にオフ（非反転状態）となる。
次に、電圧源の逆接続時に電流が流れる可能性のある上記第４〜７経路５２ｂ，５３ａ，５４ａ，５５ａ（図４参照）の、ｐ-型半導体基板７０の内部における通過領域について説明する。図７は、図５のＰＭＯＳおよびＰＤＭＯＳの電圧源の逆接続時の電流経路を示す説明図である。電圧源の逆接続時に電流が流れる可能性のある上記第４〜７経路５２ｂ，５３ａ，５４ａ，５５ａのいずれの経路であっても、最終的には、外部電源端子１１に接続された第２のＰＭＯＳ４１のドレイン電極８９に至る。
具体的には、第４経路５２ｂにおいては、第４の抵抗素子８、第３のツェナーダイオード９、第２のＰＭＯＳ４１のコンタクト電極８７およびｎ+型コンタクト領域８２を経由して、ｎ型ボディ領域８１からｐ+型ドレイン領域８４へ電流が流れ込もうとする。または、第４経路５２ｂにおいては、第４の抵抗素子８、第３のツェナーダイオード９、第２のＰＭＯＳ４１のソース電極８８およびｐ+型ソース領域８３を経由して、ｎ型ボディ領域８１からｐ+型ドレイン領域８４へ電流が流れ込もうとする。
第５経路５３ａにおいては、第４のツェナーダイオード１０（図４参照）、第２のＰＤＭＯＳ４２のドレイン電極１００、ｐ+型ドレイン領域９５および寄生ダイオード６４を経由して、ｎ型ボディ領域８１からｐ+型ドレイン領域８４へ電流が流れ込もうとする。第６経路５４ａにおいては、集積回路５、内部電源端子１３（図４参照）、第２のＰＤＭＯＳ４２のドレイン電極１００、ｐ+型ドレイン領域９５および寄生ダイオード６４を経由して、ｎ型ボディ領域８１からｐ+型ドレイン領域８４へ電流が流れ込もうとする。
第７経路５５ａを流れる電流は、ＧＮＤコンタクト電極７３、ｐ+型コンタクト領域７２、ｐ型ウェル領域７１およびｐ-型半導体基板７０の寄生ダイオード６５を経由して、ｎ型ボディ領域８１からｐ+型ドレイン領域８４へ電流が流れ込もうとする。電圧源の逆接続時、第２のＰＭＯＳ４１のドレイン電極８９に接するｐ+型ドレイン領域８４は接地電圧ＧＮＤの電位に固定されるため、ｎ型ボディ領域８１との間のｐｎ接合で形成される第２のＰＭＯＳ４１の寄生ダイオード６３は逆バイアス状態になる。このため、上述したように第４〜７経路５２ｂ，５３ａ，５４ａ，５５ａを流れる電流が阻止される。
以上、説明したように、実施の形態によれば、信号発生手段のＰＤＭＯＳの外部電源端子側およびスイッチング手段のＰＤＭＯＳの外部電源端子側にそれぞれ、電圧源の逆接続時に寄生ダイオードが逆バイアスされるＰＭＯＳを接続する。これによって、過電圧印加時には、分圧手段の分圧点の電圧をツェナーダイオードのブレークダウン電圧にクランプし、スイッチング手段のＰＤＭＯＳをオフして、過電圧が保護対象である集積回路に供給されるのを遮断する。かつ、電圧源が逆接続されたときには、ＰＭＯＳの寄生ダイオードが逆バイアスされ、ＰＭＯＳの寄生ダイオードを通る経路に電流が流れることを阻止することができ、保護対象である集積回路に大電流が流れることを抑制することができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、本発明は、導電型を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体集積回路装置は、自動車などに使用される半導体装置に有用であり、特に圧力センサをはじめとした物理量センサを備えた半導体装置に適している。
１ 保護回路
２ 分圧手段
３ 信号発生手段
４ スイッチング手段
５ 集積回路
６，８，２１，３３ 抵抗素子
７，９，１０，２２ ツェナーダイオード
１１ 外部電源端子
１２ 接地端子
１３ 内部電源端子
２３ 分圧手段の分圧点
３１ 第１のＰＭＯＳ
３２ 第１のＰＤＭＯＳ
３４ 第１のＰＤＭＯＳのドレイン端子と第２の抵抗素子との接続点
４１ 第２のＰＭＯＳ
４２ 第２のＰＤＭＯＳ
４３ 第２のＰＤＭＯＳのドレイン端子と内部電源端子との接続点
５１〜５５ ノード
５１ａ， ５１ｂ， ５２ａ，５２ｂ， ５３ａ， ５４ａ， ５５ａ 電圧源の逆接続時に形成される可能性のある電流経路
６１〜６５ 寄生ダイオード
７０ ｐ-型半導体基板
７０ａ 基板裏面側のｐ-型領域
７１ ｐ型ウェル領域
７２ ｐ+型コンタクト領域
７３，８７，９８ コンタクト電極
７４ ｎ-型ウェル領域
７５ 局部酸化膜
８１，９１ ｎ型ボディ領域
８１ａ，９１ａ チャネル部
８２，９２ ｎ+型コンタクト領域
８３，９３ ｐ+型ソース領域
８４，９５ ｐ+型ドレイン領域
８５，９６ ゲート絶縁膜
８６，９７ ゲート電極
８８，９９ ソース電極
８９，１００ ドレイン電極
９４ ｐ型オフセット領域
Ｂ バックゲート端子
Ｄ ドレイン端子
Ｇ ゲート端子
ＧＮＤ 接地電圧
Ｉｄｄ 定常時に流れる電流
Ｓ ソース端子
Ｖｃｃ 電源電圧
Ｖｄｄ 内部電源電圧
Ｖｇａ 分圧手段の分圧点の電圧（第１のＰＭＯＳおよび第１のＰＤＭＯＳのゲート電圧）
Ｖｇｂ 第１のＰＤＭＯＳのドレイン端子と第２の抵抗素子との接続点の電圧（第２のＰＭＯＳおよび第２のＰＤＭＯＳのゲート電圧）
Ｖｒ 分圧手段のツェナーダイオードのブレークダウン電圧
Ｖｔｈ 第１のＰＤＭＯＳのゲート閾値電圧

Claims (10)

  1. 定常時に外部から電源電圧が供給される外部電源端子と、
    定常時に外部から接地電圧が供給される接地端子と、
    定常時に外部から供給される前記電源電圧を保護対象である集積回路に供給する内部電源端子と、
    前記外部電源端子と前記接地端子との間に接続され、かつ前記外部電源端子から供給される電圧を分圧する分圧手段と、
    前記外部電源端子と前記接地端子との間に接続され、かつ前記分圧手段の分圧点の電圧に応じて、前記電源電圧または前記接地電圧のいずれか一方の電圧を出力する、前記分圧点と接続されるゲート端子を入力端子とし、かつドレイン端子を出力端子とする第１の絶縁ゲート型電界効果トランジスタのドレイン端子に、第１の抵抗素子の一端を接続することによって当該第１の絶縁ゲート型電界効果トランジスタと直列に接続された直列接続体よりなるインバータ回路を備えた信号発生手段と、
    前記外部電源端子と前記接地端子との間に接続され、ドレイン端子が前記内部電源端子に接続され、かつゲート端子が前記第１の絶縁ゲート型電界効果トランジスタのドレイン端子と前記第１の抵抗素子の一端との第１の接続点に接続された第２の絶縁ゲート型電界効果トランジスタを備え、前記信号発生手段の出力に応じてスイッチングするスイッチング手段と、
    を具備し、
    前記信号発生手段は、さらに、ドレイン端子が前記外部電源端子に接続され、ソース端子が前記第１の絶縁ゲート型電界効果トランジスタのソース端子に接続され、かつゲート端子が前記分圧点に接続された第３の絶縁ゲート型電界効果トランジスタを備え、
    前記スイッチング手段は、さらに、ドレイン端子が前記外部電源端子に接続され、ソース端子が前記第２の絶縁ゲート型電界効果トランジスタのソース端子に接続され、かつゲート端子が前記第１の接続点に接続された第４の絶縁ゲート型電界効果トランジスタを備えることを特徴とする半導体集積回路装置。
  2. 前記第３の絶縁ゲート型電界効果トランジスタは、エンハンスメント型のｐチャネル型の絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記第４の絶縁ゲート型電界効果トランジスタは、エンハンスメント型のｐチャネル型の絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１または２に記載の半導体集積回路装置。
  4. 前記第３の絶縁ゲート型電界効果トランジスタは、デプレッション型のｐチャネル型の絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１に記載の半導体集積回路装置。
  5. 前記第４の絶縁ゲート型電界効果トランジスタは、デプレッション型のｐチャネル型の絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１または２に記載の半導体集積回路装置。
  6. 前記第４の絶縁ゲート型電界効果トランジスタのゲート閾値電圧は、前記外部電源端子に外部から前記接地電圧が供給され、かつ前記接地端子に外部から前記電源電圧が供給されたときに、ゲート端子にかかる電圧がソース端子にかかる電圧よりも高くなるように設定されることを特徴とする請求項４または５に記載の半導体集積回路装置。
  7. 前記第１の絶縁ゲート型電界効果トランジスタおよび前記第２の絶縁ゲート型電界効果トランジスタは、エンハンスメント型のｐチャネル型絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１〜６のいずれか一つに記載の半導体集積回路装置。
  8. 前記分圧手段は、第２の抵抗素子にツェナーダイオードが直列に接続された直列接続体からなり、
    前記ツェナーダイオードのブレークダウン電圧は、前記集積回路の最大定格電圧以下であることを特徴とする請求項１〜７のいずれか一つに記載の半導体集積回路装置。
  9. 前記集積回路は、複数の絶縁ゲート型電界効果トランジスタで構成されることを特徴とする請求項１〜８のいずれか一つに記載の半導体集積回路装置。
  10. 前記分圧手段、前記信号発生手段および前記スイッチング手段は前記集積回路と同一半導体基板上に配置されていることを特徴とする請求項１〜９のいずれか一つに記載の半導体集積回路装置。
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