JP5540924B2 - 集積回路装置及びその静電保護回路の制御方法 - Google Patents
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- 238000000034 method Methods 0.000 title description 3
- 238000010248 power generation Methods 0.000 claims description 36
- 230000004913 activation Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 21
- 239000003990 capacitor Substances 0.000 description 14
- 230000005611 electricity Effects 0.000 description 10
- 230000003068 static effect Effects 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- HEZMWWAKWCSUCB-PHDIDXHHSA-N (3R,4R)-3,4-dihydroxycyclohexa-1,5-diene-1-carboxylic acid Chemical compound O[C@@H]1C=CC(C(O)=O)=C[C@H]1O HEZMWWAKWCSUCB-PHDIDXHHSA-N 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 2
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H01L27/0203—Particular design considerations for integrated circuits
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- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
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- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
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Description
本発明は，集積回路装置及びその静電保護回路の制御方法に関する。
集積回路装置は，集積回路が形成された半導体チップをパッケージ内に収容する。携帯電話や携帯情報端末など，バッテリ駆動される電子機器に実装される集積回路装置は，省電力化のために外部電源電圧を降圧して内部の電源電圧を生成する電源生成回路を内蔵する。この電源生成回路は，例えばDCDCコンバータなどが知られている。
一方で，集積回路装置は，静電気保護対策の目的で，パッケージの外部端子に接続される入出力端子には静電保護回路が設けられている。静電保護回路は，通常の使用状態では動作することはないが，静電気等のチャージの印加により入出力端子とグランド端子との間の電圧が急峻に上昇した時に動作し，印加されたチャージを吸収する。
このような静電保護回路は，例えば，以下の特許文献に記載されている。
DCDCコンバータなどの電源生成回路は，通常動作時において，生成した電源電圧が供給される負荷回路の消費電流に応じて，外部電源からパルス駆動で電流を供給して電源電圧を生成する。このパルス駆動により外部電源の配線にノイズが発生することがあり，このノイズが静電保護回路の誤動作を招くことがある。
また，電源生成回路が生成する電源電圧を供給される集積回路において，電源生成回路の起動時において生成される電源電圧が急峻に立ち上がり，電源電圧供給端子に設けられている静電気保護回路が動作して，電源電圧の立ち上がりを抑制し，電源電圧の立ち上がりに支障を来すことがある。
そこで，本発明の目的は，電源生成回路の動作に起因して静電保護回路の誤動作を抑制する集積回路装置を提供することにある。
集積回路装置の第１の側面は，外部端子に接続された第１，第２の電源線との間に設けられ，前記第１，第２の電源線間の電圧の増大に応答して所定の時定数期間中に前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，前記第１の電源線の電圧に基づいて電源制御を行い，当該電源制御のスイッチングのタイミングに対応して制御信号を生成する電源生成回路とを有し，前記静電気保護回路は，前記制御信号に応答して前記所定の時定数期間を短くする調整回路を有する。
第１の側面によれば，電源生成回路の動作に起因して静電保護回路の誤動作を抑制することができる。
［第１の実施の形態］
図１は，本実施の形態にかかる集積回路装置の構成図である。集積回路装置ＩＣは，静電気保護回路１０と電源生成回路２０とを有する集積回路チップを，外部端子を有するパッケージに収容している。例えば，外部電源ＥＸＶの電圧が供給される供給電源端子ＶＤＤＨやグランド電源ＧＮＤの外部端子は，ボンディングワイヤＬＰＫＧを介して，集積回路チップ内の第１の電源線１２と第２の電源線１４と接続される。図中右側の外部端子ＦＢ，ＬＸ，ＧＮＤにはボンディングワイヤが省略されている。
図１は，本実施の形態にかかる集積回路装置の構成図である。集積回路装置ＩＣは，静電気保護回路１０と電源生成回路２０とを有する集積回路チップを，外部端子を有するパッケージに収容している。例えば，外部電源ＥＸＶの電圧が供給される供給電源端子ＶＤＤＨやグランド電源ＧＮＤの外部端子は，ボンディングワイヤＬＰＫＧを介して，集積回路チップ内の第１の電源線１２と第２の電源線１４と接続される。図中右側の外部端子ＦＢ，ＬＸ，ＧＮＤにはボンディングワイヤが省略されている。
静電気保護回路１０は，第１，第２の電源線１２，１４の間の電圧の急峻な上昇に応答して，所定の時定数期間中に両電源線１２，１４間にトランジスタＮ３による電流経路を形成する。すなわち，静電気保護回路１０は，抵抗Ｒ１とキャパシタＣ１とからなるフィルタ回路と，フィルタ回路のノードn10が入力されＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ２とからなるＣＯＭＳインバータと，ＣＭＯＳインバータの出力n12がゲートに入力され両電源線１２，１４間に接続されたＮチャネルトランジスタＮ３とを有する。
一方，電源生成回路２０は，一例としてＤＣＤＣコンバータであり，第１の電源線１２の供給電源電圧Ｖａから出力電源電圧Ｖｏｕｔを生成する。電源生成回路２０は，第１の電源線１２と出力端子ＬＸとの間に設けられたＰチャネルトランジスタＰ１０と，第２の電源線１４と出力端子ＬＸとの間に設けられたＮチャネルトランジスタＮ１２と，これらのトランジスタＰ１０，Ｎ１２を交互にスイッチングする制御回路２２とを有する。出力端子ＬＸは，集積回路装置ＩＣの外側に設けられる出力インダクタＬｏｕｔに接続され，出力インダクタＬｏｕｔは出力キャパシタＣｏｕｔに接続される。出力インダクタンスＬｏｕｔと出力キャパシタＣｏｕｔとの接続ノードに，所望の電圧に制御された出力電圧Ｖｏｕｔが生成される。出力電圧Ｖｏｕｔは，負荷回路３０にその電源電圧として供給される。
静電気保護回路１０は，外部端子ＶＤＤＨ，ＧＮＤに静電気が印加された時に内部の第１，第２の電源線１２，１４間の電圧が急峻に上昇することにより内部回路が破壊されることを防止する。その動作は以下の通りである。まず，通常動作状態では，フィルタ回路のキャパシタＣ１が第１の電源線１２の電圧により充電されノードn10がＨレベルにある。それにより，ＣＭＯＳインバータのトランジスタＮ２がオン，Ｐ１がオフとなってノードn12がＬレベルにあり，トランジスタＮ３は非導通状態である。これにより，第１，第２の電源線１２，１４間に電流経路は形成されず，内部回路は通常動作を行う。
次に，外部端子ＶＤＤＨに正極性の静電気が印加された時は，第１，第２の電源線１２，１４間の電圧が急峻に上昇し，フィルタ回路を構成する抵抗Ｒ１とキャパシタＣ１との接続ノードn10はフィルタ回路のCR時定数にしたがって緩やかに上昇する。それに伴い，ＰチャネルトランジスタＰ１のゲートソース間電圧が閾値電圧を超えてトランジスタＰ１が導通し，ノードn12が上昇し，トランジスタＮ３が導通する。これにより，第１，第２の電源線１２，１４間にトランジスタＮ３の電流経路が形成され，第１の電源線１２に印加された静電気の電荷が第２の電源線１４側に流れて，内部回路の破壊が防止される。フィルタ回路のＣＲ時定数の期間を過ぎると，キャパシタC1は充電されノードn10が上昇し，トランジスタP1は非導通になり，ノードn12は低下し，トランジスタＮ３は非導通になる。その後は，通常動作状態と同じになる。
一方，外部端子ＧＮＤに負極性の静電気が印加された場合も，第１，第２の電源線１２，１４間の電圧が急峻に上昇し，フィルタ回路とＣＭＯＳインバータとトランジスタＮ３は同様に動作し，フィルタ回路のＣＲ時定数の期間だけトランジスタＮ３が導通し，電流経路を形成する。
なお，外部端子ＶＤＤＨに負極性の静電気が印加された場合と，外部端子ＧＮＤに正極性の静電気が印加された場合は，トランジスタＮ３の基板とソースまたはドレイン間のダイオードが導通し，第２から第１の電源線１４，１２に向かって電流経路が形成される。
このような静電気保護回路１０は，他の外部端子に接続される入出力端子と第２の電源線１４との間にも設けられている。
次に，電源生成回路２０の動作とそれによる静電気保護回路１０の誤動作について説明する。電源生成回路２０では，制御回路２２が出力電圧Ｖｏｕｔをフィードバック端子ＦＢを経由して監視し，出力電圧Ｖｏｕｔの電位に基づいて，所定のパルス変調制御により駆動パルスPd,Ndを生成する。つまり，制御回路２２は，出力電圧Ｖｏｕｔが所望の電圧レベルになるように駆動パルスPd,Ndを生成する。パルス変調制御は，例えばパルス幅変調（ＰＷＭ）またはパルス周波数変調（ＰＦＭ）である。パルス幅変調なら駆動パルスPdのLレベルのパルス幅を広くすることで出力電圧Ｖｏｕｔをより高くし，狭くすることでより低くすることができる。パルス周波数変調なら，駆動パルスPdのLレベルのパルスの周波数を高くすることで出力電圧Ｖｏｕｔをより高くし，低くすることでより低くすることができる。
駆動パルスＰｄ，Ｎｄは，例えば同相パルスであり，駆動パルスＰｄ，ＮｄがＬレベルになるとトランジスタＰ１０が導通し，トランジスタＮ１２が非導通になり，図中の電流Ｉ１が第１の電源線１２から出力端子ＬＸに向かって流れる。この駆動電流Ｉ１により出力インダクタＬｏｕｔはエネルギーを蓄積するとともに，出力電圧Ｖｏｕｔは上昇する。逆に，駆動パルスＰｄ，ＮｄがＨレベルになるとトランジスタＰ１０が非導通となり，トランジスタＮ１２が導通し，第１の電源線１２から出力端子ＬＸに向かう電流は遮断される。しかし，出力インダクタＬｏｕｔの誘導起電力により，出力端子ＬＸから出力電圧Ｖｏｕｔ側への電流がトランジスタＮ１２を介して継続して流れる。やがて，出力インダクタＬｏｕｔのエネルギーがなくなると，出力端子ＬＸから出力電圧Ｖｏｕｔ側への電流はなくなり，トランジスタＮ１２の導通状態を維持すると，出力インダクタＬｏｕｔには逆流電流が流れる。
上記のような電源生成回路２０のスイッチング動作により電源制御では，トランジスタＰ１０が導通状態から非導通状態に切り替わったとき，パッケージと集積回路チップ間のボンディングワイヤＬＰＫＧの誘導起電力により，第１の電源線１２には電流Ｉ１が継続して流れる。しかし，トランジスタＰ１０が非導通状態になっているため，電流Ｉ１の経路がなくなり，第１の電源線１２の電圧Ｖａが急激に上昇する。ボンディングワイヤＬＰＫＧのインダクタは，ボンディングワイヤが長いほど，また細いほど大きくなり，上記の継続して流れる電流Ｉ１もそれに伴って大きくなり，第１の電源線１２の電圧Ｖａに発生するノイズ成分は無視できなくなる。
第１の電源線１２の電圧Ｖａのノイズ成分が無視できないレベルの場合は，静電気印加時と同様の原理で，フィルタ回路のノードn10が電圧Ｖａの上昇に追従できずトランジスタＰ１が導通状態になり，トランジスタＰ１，Ｎ２を経由して微少な貫通電流Ｉ２が流れる。ノイズ成分は静電気ほどの高い電圧上昇を伴わないので，トランジスタＮ３が導通する程でもないかもしれないが，トランジスタＰ１，Ｎ２のＣＭＯＳインバータには微少な貫通電流Ｉ２が流れ，消費電流の増大を招く。この貫通電流Ｉ２は微少ではあるが，電圧生成回路２０のトランジスタＰ１０のオフスイッチングの度に発生するので，電流消費の増大は無視できない。
図２は，本実施の形態における集積回路装置の構成図である。図３は，その動作波形図である。図１の集積回路装置と異なる構成は，制御回路２２が，駆動パルス信号Ｐｄ，ＮｄをＬレベルからＨレベルに切り替えるタイミングに整合したパルスを有する制御信号ＣＯＮＴ１を生成することと，静電気保護回路１０内のフィルタ回路の抵抗Ｒ１の両端を短絡するＮチャネルトランジスタＮ４を設け，そのトランジスタＮ４のゲートに制御信号ＣＯＮＴ１を印加することである。それ以外の構成は，図１と同じである。このトランジスタＮ４がフィルタ回路のＲＣ時定数の期間を一時的に短くする調整回路である。
図３に示されるとおり，駆動パルス信号Ｐｄ，ＮｄがＬレベルからＨレベルに切り替わるときに，電源生成回路２０のＰチャネルトランジスタＰ１０が導通状態から非導通状態に切り替わる。制御信号ＣＯＮＴ１は，このタイミングに整合するパルスを有する。図１の場合は，第１の電源線１０の電圧ＶａはボンディングワイヤＬＰＫＧを流れる電流により微少なノイズ成分を有することになり，フィルタ回路のRC時定数によりノードn10がノイズに追従せず，ＣＭＯＳインバータに貫通電流を発生させている。
しかし，図２の構成の場合，電源生成回路２０のトランジスタＰ１０がオンからオフに切り替わるタイミングで，静電気保護回路１０内のトランジスタＮ４が制御信号ＣＯＮＴ１のパルスにより導通し，フィルタ回路のRC時定数を一時的に短くする。そのため，第１の電源線１０の電圧Ｖａの上昇に応答してノードn10も短時間で上昇しトランジスタＰ１が非導通を維持して貫通電流Ｉ２の発生を防止する。これで，第１の電源線１０に流れる電流が第２の電源線のグランドに流れることはなく，バッテリーから無駄に電流が消費されることもない。
図４は，電源生成回路の制御回路２２内の制御信号ＣＯＮＴ１を生成する回路図である。また，図５はその動作を示す波形図である。制御回路２２は，前述のとおり，電源駆動のためにスイッチングするトランジスタＰ１０，Ｎ１２を駆動する駆動パルス信号Pd，Ndを生成する。図４中には，制御回路２２内の駆動パルス信号Pd,Ndが，パルス信号Pd0,Nd0から遅延素子２３を経由して出力されている。
一方，制御信号CONT1を生成する回路２４は，インバータINV1とキャパシタC2とアンドゲートAND1とを有する。制御信号生成回路２４は，このパルス信号Pd0の立ち上がりエッジのタイミングで，制御信号CONT１を生成する。図５に示されるとおり，パルス信号Pd0の時間ｔ２での立ち上がりエッジのタイミングで，パルス信号Pd0のＨレベルとキャパシタC2により緩慢に低下するインバータＩＮＶ１の出力のＨレベルとから，アンドゲートＡＮＤ１が短いパルスの制御信号CONT1を生成する。この制御信号CONT1の短いパルスは，制御回路２２が遅延素子２３を経由して出力する駆動パルス信号Pdの立ち上がりエッジとタイミング整合される。
このように，本実施の形態では，駆動パルス信号Pdの立ち上がりエッジに整合したパルスを有する制御信号CONT1が静電気保護回路内のフィルタ回路に設けたトランジスタN4を一時的に導通させて，第１の電源線の電圧Vaのノイズによる貫通電流の発生を抑制する。
［第２の実施の形態］
図６は，第２の実施の形態にかかる集積回路の構成図である。第１の集積回路装置IC1内には電源電圧生成回路２０が設けられている。そして，電源生成回路内の制御回路２２の駆動パルスPd,Ndによりスイッチング制御されるトランジスタP10,N12の接続ノードLXが，外部の出力インダクタLoutと出力キャパシタCoutに接続される。出力インダクタLoutと出力キャパシタCoutの接続ノードに生成される出力電圧Voutは，第２の集積回路装置IC2の外部電源端子VDDに供給される。
図６は，第２の実施の形態にかかる集積回路の構成図である。第１の集積回路装置IC1内には電源電圧生成回路２０が設けられている。そして，電源生成回路内の制御回路２２の駆動パルスPd,Ndによりスイッチング制御されるトランジスタP10,N12の接続ノードLXが，外部の出力インダクタLoutと出力キャパシタCoutに接続される。出力インダクタLoutと出力キャパシタCoutの接続ノードに生成される出力電圧Voutは，第２の集積回路装置IC2の外部電源端子VDDに供給される。
第２の集積回路装置IC2内には，外部電源端子VDDと外部グランド端子GNDとが，内部の第１の電源線３２と第２の電源線３４とにそれぞれ接続されている。第１の電源線２３と第２の電源線３４との間には，静電気保護回路１０（２）が設けられている。この静電気保護回路１０（２）も，図１と同じように，抵抗R1,キャパシタC1とからなるフィルタ回路と，PチャネルトランジスタP1とNチャネルトランジスタN2とからなるCMOSインバータと，電荷を吸収する電流路を形成する電荷吸収用トランジスタN3とを有する。
さらに，第２の集積回路IC2内には，内部負荷回路３０が設けられ，内部負荷回路３０には，第１の集積回路IC1内の電源生成回路２２が生成した出力電圧Voutが内部電源VDDとして供給される。
電源生成回路２０は，トランジスタP10，N12によるスイッチング動作により供給電源線１２（Ｖａ）から電流を出力ノードLXを介して出力インダクタLoutと出力キャパシタCoutに供給し，安定した出力電圧Voutを生成する。この出力電圧Voutは第２の集積回路装置IC2内の第１の電源線３４（Ve）に供給されるとともに，第１の集積回路装置IC1内のフィードバック端子FBを介して，電源生成回路２０内の制御回路２２にも供給される。制御回路２２は，前述のとおり，このフィードバックされる出力電圧Voutが所望の電圧に維持されるように，パルス幅変調やパルス周波数変調により駆動パルス信号Pd,Ndを生成し，トランジスタP10,N12を駆動する。つまり，電源生成回路２０内の制御回路２２は，第２の集積回路装置IC2内の第１の電源線３２の電圧Voutに基づいて電源制御を行っている。
図７は，第２の実施の形態における動作波形を示す図である。図７（Ａ）が問題となる動作波形を，図７（Ｂ）が第２の実施の形態により改善された動作波形を示す。電源生成回路２０は，起動信号ENに応答して，供給電源線１２の電圧Vaから出力電圧Voutの生成を開始する。すると，制御回路２２の駆動パルス信号Pd,NdによるトランジスタP10,N12のスイッチング動作にともなって，出力電圧Voutが上昇する。第２の集積回路装置IC2内の静電気保護回路１０（２）が，この出力電圧Voutの上昇を，静電気によるサージ電圧とみなし，トランジスタN3を導通させて電流Ih（図６参照）を流す。これにより，図７（Ａ）に示されるように，出力電圧Voutの上昇が一旦停止する。やがて，静電気保護回路１０（２）内のフィルタ回路の時定数の期間が過ぎると，トランジスタN3は非導通になり電流Ihが停止し，出力電圧Voutは所望の電圧レベルまで上昇する。
このように，電源生成回路２０による出力電圧Voutの起動が，静電気保護回路１０（２）による電流吸収機能により一時的に停止することで，内部負荷回路３０に供給される内部電源線３２の電圧Veの起動波形が段付きになる。このような起動波形は，例えば省電力化のために電源生成回路２０が頻繁にスリープ状態に移行する場合にその起動動作の遅れを招くなど，好ましくない。
図８は，第２の実施の形態における集積回路装置の構成図である。図６と異なり，図８の構成では，電源生成回路２０内の制御回路２２が第２の制御信号CONT2をその起動時に生成し，その第２の制御信号CONT２により静電気保護回路１０（２）内のトランジスタN5が導通し，静電気保護回路１０（２）の時定数の期間を一時的に短くする。つまり，トランジスタＮ５がフィルタ回路の時定数の期間を一時的に短くする調整回路に該当する。それ以外の構成は，図６と同じである。
図７（Ｂ）に示されるとおり，電源生成回路２０に対する起動信号ENのタイミングで，制御回路２２が第２の制御信号CONT2をHレベルにする。これに応答して，静電気保護回路１０（２）内のトランジスタN5が導通し，フィルタ回路の時定数の期間を一時的に短くする。つまり，第２の制御信号CONT2によりフィルタ回路の時定数は，トランジスタN5のオン抵抗とキャパシタC1とのCR時定数になる。これにより，静電気保護回路１０（２）は，出力電圧Vout，つまり外部電源端子VDDから供給される第１の電源線３２の電圧Veの上昇に応答してノードn10も上昇するので，トランジスタN3が導通することが回避される。つまり，吸収電流Ihは発生しない。その結果，電源生成回路の起動時に，出力電圧Voutは一時停止することなく，所望の電圧レベルまで上昇し，電源生成回路２０による起動動作は短時間で完了する。
図９は，第２の実施の形態における電源生成回路２０内の制御回路２２の構成図である。制御回路２２は，供給電源１２（Va）から基準電圧Vrefを生成する基準電圧生成回路２５と，変調部２６とを有する。変調部２６は，基準電圧Vrefと出力電圧Voutとを比較する第１のコンパレータCOMP1と，コンパレータCOMP1の出力に基づいて駆動パルス信号Pd,Ndを生成するパルス生成部２７とを有する。これにより，変調部２６は，基準電圧Vrefとフィードバックされる出力電圧Voutとに基づいて，駆動パルス信号Pd,Ndを生成する。これらの基準電圧生成回路２５とコンパレータCOMP1は，供給電源１２（Va）の電圧を電源電圧とする。
さらに，制御回路２２は制御信号生成部２８を有する。制御信号生成部２８は，基準電圧Vrefを抵抗R10,R11により分割した低い基準電圧Vref1と出力電圧Voutとを比較する第２のコンパレータCOMP2からなり，第２のコンパレータCOMP2が第２の制御信号CONT2を生成する。
図１０は，第２の制御信号CONT2を生成する制御信号生成部２８の動作を示す波形図である。起動信号ENが立ち上がると，基準電圧Vref及びVref1はいち早く立ち上がる若しくは既に立ち上がっている（図中破線）。それに対して，起動信号ENに応答して制御回路２２は駆動パルス信号Pd,Ndの生成を開始し，出力電圧Voutを立ち上げる。この基準電圧Vref1とそれより遅れて立ち上がる出力電圧Voutとを第２のコンパレータCOMP2が比較して，第２の制御信号CONT2をHレベルにし，出力電圧Voutが立ち上がるまでそのHレベルを維持する。
これにより，図８に示されるトランジスタN5が，出力電圧Voutの立ち上がりが完了するまで導通し，静電気保護回路１０（２）のCR時定数の期間を短くし，静電気保護回路のトランジスタN3による電流吸収動作が抑制される。
このように，制御回路２２内に生成される基準電圧Vrefを利用することにより，第２のコンパレータCOMP2が第２の制御信号CONT2を生成する。
［第３の実施の形態］
図１１は，第３の実施の形態における集積回路装置の構成図である。この集積回路装置ICは，外部電源電圧EXVが供給される電源電圧VDDHから電圧Voutを生成する電源生成回路２０と，その電源電圧VDDHが供給される第１の電源線１２と，グランド端子GNDに接続される第２の電源線１４とを有する。そして，これらの外部端子VDDHとGNDには，静電気保護回路１０（１）が設けられている。
図１１は，第３の実施の形態における集積回路装置の構成図である。この集積回路装置ICは，外部電源電圧EXVが供給される電源電圧VDDHから電圧Voutを生成する電源生成回路２０と，その電源電圧VDDHが供給される第１の電源線１２と，グランド端子GNDに接続される第２の電源線１４とを有する。そして，これらの外部端子VDDHとGNDには，静電気保護回路１０（１）が設けられている。
一方，出力電圧Voutは，電源生成回路２０のノードLXに接続された外付けの出力インダクタLoutと出力キャパシタCoutとの接続ノードに生成される。そして，この生成された出力電圧Voutは，内部負荷回路３０の内部電源VDDとして再度集積回路装置ICに供給される。この外部端子VDDとVSSにも，静電気保護回路１０（２）が設けられている。
第１の実施の形態で説明したとおり，電源生成回路２０による出力電圧Voutを生成するためのスイッチング動作により第１の電源線１２に生じる微少なノイズが原因で，静電気保護回路１０（１）のCMOSインバータに貫通電流が流れることは，第１の制御信号CONT1とそれにより導通制御されるトランジスタN4とにより防止される。これにより，無駄な電流消費を防止することができる。
さらに，第２の実施の形態で説明したとおり，電源生成回路２０の起動時において，出力電圧Voutの立ち上がりに応答して，静電気保護回路１０（２）が動作して内部の電源線３２の電圧Veの立ち上がりを一時的に停止することは，第２の制御信号CONT2とそれにより導通制御されるトランジスタN5とにより防止される。これにより，電源生成回路２０による出力電圧の立ち上がり波形はスムーズに立ち上がり，起動完了までの時間が長くなることや内部電源VDDの立ち上がり波形が不適切になることが防止される。
以上説明したとおり，本実施の形態によれば，静電気保護回路が制御信号CONT1,CONT2に応答してCR時定数期間を短くする調整回路N4,N5を設けたことにより，第１の電源線の電圧に基づいて電源制御を行う電源生成回路の動作に起因して静電保護回路が誤動作し，消費電流を増大させたり起動動作が不適切になることが防止される。
以上の実施の形態をまとめると，次の付記のとおりである。
（付記１）
外部端子に接続された第１，第２の電源線との間に設けられ，前記第１，第２の電源線間の電圧の増大に応答して所定の時定数期間中に前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，
前記第１の電源線の電圧に基づいて電源制御を行い，当該電源制御のスイッチングのタイミングに対応して制御信号を生成する電源生成回路とを有し，
前記静電気保護回路は，前記制御信号に応答して前記所定の時定数期間を短くする調整回路を有する集積回路装置。
外部端子に接続された第１，第２の電源線との間に設けられ，前記第１，第２の電源線間の電圧の増大に応答して所定の時定数期間中に前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，
前記第１の電源線の電圧に基づいて電源制御を行い，当該電源制御のスイッチングのタイミングに対応して制御信号を生成する電源生成回路とを有し，
前記静電気保護回路は，前記制御信号に応答して前記所定の時定数期間を短くする調整回路を有する集積回路装置。
（付記２）
付記１において，
前記電源生成回路は，前記第１の電源線の電圧から前記電源制御のスイッチング動作によって内部電源電圧を生成し，
前記静電気保護回路は，前記第１，第２の電源線間の電圧の増大に応答して前記所定の時定数後に当該電圧の増大に追従する出力信号を生成するフィルタと，前記フィルタの出力信号を入力するＣＭＯＳインバータと，前記ＣＭＯＳインバータの出力で制御され前記第１，第２の電源線間の電圧の増大から前記所定の時定数期間中導通する電流経路スイッチとを有する集積回路装置。
付記１において，
前記電源生成回路は，前記第１の電源線の電圧から前記電源制御のスイッチング動作によって内部電源電圧を生成し，
前記静電気保護回路は，前記第１，第２の電源線間の電圧の増大に応答して前記所定の時定数後に当該電圧の増大に追従する出力信号を生成するフィルタと，前記フィルタの出力信号を入力するＣＭＯＳインバータと，前記ＣＭＯＳインバータの出力で制御され前記第１，第２の電源線間の電圧の増大から前記所定の時定数期間中導通する電流経路スイッチとを有する集積回路装置。
（付記３）
付記１において，
前記電源生成回路は，第３の電源線の電圧から前記第１の電源線の電圧が所望の電圧になるよう前記電源制御のスイッチング動作によって当該第１の電源線の電圧を生成し，
前記静電気保護回路は，前記第１，第２の電源線間の電圧の増大に応答して前記所定の時定数後に当該電圧の増大に追従する出力信号を生成するフィルタと，前記フィルタの出力信号を入力するＣＭＯＳインバータと，前記ＣＭＯＳインバータの出力で制御され前記第１，第２の電源線間の電圧の増大から前記所定の時定数期間中導通する電流経路スイッチとを有する集積回路装置。
付記１において，
前記電源生成回路は，第３の電源線の電圧から前記第１の電源線の電圧が所望の電圧になるよう前記電源制御のスイッチング動作によって当該第１の電源線の電圧を生成し，
前記静電気保護回路は，前記第１，第２の電源線間の電圧の増大に応答して前記所定の時定数後に当該電圧の増大に追従する出力信号を生成するフィルタと，前記フィルタの出力信号を入力するＣＭＯＳインバータと，前記ＣＭＯＳインバータの出力で制御され前記第１，第２の電源線間の電圧の増大から前記所定の時定数期間中導通する電流経路スイッチとを有する集積回路装置。
（付記４）
付記１乃至３のいずれかにおいて，
前記制御信号は，前記電源制御のスイッチングのタイミングで生成されるパルス信号を有し，前記調整回路は，前記制御信号に含まれるパルス信号に基づいて前記所定の時定数期間を短くする集積回路装置。
付記１乃至３のいずれかにおいて，
前記制御信号は，前記電源制御のスイッチングのタイミングで生成されるパルス信号を有し，前記調整回路は，前記制御信号に含まれるパルス信号に基づいて前記所定の時定数期間を短くする集積回路装置。
（付記５）
付記１または２において，
前記電源生成回路は，前記第１の電源線と前記内部電源電圧を出力する出力ノードとの間に設けられた第１のスイッチ素子と，前記出力ノードと前記第２の電源線との間に設けられた第２のスイッチ素子と，前記第１，第２のスイッチ素子を交互にスイッチングする制御パルスを生成するパルス制御回路とを有し，前記第１のスイッチ素子をオンからオフにする前記スイッチングのタイミングで前記制御信号を生成する集積回路装置。
付記１または２において，
前記電源生成回路は，前記第１の電源線と前記内部電源電圧を出力する出力ノードとの間に設けられた第１のスイッチ素子と，前記出力ノードと前記第２の電源線との間に設けられた第２のスイッチ素子と，前記第１，第２のスイッチ素子を交互にスイッチングする制御パルスを生成するパルス制御回路とを有し，前記第１のスイッチ素子をオンからオフにする前記スイッチングのタイミングで前記制御信号を生成する集積回路装置。
（付記６）
付記１または３において，
前記電源生成回路は，電源起動信号に応答して前記電源制御のスイッチング動作を開始し，前記電源起動信号に応答して前記第１の電源線の電圧が立ち上がるタイミングで，前記制御信号を生成する集積回路装置。
付記１または３において，
前記電源生成回路は，電源起動信号に応答して前記電源制御のスイッチング動作を開始し，前記電源起動信号に応答して前記第１の電源線の電圧が立ち上がるタイミングで，前記制御信号を生成する集積回路装置。
（付記７）
供給電源電圧から第１の電源線の電圧が所望の電圧になるよう前記第１の電源線の電圧を生成する電源生成回路と，
前記電源生成回路が起動する時に応答して前記第１の電源線の電圧が立ち上がるタイミングで制御信号を生成する制御信号生成回路とを有し，
前記第１の電源線に接続され，前記第１の電源線と第２の電源線との間の電圧の増大に応答して所定の時定数期間中に前記第１，第２の電源線間に電流経路を形成する静電気保護回路に，前記制御信号が供給され，当該制御信号に応答して前記所定の時定数期間が短くされる集積回路装置。
供給電源電圧から第１の電源線の電圧が所望の電圧になるよう前記第１の電源線の電圧を生成する電源生成回路と，
前記電源生成回路が起動する時に応答して前記第１の電源線の電圧が立ち上がるタイミングで制御信号を生成する制御信号生成回路とを有し，
前記第１の電源線に接続され，前記第１の電源線と第２の電源線との間の電圧の増大に応答して所定の時定数期間中に前記第１，第２の電源線間に電流経路を形成する静電気保護回路に，前記制御信号が供給され，当該制御信号に応答して前記所定の時定数期間が短くされる集積回路装置。
（付記８）
外部端子に接続された第１，第２の電源線との間に設けられ，前記第１，第２の電源線間の電圧の増大に応答して所定の時定数期間中に前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，
前記第１の電源線の電圧に基づいて電源制御を行い，当該電源制御のスイッチングのタイミングに対応して制御信号を生成する電源生成回路とを有する集積回路装置において，
前記静電気保護回路の前記所定の時定数期間を，前記制御信号に応答して短くする集積回路装置の静電気保護回路の制御方法。
外部端子に接続された第１，第２の電源線との間に設けられ，前記第１，第２の電源線間の電圧の増大に応答して所定の時定数期間中に前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，
前記第１の電源線の電圧に基づいて電源制御を行い，当該電源制御のスイッチングのタイミングに対応して制御信号を生成する電源生成回路とを有する集積回路装置において，
前記静電気保護回路の前記所定の時定数期間を，前記制御信号に応答して短くする集積回路装置の静電気保護回路の制御方法。
（付記９）
外部端子に接続された第１，第２の電源線との間に設けられ，前記第１，第２の電源線間の電圧の増大に応答して所定の時定数期間中に前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，
前記第１の電源線と内部電源電圧を出力する出力ノードとの間に設けられた第１のスイッチ素子と，前記出力ノードと前記第２の電源線との間に設けられた第２のスイッチ素子と，前記第１，第２のスイッチ素子を交互にスイッチングする制御パルスを生成するパルス制御回路とを有し，前記第１の電源線の電圧から前記内部電源電圧を生成する電源生成回路とを有し，
前記電源生成回路は，前記第１のスイッチ素子をオンからオフにする前記スイッチングのタイミングで制御信号を生成し，
前記静電気保護回路は，前記制御信号に応答して前記所定の時定数期間を短くする調整回路を有する集積回路装置。
外部端子に接続された第１，第２の電源線との間に設けられ，前記第１，第２の電源線間の電圧の増大に応答して所定の時定数期間中に前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，
前記第１の電源線と内部電源電圧を出力する出力ノードとの間に設けられた第１のスイッチ素子と，前記出力ノードと前記第２の電源線との間に設けられた第２のスイッチ素子と，前記第１，第２のスイッチ素子を交互にスイッチングする制御パルスを生成するパルス制御回路とを有し，前記第１の電源線の電圧から前記内部電源電圧を生成する電源生成回路とを有し，
前記電源生成回路は，前記第１のスイッチ素子をオンからオフにする前記スイッチングのタイミングで制御信号を生成し，
前記静電気保護回路は，前記制御信号に応答して前記所定の時定数期間を短くする調整回路を有する集積回路装置。
（付記１０）
付記９において，
前記静電気保護回路は，前記第１，第２の電源線間の電圧の増大に応答して前記所定の時定数後に当該電圧の増大に追従する出力信号を生成するフィルタと，前記フィルタの出力信号を入力するＣＭＯＳインバータと，前記ＣＭＯＳインバータの出力で制御され前記第１，第２の電源線間の電圧の増大から前記所定の時定数期間中導通する電流経路スイッチとを有する集積回路装置。
付記９において，
前記静電気保護回路は，前記第１，第２の電源線間の電圧の増大に応答して前記所定の時定数後に当該電圧の増大に追従する出力信号を生成するフィルタと，前記フィルタの出力信号を入力するＣＭＯＳインバータと，前記ＣＭＯＳインバータの出力で制御され前記第１，第２の電源線間の電圧の増大から前記所定の時定数期間中導通する電流経路スイッチとを有する集積回路装置。
（付記１１）
外部端子に接続された第１，第２の電源線との間に設けられ，前記第１，第２の電源線間の電圧の増大に応答して所定の時定数期間中に前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，
電源起動信号に応答して，供給電源電圧から前記第１の電源線の電圧が所望の電圧になるよう当該第１の電源線の電圧を生成する電源生成回路とを有し，
前記電源生成回路は，前記電源起動信号に応答して前記第１の電源線の電圧が立ち上がるタイミングで，制御信号を生成する制御信号生成回路を有し，
前記静電気保護回路は，前記制御信号に応答して前記所定の時定数期間を短くする調整回路を有する集積回路装置。
外部端子に接続された第１，第２の電源線との間に設けられ，前記第１，第２の電源線間の電圧の増大に応答して所定の時定数期間中に前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，
電源起動信号に応答して，供給電源電圧から前記第１の電源線の電圧が所望の電圧になるよう当該第１の電源線の電圧を生成する電源生成回路とを有し，
前記電源生成回路は，前記電源起動信号に応答して前記第１の電源線の電圧が立ち上がるタイミングで，制御信号を生成する制御信号生成回路を有し，
前記静電気保護回路は，前記制御信号に応答して前記所定の時定数期間を短くする調整回路を有する集積回路装置。
（付記１２）
付記１１において，
前記静電気保護回路は，前記第１，第２の電源線間の電圧の増大に応答して前記所定の時定数後に当該電圧の増大に追従する出力信号を生成するフィルタと，前記フィルタの出力信号を入力するＣＭＯＳインバータと，前記ＣＭＯＳインバータの出力で制御され前記第１，第２の電源線間の電圧の増大から前記所定の時定数期間中導通する電流経路スイッチとを有する集積回路装置。
付記１１において，
前記静電気保護回路は，前記第１，第２の電源線間の電圧の増大に応答して前記所定の時定数後に当該電圧の増大に追従する出力信号を生成するフィルタと，前記フィルタの出力信号を入力するＣＭＯＳインバータと，前記ＣＭＯＳインバータの出力で制御され前記第１，第２の電源線間の電圧の増大から前記所定の時定数期間中導通する電流経路スイッチとを有する集積回路装置。
１０：静電気保護回路 １２：第１の電源線
１４：第２の電源線 ２０：電源生成回路
Ｎ４：調整回路 Ｎ３：電流経路
２２：制御回路 Ｐ１０，Ｎ１２：スイッチングトランジスタ
Ｖｏｕｔ：出力電圧
１４：第２の電源線 ２０：電源生成回路
Ｎ４：調整回路 Ｎ３：電流経路
２２：制御回路 Ｐ１０，Ｎ１２：スイッチングトランジスタ
Ｖｏｕｔ：出力電圧
Claims (9)
- 外部端子に接続された第１，第２の電源線との間に接続されたフィルタと，前記第１の電源線と前記フィルタの出力端子との間に接続されたスイッチ回路とを有し，前記第１，第２の電源線との間に設けられ，前記第１，第２の電源線間の電圧の増大に応答して前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，
前記第１の電源線の電圧が第１の端子に供給されるスイッチング素子を有し，前記スイッチング素子をオンオフ制御するスイッチング制御信号を生成し，前記スイッチング素子の第２の端子の電圧に基づく電源電圧を前記スイッチング制御信号に基づいて制御する電源生成回路とを有し，
前記電源生成回路は，前記スイッチング制御信号に基づいて前記静電気保護回路を制御する静電気保護回路制御信号を生成し，
前記静電気保護回路は，前記静電気保護回路制御信号に応じて前記スイッチ回路をオンする集積回路装置。 - 請求項１において，
前記電源生成回路は，前記第１の電源線の電圧から前記スイッチング素子のスイッチング動作によって前記電源電圧を生成し，
前記フィルタは，前記第１，第２の電源線間の電圧の増大に応答して当該電圧の増大に追従する出力信号を出力し，
前記静電気保護回路は，前記フィルタの出力信号が入力されるＣＭＯＳインバータと，前記ＣＭＯＳインバータの出力で制御され前記第１，第２の電源線間の電圧の増大に応答して導通する電流経路スイッチとを有する集積回路装置。 - 第１，第２の電源線との間に接続されたフィルタと，前記第１の電源線と前記フィルタの出力端子との間に接続されたスイッチ回路とを有し，前記第１，第２の電源線との間に設けられ，前記第１，第２の電源線間の電圧の増大に応答して前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，
第３の電源線の電圧が第１の端子に供給されるスイッチング素子を有し，前記スイッチング素子をオンオフ制御するスイッチング制御信号を生成し，前記スイッチング素子の第２の端子の電圧に基づく電源電圧を前記スイッチング制御信号に基づいて制御する電源生成回路とを有し，
前記電源生成回路は，前記電源電圧を前記第１の電源線に供給し，前記静電気保護回路を制御する静電気保護回路制御信号を生成し，
前記静電気保護回路は，前記静電気保護回路制御信号に応じて前記スイッチ回路をオンする集積回路装置。 - 請求項１乃至３のいずれかにおいて，
前記静電気保護回路制御信号は，前記スイッチング素子のスイッチングのタイミングで生成されるパルス信号を有し，前記静電気保護回路制御信号に含まれるパルス信号に基づいて前記スイッチ回路をオンにする集積回路装置。 - 請求項１または２において，
前記電源生成回路は，前記スイッチング素子をオンからオフにする前記スイッチング制御信号のタイミングで前記静電気保護回路制御信号を生成する集積回路装置。 - 請求項３において，
前記電源生成回路は，電源起動信号に応答して前記スイッチング素子のスイッチング動作を開始し，前記電源起動信号に応答して前記第１の電源線の電圧が立ち上がるタイミングで，前記静電気保護回路制御信号を生成する集積回路装置。 - 請求項３において，
前記フィルタは，前記第１，第２の電源線間の電圧の増大に応答して当該電圧の増大に追従する出力信号を出力し，
前記静電気保護回路は，前記フィルタの出力信号が入力されるＣＭＯＳインバータと，前記ＣＭＯＳインバータの出力で制御され前記第１，第２の電源線間の電圧の増大に応答して導通する電流経路スイッチとを有する集積回路装置。 - 外部端子に接続された第１，第２の電源線との間に接続されたフィルタと，前記第１の電源線と前記フィルタの出力端子との間に接続されたスイッチ回路とを有し，前記第１，第２の電源線との間に設けられ，前記第１，第２の電源線間の電圧の増大に応答して前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，
前記第１の電源線の電圧が第１の端子に供給されるスイッチング素子を有し，前記スイッチング素子をオンオフ制御するスイッチング制御信号を生成し，前記スイッチング素子の第２の端子の電圧に基づく電源電圧を前記スイッチング制御信号に基づいて制御する電源生成回路とを有し，
前記電源生成回路は，前記スイッチング素子をオンからオフにする前記スイッチング制御信号のタイミングで前記静電気保護回路を制御する静電気保護回路制御信号を生成し，
前記静電気保護回路は，前記静電気保護回路制御信号に応じて前記スイッチ回路をオンする集積回路装置。 - 請求項８において，
前記フィルタは，前記第１，第２の電源線間の電圧の増大に応答して当該電圧の増大に追従する出力信号を出力し，
前記静電気保護回路は，前記フィルタの出力信号を入力するＣＭＯＳインバータと，前記ＣＭＯＳインバータの出力で制御され前記第１，第２の電源線間の電圧の増大に応答して導通する電流経路スイッチとを有する集積回路装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US13/031,002 US8726046B2 (en) | 2010-06-18 | 2011-02-18 | Integrated circuit device and control method for electrostatic protection circuit thereof |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2012005285A JP2012005285A (ja) | 2012-01-05 |
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Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8726046B2 (ja) |
| JP (1) | JP5540924B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5752659B2 (ja) * | 2012-09-20 | 2015-07-22 | 株式会社東芝 | 半導体回路 |
| JP2014120711A (ja) * | 2012-12-19 | 2014-06-30 | Toshiba Corp | Ｅｓｄ保護回路 |
| US9083176B2 (en) * | 2013-01-11 | 2015-07-14 | Qualcomm Incorporated | Electrostatic discharge clamp with disable |
| JP6680102B2 (ja) * | 2016-06-16 | 2020-04-15 | 富士電機株式会社 | 半導体集積回路装置 |
| KR102334932B1 (ko) * | 2017-04-04 | 2021-12-06 | 삼성전자주식회사 | 전원 안정화 모듈 및 그가 적용된 디스플레이 장치 |
| CN110912398B (zh) * | 2018-09-18 | 2021-09-28 | 台达电子工业股份有限公司 | 具异常能量保护的电源转换系统及其操作方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3289507B2 (ja) * | 1994-08-10 | 2002-06-10 | 株式会社村田製作所 | スイッチング電源装置 |
| JP3814958B2 (ja) * | 1997-07-09 | 2006-08-30 | 日産自動車株式会社 | 半導体集積回路 |
| JPH11354649A (ja) * | 1999-05-24 | 1999-12-24 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| US7164565B2 (en) * | 2002-11-29 | 2007-01-16 | Sigmatel, Inc. | ESD protection circuit |
| JP2005093497A (ja) * | 2003-09-12 | 2005-04-07 | Toshiba Corp | 保護回路を有する半導体装置 |
| JP2006351108A (ja) | 2005-06-16 | 2006-12-28 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP4913376B2 (ja) * | 2005-08-22 | 2012-04-11 | ローム株式会社 | 半導体集積回路装置 |
| JP4839976B2 (ja) | 2005-10-11 | 2011-12-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
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| JP2009534845A (ja) * | 2006-04-21 | 2009-09-24 | サーノフ コーポレーション | 電力状態の検出によるｅｓｄクランプ制御 |
| JP4825632B2 (ja) * | 2006-09-29 | 2011-11-30 | パナソニック株式会社 | Ｄｃ−ｄｃコンバータ |
-
2010
- 2010-06-18 JP JP2010139296A patent/JP5540924B2/ja active Active
-
2011
- 2011-02-18 US US13/031,002 patent/US8726046B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012005285A (ja) | 2012-01-05 |
| US8726046B2 (en) | 2014-05-13 |
| US20110314308A1 (en) | 2011-12-22 |
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|
| A977 | Report on retrieval |
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| A61 | First payment of annual fees (during grant procedure) |
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