JP5752659B2 - 半導体回路 - Google Patents

半導体回路 Download PDF

Info

Publication number
JP5752659B2
JP5752659B2 JP2012207564A JP2012207564A JP5752659B2 JP 5752659 B2 JP5752659 B2 JP 5752659B2 JP 2012207564 A JP2012207564 A JP 2012207564A JP 2012207564 A JP2012207564 A JP 2012207564A JP 5752659 B2 JP5752659 B2 JP 5752659B2
Authority
JP
Japan
Prior art keywords
circuit
transistor
voltage
control
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012207564A
Other languages
English (en)
Other versions
JP2014063854A (ja
Inventor
徹 永松
徹 永松
克哉 工藤
克哉 工藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012207564A priority Critical patent/JP5752659B2/ja
Priority to US13/777,188 priority patent/US20140078624A1/en
Priority to KR1020130021195A priority patent/KR101424917B1/ko
Priority to CN201310070814.8A priority patent/CN103684397A/zh
Publication of JP2014063854A publication Critical patent/JP2014063854A/ja
Application granted granted Critical
Publication of JP5752659B2 publication Critical patent/JP5752659B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H02M1/325—Means for protecting converters other than automatic disconnection with means for allowing continuous operation despite a fault, i.e. fault tolerant converters

Description

本発明の実施形態は、半導体回路に関する。
ＥＳＤによる半導体回路の破壊を防ぐために、ＥＳＤ保護回路が、半導体回路内に設けられている。
ＥＳＤ保護回路は、半導体回路に電源電圧が印加されていない時、ＥＳＤから半導体回路を保護する。半導体回路に電源電圧が印加され、半導体回路が駆動されている時、ＥＳＤ保護回路は、駆動されない。
半導体回路が駆動されている時、ＥＳＤ保護回路にリーク電流が供給された場合やＥＳＤ保護回路が接続された配線の電位が上昇した場合、ＥＳＤ保護回路が誤動作する可能性がある。ＥＳＤ保護回路の誤動作が、半導体回路の動作不良を引き起こす可能性がある。
特表２００９−５３４８４５号公報
半導体回路の動作不良を抑制する。
本実施形態の半導体回路は、第１の電圧が印加される第１の電源端子と、前記第１の電圧と異なる第２の電圧が印加される第２の電源端子と、前記第２の電圧を調整し、調整した前記第２の電圧を出力電圧として出力端子に出力するレギュレータ回路と、前記出力端子に発生したＥＳＤを放電させるためのＥＳＤ保護回路と、前記第１の電圧の大きさを前記第２の電圧の大きさにシフトし、前記第１及び第２の電圧の印加の有無に応じて前記レギュレータ回路と前記ＥＳＤ保護回路とに対する制御信号を出力するレベルシフト回路と、前記ＥＳＤ保護回路内に設けられ、グランド端子と前記出力端子との間に接続された第１の電流経路、及び、前記ＥＳＤ保護回路から第１又は第２の信号が供給される第１のゲートを有する第１のトランジスタと、を含み、前記第１及び第２の電圧が印加されないときに前記出力端子に前記ＥＳＤが発生した場合、前記ＥＳＤ保護回路は、発生した前記ＥＳＤに基づいて、前記第１の信号を、前記第１のトランジスタに供給し、前記第１のトランジスタをオンさせ、前記第１及び第２の電圧が印加され、前記出力端子に前記出力電圧が印加された場合、前記レベルシフト回路は、前記制御信号を出力し、前記ＥＳＤ保護回路は、前記制御信号に基づいて、前記第２の信号を、前記第１のトランジスタに供給し、前記第１のトランジスタをオフさせる。
実施形態の半導体回路を示す模式図。 実施形態の半導体回路の内部構成を示す等価回路図。 実施形態の半導体回路の動作を説明するための図。 実施形態の半導体回路の動作を説明するための図。
［実施形態］
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
図１乃至図４を参照して、実施形態の半導体回路について説明する。
（１） 構成
図１及び図２を用いて、実施形態の半導体回路の構成について、説明する。
図１は、本実施形態の半導体回路の基本構成を模式的に示す図である。本実施形態の半導体回路は、電源回路１００を含む。
図１に示されるように、本実施形態の電源回路１００は、レベルシフト回路１、レギュレータ回路２、及び、ＥＳＤ保護回路６を含む。
電源回路１００は、第１の電源系統に接続される端子ＶＤＤ１，ＶＳＳ１と、第２の電源系統に接続される端子ＶＤＤ２，ＶＳＳ２と、を含む。
第１の電源系統は、第１の電源電圧（駆動電圧ともよぶ）ＶＤＤ１と第１のグランド電圧ＶＳＳ１とから形成されている。第２の電源系統は、第２の電源電圧ＶＤＤ２と第２のグランド電圧ＶＳＳ２とから形成されている。
第１の電源電圧ＶＤＤ１と第２の電源電圧ＶＤＤ２とは互いに異なる電圧値を有し、例えば、第１の電源電圧ＶＤＤ１は、第２の電源電圧ＶＤＤ２より低い。第１及び第２のグランド電圧ＶＳＳ１，ＶＳＳ２は、例えば、同じ大きさの電圧（例えば、０Ｖ）である。
レベルシフト回路１は、第１及び第２の電源系統に接続されている。
レベルシフト回路１は、第１の電源系統ＶＤＤ１，ＶＳＳ１と第２の電源系統ＶＤＤ２，ＶＳＳ２との間の電圧の違いを、調整する。例えば、レベルシフト回路１は、第１の電源系統の電源電圧ＶＤＤ１をレベルシフトして、第２の電源系統の電源電圧ＶＤＤ２を出力する。但し、レベルシフト回路１は、第２の電源系統の電源電圧ＶＤＤ２のレベルをシフトして、電源電圧ＶＤＤ１を出力する場合もある。また、第１及び第２の電源電圧ＶＤＤ１，ＶＤＤ２の両方が電源回路１００に印加された場合、レベルシフト回路１は、電源回路１００に接続される回路間の仕様に応じて、電源電圧の違いを調整する。
レベルシフト回路１を経由して、又は、電源端子から直接、第２の電源系統の電源電圧ＶＤＤ２が印加される配線７０のことを、以下では、電源線７０とよぶ。グランド電圧が印加される配線のことを、以下では、グランド線７１とよぶ。
レギュレータ回路２は、電源線７０を介して、レベルシフト回路１に接続される。レギュレータ回路２の入力ノードに、電源線７０の電源電圧ＶＤＤ２が、印加されている。レギュレータ回路２の出力ノードに、電源回路１００の出力端子９０が接続されている。出力端子９０に、電源回路１００とともに半導体装置を形成する回路２００が、接続される。回路（以下では、駆動回路ともよぶ）２００は、レギュレータ回路２の出力電圧ＶＲＥＧ及びグランド電圧ＶＳＳ１によって、駆動される。駆動回路２００には、パッド８１が接続されている。パッド８１は、駆動回路２００の内部の配線を経由して、電源回路２の出力端子（レギュレータ回路２の出力ノード）９０に接続されている。
例えば、回路２００は、電源回路１００と同一チップ内に設けられている回路でもよいし、電源回路１００と異なるチップ内に形成された回路でもよい。
レギュレータ回路２は、電源線７０の電源電圧ＶＤＤ２の大きさを調整する。調整された電圧ＶＲＥＧが出力ＯｕｔＲＥＧとして、出力端子９０から電源回路１００の外部に出力される。これによって、電源回路１００の出力（例えば、一定の電圧／電流）が、電源回路１００に接続される他の回路へ印加される。
ＥＳＤ保護回路６は、電源線７０及びグランド線７１間に接続されている。ＥＳＤ保護回路６は、レギュレータ回路２に接続されている。レギュレータ回路２を介して電源線７０に接続されている。また、ＥＳＤ保護回路６は、出力端子９０に接続されている。
ＥＳＤ保護回路６は、出力端子９０に印加されたＥＳＤ（Electro Static Discharge）によって、電源回路１００内のレベルシフト回路１及びレギュレータ回路２、及び、出力端子９０を介して電源回路１００に接続された他の回路が、破壊されるのを防止する。
ＥＳＤ保護回路６は、例えば、キャパシタを回路の構成素子として含む。より具体的な一例としては、ＥＳＤ保護回路６は、抵抗素子とキャパシタとから形成される遅延回路を含む。以下では、遅延回路を含むＥＳＤ保護回路のことを、遅延回路型ＥＳＤ保護回路とよぶ。
本実施形態において、制御信号ＣＮＴが、レギュレータ回路２に供給される。また、制御信号ＣＮＴは、ＥＳＤ保護回路６に供給される。
制御信号ＣＮＴによって、電源回路１００に対する電源電圧ＶＤＤ１，ＶＤＤ２の投入時（電源回路の駆動時）に、レギュレータ回路２がアクティブ状態にされ、ＥＳＤ保護回路６が、非アクティブ状態にされる。
これによって、電源電圧ＶＤＤ１，ＶＤＤ２，ＶＳＳ１，ＶＳＳ２が電源回路１００に印加された時、ＥＳＤ保護回路６が、レギュレータ回路２から電気的に分離される。それゆえ、電源回路１００の駆動時に、レギュレータ回路２が出力する電圧／電流が、ＥＳＤ保護回路６内にリークし、電源回路１００内に大きな貫通電流（ラッシュ電流）が発生するのを防止できる。
図２を用いて、本実施形態の電源回路１００の内部構成について説明する。
図２は、本実施形態の電源回路１００の内部構成の一例を示す等価回路図である。
図２に示されるように、電源回路１００の出力を調整するためのレギュレータ回路２は、制御ユニット２０と電界効果トランジスタ２５とを含んでいる。
制御ユニット２０は、入力される制御信号ＣＮＴに基づいて、電界効果トランジスタ２５のオン／オフを制御する。電界効果トランジスタ２５は、レギュレータ回路２の出力ノードを形成している。
電界効果トランジスタ２５は、ｐチャネル型のＭＯＳトランジスタ（以下、ｐ型トランジスタ）である。ＭＯＳトランジスタは、高い絶縁耐圧を有する高耐圧トランジスタ（厚膜トランジスタ又はＨＶトランジスタともよばれる）である。
電界効果トランジスタ２５のゲートは、制御ユニット２０に接続されている。電界効果トランジスタ２５の電流経路の一端（例えば、ソース）は、電源線７０に接続されている。電界効果トランジスタ２５の電流経路の他端（例えば、ドレイン）は、出力端子９０に接続されている。また、電界効果トランジスタ２５の電流経路の他端は、制御ユニット２０を経由して、電界効果トランジスタ２５のゲートに接続されている。
本実施形態では、説明の明確化のため、レギュレータ回路２内の出力ノードを形成している電界効果トランジスタ２５のことを、レギュレータトランジスタ２５とよぶ。
制御ユニット２０は、レギュレータトランジスタ２５の電流経路の他端の電位をモニタリングし、レギュレータトランジスタ２５のゲートに印加される電圧を調整する。これによって、レギュレータトランジスタ２５の駆動力及び出力が制御される。レギュレータ回路２内において、制御ユニット２０は、電源回路１００から所定の電圧／電流が出力されるように、レギュレータトランジスタ２５の出力電圧／出力電流ＯｕｔＲＥＧを制御する。
このレギュレータ回路２の制御によって、電源電圧ＶＤＤ１，ＶＤＤ２が印加される電源回路１００は、所定の電圧／電流を出力できる。
例えば、電源電圧ＶＤＤ２が２．８Ｖである場合、レギュレータ回路２は、出力電圧ＯｕｔＲＥＧが１．２Ｖ程度になるように、電源回路１００の出力を調整する。
尚、レギュレータトランジスタ２５の電流経路の他端が、レギュレータトランジスタ２５のゲートに直接接続されてもよい。
図２のＥＳＤ保護回路６は、遅延回路ＤＣ、制御回路６０及び電界効果トランジスタ１７を含んでいる。
遅延回路ＤＣは、電源回路１００の出力端子９０に生じたＥＳＤに起因したパルス（電圧／電流）を、遅延させて、その遅延されたパルスを、制御回路６０に出力する。
遅延回路ＤＣは、１つの抵抗素子１０と１つのキャパシタ１１とによって形成されている。抵抗素子１０の一端は、レギュレータトランジスタ２５に接続されている。抵抗素子１０の他端は、キャパシタ１１の一端に接続され、接続ノードｃｄを形成している。キャパシタ１１の他端は、グランド線７１に接続されている。接続ノードｃｄは、遅延回路ＤＣの出力ノードとなる。
制御回路６０は、制御信号ＣＮＴに基づいて、ＥＳＤ保護回路６をオフ（非アクティブ）状態にする。
制御回路６０は、複数のインバータ１５Ａ，１５Ｂ，１５Ｃ及び複数の制御スイッチ１２Ａ，１２Ｂ，１３Ａ，１３Ｂを含んでいる。
遅延回路ＤＣの出力ノードｃｄと電界効果トランジスタ１７との間に、複数のインバータ１５Ａ，１５Ｂ，１５Ｃが直列に接続されている。
本実施形態において、奇数個（例えば、３個）のインバータ１５Ａ，１５Ｂ，１５Ｃが、直列に接続されている。
１段目のインバータ１５Ａの入力ノードｎｄ１は、遅延回路ＤＣの接続ノードｃｄに接続されている。１段目のインバータ１５Ａの出力ノードは、２段目のインバータ１５Ｂの入力ノードｎｄ２に接続されている。２段目のインバータ１５Ｂの出力ノードは、３段目のインバータ１５Ｃの入力ノードｎｄ３に接続されている。３段目のインバータ１５Ｃの出力ノードｎｄ４は、ＭＯＳトランジスタ１７のゲートに接続されている。
直列接続されたインバータ１５Ａ，１５Ｂ，１５Ｃの出力に基づいて、ＭＯＳトランジスタ１７がオン、又は、オフする。
制御スイッチ１２Ａ，１２Ｂ，１３Ａ，１３Ｂが、インバータ１５Ａ，１５Ｂ，１５Ｃの入出力ノードｎｄ１，ｎｄ２，ｎｄ３，ｎｄ４に、それぞれ接続されている。制御スイッチ１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、電界効果トランジスタ（ＭＯＳトランジスタ）を用いて、形成されている。
遅延回路ＤＣの出力ノードｃｄ側から１番目の電界効果トランジスタ１２Ａの電流経路の一端は、配線（以下では、制御線ともよぶ）７９に接続されている。電界効果トランジスタ１２Ａの電流経路の他端は、インバータ１５Ａの入力ノードｎｄ１に、接続されている。電界効果トランジスタ１２Ａの電流経路の他端は、遅延回路ＤＣの出力ノードｃｄに接続されている。
２番目の電界効果トランジスタ１３Ａの電流経路の一端は、インバータ１５Ｂの入力ノード（インバータ１５Ａの出力ノード）ｎｄ２に接続され、電界効果トランジスタ１３Ａの電流経路の他端は、グランド線７１に接続されている。
３番目の電界効果トランジスタ１２Ｂの電流経路の一端は、配線７９に接続され、電界効果トランジスタ１２Ｂの電流経路の他端は、インバータ１５Ｃの入力ノード（インバータ１５Ｂの出力ノード）ｎｄ３に接続されている。
４番目（最終段）の電界効果トランジスタ１３Ｂの電流経路の一端は、インバータ１５Ｂの出力ノードｎｄ４及び電界効果トランジスタ１７のゲートに接続されている。電界効果トランジスタ１３Ａの電流経路の他端は、グランド線７１に接続されている。
制御スイッチとしての電界効果トランジスタ１２Ａ，１２Ｂ，１３Ａ，１３Ｂのゲートは、制御信号線７５Ｂに接続されている。電界効果トランジスタ１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、制御信号ＣＮＴの信号レベルに応じて、オン、又は、オフする。
インバータ１５Ａ，１５Ｂ，１５Ｃは、例えば、絶縁耐圧が低い低耐圧トランジスタ（薄膜トランジスタ又はＬＶトランジスタともよばれる）によって形成されている。低耐圧トランジスタのゲート絶縁膜の膜厚は、高耐圧トランジスタのゲート絶縁膜の膜厚より薄い。そのため、低耐圧トランジスタの絶縁耐圧は、高耐圧トランジスタの絶縁耐圧より低い。
制御スイッチとしての電界効果トランジスタ１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、例えば、ｎチャネル型ＭＯＳトランジスタである。電界効果トランジスタ１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、高耐圧トランジスタによって形成されている。
本実施形態では、説明の明確化のため、制御回路６０のことを、オフ制御回路６０とよぶ。また、以下では、本実施形態において、制御スイッチとしての電界効果トランジスタのことを、制御トランジスタ１２Ａ，１２Ｂ，１３Ａ，１３Ｂともよぶ。
オフ制御回路６０の出力ノードにゲートが接続されたゲートを有する電界効果トランジスタ１７がｎ型トランジスタである場合、オフ制御回路６０のインバータの個数は、奇数個であれば、１個でもよいし、５個以上でもよい。但し、遅延回路ＤＣの出力ノード（オフ制御回路の入力ノード）側から奇数番目の制御トランジスタの電流経路が奇数番目のインバータの入力ノードと配線（出力端子）７９との間に接続され、偶数番目の制御トランジスタの電流経路が奇数番目のインバータの出力ノードとグランド線７１との間に接続されている。
また、直列接続された複数（例えば、３個以上）のインバータに関して、奇数番目と偶数番目のインバータは、制御トランジスタを共有している。
ＥＳＤ保護回路６内の電界効果トランジスタ１７の電流経路は、レギュレータ回路２の出力ノードとグランド線７１との間に接続されている。
電界効果トランジスタ１７の電流経路の一端（例えば、ドレイン）が、レギュレータ回路２の出力ノード（レギュレータトランジスタ２５の電流経路）に接続され、電界効果トランジスタ１７の電流経路の他端（例えば、ソース）が、グランド線７１に接続されている。電界効果トランジスタ１７のゲートは、オフ制御回路６０の出力ノード（インバータ１５Ｃの出力ノード）ｎｄ４に接続されている。レギュレータトランジスタ２５の電流経路とＥＳＤ保護トランジスタ１７の電流経路との接続ノード（出力端子）９０に、駆動回路２００を経由してパッド端子８１が接続されている。
電界効果トランジスタ１７は、ｎチャネル型の低耐圧ＭＯＳトランジスタから形成されている。本実施形態において、説明の明確化のため、電界効果トランジスタ１７のことを、放電トランジスタ１７ともよぶ。
ＥＳＤがパッド８１（もしくは、ノード９０）で発生した時に、ＥＳＤパルス（ＥＳＤ電圧ＶＥＳＤ／ＥＳＤ電流）によって、ノード９０とＥＳＤ保護回路６のオフ制御回路６０とを接続する配線７９の電位が、上昇する。この配線７９の電位上昇がＥＳＤ保護回路６のトリガとなって、オフ制御回路６０が駆動する。そして、オフ制御回路６０が、放電トランジスタ１７をオン状態にする。
ノード９０に印加されたＥＳＤパルスは、オン状態の放電トランジスタ１７によって、グランドに放電される。これによって、電源回路１００及び電源回路１００に接続された他の回路が、ＥＳＤから保護される。
ＥＳＤ保護回路６は、例えば、オフ制御回路６０内のインバータの駆動力又は個数を制御することによって、電源電圧（レギュレータ回路の出力）の立ち上がり直前でオフになるように設計されていることが好ましい。
尚、ＥＳＤパルスは、正の極性又は負の極性を有する。負の極性のＥＳＤパルスを放電させるために、レギュレータ回路２の出力ノード（出力端子）９０とグランド線７１との間に、ダイオードがＥＳＤ保護回路６０と並列に接続されてもよい。例えば、ダイオードのカソードが、出力端子に接続され、ダイオードのアノードが、グランド線に接続されている。
レベルシフト回路１は、第１の電源系統ＶＤＤ１，ＶＳＳ１に接続される。電源電圧ＶＤＤ１，ＶＳＳ１が、レベルシフト回路１に印加される。レベルシフト回路１は、第２の電源系統ＶＤＤ２，ＶＳＳ２と同じレベルになるように、電源電圧ＶＤＤ１，ＶＳＳ１を、昇圧（又は、降圧）する。
例えば、第１の電源系統ＶＤＤ１，ＶＳＳ１側の他の回路からの信号（例えば、ロジック信号）Ｓｇが、インバータ３を経由して、レベルシフト回路１に入力される。レベルシフト回路１は、例えば、第１の電源系統に対応する外部からの信号Ｓｇの信号レベルを、第２の電源系統に対応するように、シフトする。
インバータ（バッファ）３は、第１の電源系統ＶＤＤ１，ＶＳＳ１側（レベルシフト回路１側）に設けられ、電源電圧ＶＤＤ１，ＶＳＳ１によって駆動される。
レベルシフト回路１は、電源電圧ＶＤＤ１，ＶＳＳ１，ＶＤＤ２，ＶＳＳ２の印加及び他の回路から信号Ｓｇの入力の少なくとも１つを検知して、制御信号ＣＮＴを、レギュレータ回路２及びＥＳＤ保護回路６に出力する。電源電圧ＶＤＤ１，ＶＳＳ１，ＶＤＤ２，ＶＳＳ２が印加された時、制御信号ＣＮＴによって、レギュレータ回路２がアクティブ状態にされ、ＥＳＤ保護回路６が非アクティブ状態にされる。これによって、レギュレータ回路２が出力電圧ＯｕｔＲＥＧの出力を開始したとき、ＥＳＤ保護回路６を、レギュレータ回路２の出力ノード（電源回路の出力端子）から実質的に電気的に分離できる。
例えば、レベルシフト回路１は、電源電圧ＶＤＤ１，ＶＳＳ１，ＶＤＤ２，ＶＳＳ２の印加及び他の回路から信号Ｓｇの入力の検知結果に基づいて、レギュレータ回路２及びＥＳＤ保護回路６の動作を制御する制御信号ＣＮＴを生成する制御信号生成ユニット１９を有している。
レベルシフト回路１から出力された制御信号ＣＮＴは、インバータ（バッファ）５Ａ，５Ｂを介して、レギュレータ回路２及びＥＳＤ保護回路６に供給される。
インバータ５Ａ，５Ｂは、電源線７０に印加された電源電圧ＶＤＤ２及びグランド電圧ＶＳＳ２によって、駆動する。電源電圧ＶＤＤ２及びグランド電圧ＶＳＳ２が印加されたとき、インバータ５Ａ，５Ｂは、アクティブ状態になる。アクティブ状態のインバータ５Ａ，５Ｂは、入力された制御信号ＣＮＴを、制御信号線７５Ａ，７５Ｂを経由して、レギュレータ回路７５及びＥＳＤ保護回路６内のオフ制御回路６０へ転送する。
電源電圧ＶＤＤ１，ＶＤＤ２が電源回路１００に印加されていない場合、制御信号ＣＮＴは、“Ｌ”レベルに設定され、電源電圧ＶＤＤ１，ＶＤＤ２が電源回路１００に印加されている場合、制御信号ＣＮＴは、“Ｈ”レベルに設定されている。
例えば、インバータ３は、低耐圧トランジスタから形成され、インバータ５Ａ，５Ｂは、高耐圧トランジスタから形成されている。
制御信号線７５Ａ，７５Ｂとグランド線７１との間に、抵抗素子７が接続されている。抵抗素子７は、電源回路１００の動作の安定化のために、制御信号線７５Ａ，７５Ｂとグランド線７１との間に、設けられている。制御信号線７５Ａ，７５Ｂの電位が上昇した際に、レベルシフト回路１又はＥＳＤ保護回路６がフローティング状態になるのを、抵抗素子７によって、抑制される。
（２） 動作
図３及び図４を参照して、実施形態の半導体回路（電源回路）５０の動作について、説明する。ここでは、図３及び図４に加えて、図１及び図２も用いて、実施形態の電源回路５０の動作について、説明する。
図３を用いて、ＥＳＤが電源回路１００に印加された場合における図２の電源回路の動作（以下では、ＥＳＤ保護動作ともよぶ）を説明する。
図３は、ＥＳＤ保護動作時における電源回路内の各ノードの電圧値又は電流値に対応する信号レベルを示すタイミングチャートである。
電源回路１００が駆動されていないときに、電源回路５０においてＥＳＤが発生する場合がある。
図３に示されるように、電源電圧ＶＤＤ１，ＶＤＤ２が電源回路１００に印加されていないとき、電源電圧ＶＤＤ１，ＶＤＤ２のレベル（電圧、信号レベル）は、“Ｌ”レベルである。また、外部から電源回路１０に対する信号Ｓｇの入力もない。
電源回路５０が非駆動状態であるので、制御信号線７５Ａ，７５Ｂの電位は、“Ｌ”レベルである。この結果として、制御信号ＣＮＴの信号レベルは、“Ｌ”レベルである。
“Ｌ”レベルの信号ＣＮＴが、レギュレータ回路２及びＥＳＤ保護回路６内のオフ制御回路６０に、供給される。
制御信号ＣＮＴが“Ｌ”レベルである場合、レギュレータ回路２は非アクティブ状態であり、レギュレータトランジスタ２５は、制御ユニット２０の制御によって、オフしている。
電源回路１００及び駆動回路２００が動作していない時にＥＳＤがパッド８１に発生した場合、パッド８１に回路２００を経由して接続される出力ノード９０（ＯｕｔＲＥＧ）の電位が、印加されたＥＳＤパルスに起因して、上昇する。図３に示されるように、ＥＳＤ発生時において、レギュレータ回路２の出力ノード９０（ＯｕｔＲＥＧ）に、ＥＳＤパルスに起因した電圧（以下では、ＥＳＤ電圧とよぶ）ＶＥＳＤが印加され、その電圧に応じた大きさを有する電流（以下では、ＥＳＤ電流とよぶ）が発生する。ＥＳＤパルスの電圧値ＶＥＳＤは、例えば、数Ｖ〜数ｋＶであって、電源回路１００に用いられる電源電圧ＶＤＤ１，ＶＤＤ２より大きい。
ＥＳＤにより配線（オフ制御線）７９の電位が上昇する結果として、オフ制御回路６０内のインバータ１５Ａ，１５Ｂ，１５Ｃが駆動される。配線７９を経由して、ＥＳＤパルスＶＥＳＤが、遅延回路ＤＣに供給される。
図３に示されるように、ＥＳＤパルスは、遅延回路ＲＣによって遅延され、且つ、電圧降下されて、オフ制御回路６０の入力ノード（インバータ１５Ａの入力ノード）ｎｄ１に入力される。“Ｈ”レベルのＥＳＤパルスがオフ制御回路６０内に入力される前に、オフ制御回路６０は駆動状態（信号出力状態）となっている。または、インバータ１５Ａに入力される電圧は、インバータ１５Ａ，１５Ｂ，１５Ｃに対して“Ｈ”レベルを示す電圧値より小さくなっている。
このため、ＥＳＤ発生の直後（インバータ１５Ａ，１５Ｂ，１５Ｃの駆動開始時）において、オフ制御回路６０の入力ノードとなる初段のインバータ１５Ａに、遅延回路ＤＣからの“Ｌ”レベルの信号が入力されているのと、等価になる。入力された“Ｌ”レベルの信号は、３つのインバータ１５Ａ，１５Ｂ，１５Ｃを経由することによって、“Ｈ”レベルの信号に遷移し、“Ｈ”レベルの信号が、オフ制御回路６０から出力される。
オフ制御回路６０の出力ノードｎｄ２からの“Ｈ”レベルの信号が、放電トランジスタ（ｎ型ＭＯＳトランジスタ）１７のゲートに入力され、放電トランジスタ１７はＥＳＤの発生とほぼ同時にオンする。
ＥＳＤ電流が、オン状態の放電トランジスタ１７のチャネルを流れ、放電トランジスタ１７の出力ノードＯＴｒからグランド線７１に放出される。これによって、パッド８１に発生したＥＳＤパルスが、放電される。
尚、オフ制御回路６０内の各Ｎ型ＭＯＳトランジスタ１２Ａ，１２Ｂ，１３Ａ，１３Ｂのゲートに、制御信号線７５の“Ｌ”レベルの信号（電位）が印加され、各トランジスタ１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、実質的にオフしている。それゆえ、ＥＳＤの発生時、インバータの入力ノードｎｄ１，ｎｄ２，ｎｄ３は、制御トランジスタ１２Ａ，１２Ｂの電流経路を経由して、“Ｈ”レベルの配線７９に接続されない。
以上のように、図３に示される動作によって、電源電圧ＶＤＤ１，ＶＤＤ２が投入されていないとき、発生したＥＳＤから、ＥＳＤ保護回路６によって、電源回路１００及びそれに接続された他の回路が、保護される。
図４を用いて、電源回路１００及び電源回路１００に接続された他の回路に電源電圧が投入され、各回路が所定の機能を実行する場合（以下、通常動作とよぶ）における、電源回路１００の動作について説明する。
図４は、電源電圧が投入された電源回路１００の通常動作時における電源回路１００内の各ノードの電圧値又は電流値に対応する信号レベルを示すタイミングチャートである。
電源電圧ＶＤＤ１，ＶＤＤ２が電源回路１００に投入された場合、電源電圧ＶＤＤ１，ＶＤＤ２のレベル（電圧、信号レベル）が、“Ｈ”レベルになる。レベルシフト回路１は、電源電圧ＶＤＤ１を調整して、電源電圧ＶＤＤ２を出力する。例えば、電源電圧ＶＤＤ２は、レベルシフト回路１が電源電圧ＶＤＤ１をレベルシフトさせた電圧Ｖｒｓを電源線７０に出力することによって、生成される。
電源電圧ＶＤＤ１，ＶＳＳ１の投入とともに、例えば、インバータ（バッファ）３を経由して、外部からの信号（ロジック信号）Ｓｇが、レベルシフト回路１に入力される。
レベルシフト回路１は、電源電圧ＶＤＤ１，ＶＤＤ２の印加又は外部からの信号の入力を検知し、“Ｈ”レベルの信号を、制御信号生成ユニット１９に生成させる。生成された“Ｈ”レベルの信号が、制御信号ＣＮＴとして、レベルシフト回路１から出力される。“Ｈ”レベルの制御信号ＣＮＴは、２つのインバータ５Ａ，５Ｂを経由して、制御信号線７５Ａ，７５Ｂに供給される。
制御信号ＣＮＴによって、制御信号線７５Ａ，７５Ｂの電位は、“Ｈ”レベル（例えば、電圧ＶＤＤ２）に遷移する。
“Ｈ”レベルの制御信号ＣＮＴが、制御信号線７５Ａを経由して、レギュレータ回路２内の制御ユニット２０に供給される。この制御信号ＣＮＴに基づいて、制御ユニット２０は、レギュレータトランジスタ（ｐ型ＭＯＳトランジスタ）２５を、オン状態にする。レギュレータ回路２がアクティブ状態になり、その出力ノード９０の電位ＯｕｔＲＥＧは、上昇する。
“Ｈ”レベルの制御信号ＣＮＴが、制御信号線７５Ｂを経由して、オフ制御回路６０内の各制御トランジスタ（ｎ型トランジスタ）１２Ａ，１２Ｂ，１３Ａ，１３Ｂのゲートに、供給される。これによって、制御トランジスタ１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、オン状態になる。
レギュレータ回路２の駆動によるレギュレータトランジスタ２５の出力ノードの電位の上昇により、配線（制御線）７９の信号レベルは、レギュレータ回路２の出力ノードＯｕｔＲＥＧ（９０）の電位の上昇に追従して、上昇する。
そして、配線７９の電位の上昇に伴って、配線７９に接続されたオン状態の制御トランジスタ１２Ａ，１２Ｂのチャネルを経由して、インバータ１５Ａ，１５Ｃの入力ノードの電位は、上昇する。
レギュレータトランジスタ２５の駆動力に応じた所定の期間が経過すると、レギュレータ回路２の出力ノード９０から一定の出力電圧ＶＲＥＧが出力される。
オフ制御回路６０の初段のインバータ１５Ａの入力ノードｎｄ１（又は、最終段のインバータ１５Ｃの入力ノードｎｄ１）に、“Ｈ”レベルに対応する電位（例えば、出力電圧ＶＲＥＧの２分の１以上の電位）が印加されると、オフ制御回路６０の最終段のインバータ１５Ｃは、“Ｌ”レベルの信号を出力する。
このように、オフ制御回路６０内において、“Ｌ”レベルの信号が、ＥＳＤ保護回路６内の放電トランジスタとしてのｎ型ＭＯＳトランジスタ１７のゲートに、供給されるため、放電トランジスタ１７は、オフする。
これによって、レギュレータ回路２の駆動開始時、ＥＳＤ保護回路６は、レギュレータ回路２の出力ノード９０から実質的に電気的に分離される。それゆえ、レギュレータ回路２の出力ＯｕｔＲＥＧが、ＥＳＤ保護回路６にリークすることは、ほとんどない。
そして、電源回路１００がオフされ、電源電圧ＶＤＤ１，ＶＤＤ２の印加が停止されると、制御信号ＣＮＴは、“Ｌ”レベルにされる。レギュレータ回路２が非アクティブ状態にされ、出力ノードＯｕｔＲｅｇの電位が下降し、“Ｌ”レベル（ゼロ）になる。これによって、電源回路１００の動作が、停止される。
尚、信号線７９の電位レベルが、“Ｈ”レベルになるまでの期間（レギュレータ回路２が定格電圧ＶＲＥＧ／定格電流を出力するまでの期間）において、“Ｌ”レベルの信号に相当する電位が、オフ制御回路２０に印加される。それゆえ、“Ｌ”レベルから放電トランジスタ１７のしきい値電圧に相当する電位に上昇するまでの期間において、放電トランジスタ１７がオン状態になり、放電トランジスタ１７の出力ノードＯＴｒに、電圧／電流が生じる可能性がある。
但し、出力トランジスタ１７がオン状態になっている期間は、レギュレータ回路２の駆動が開始されて所定の電圧を出力するまでの期間内に収まり、出力トランジスタ１７がオン状態になっている期間は短い。また、レギュレータ回路２の駆動が開始されて所定の電圧を出力するまでの期間において、出力ノード（出力端子）９０とグランド線７１との間の電位差も、小さい。それゆえ、レギュレータ回路２の駆動が開始されて所定の電圧を出力するまでの期間内において、オン状態になる出力トランジスタ１７による悪影響は、ほとんど無い。信号線７９の電位レベルが、“Ｈ”レベルから“Ｌ”レベルになるまでの期間においても、これと同様である。
以上のように、本実施形態の電源回路１００は、レベルシフト回路１が、出力を調整するレギュレータ回路２及びＥＳＤを放電させるＥＳＤ保護回路（例えば、遅延回路型ＥＳＤ保護回路）６のアクティブ／非アクティブ状態を制御する制御信号ＣＮＴを、出力する。
電源回路１００に電源電圧ＶＤＤ１，ＶＤＤ２が投入されない場合に、発生したＥＳＤから電源回路１００を保護できる。
本実施形態の電源回路１００に電源電圧ＶＤＤ１，ＶＤＤ２が投入され、電源回路１００が起動された場合、レベルシフト回路１からの制御信号ＣＮＴに基づいて、ＥＳＤ保護回路６を非アクティブ状態とし、ＥＳＤ保護回路１をレギュレータ回路２（電源回路１００の出力端子９０）から電気的に分離される。
それゆえ、本実施形態の電源回路１００は、電源回路１００に対する電源電圧ＶＤＤ１，ＶＤＤ２の投入時、ＥＳＤ保護回路６内にリーク電流（ラッシュ電流）が流れるのを防止でき、リーク電流に起因したレギュレータ回路２の動作不良を抑制でき、電源回路１００を安定に起動できる。
したがって、本実施形態の半導体回路によれば、ＥＳＤ保護回路の誤動作に起因した半導体回路の動作不良を、抑制できる。
［その他］
上述において、図２に、本実施形態の半導体回路が含むＥＳＤ保護回路の内部構成が示されている。しかし、本実施形態の半導体回路が含むＥＳＤ保護回路は、レベルシフト回路からの制御信号に基づいて、半導体回路が含むレギュレータ回路と電気的に分離できる内部構成を有していれば、図２の内部構成に限定されない。
実施形態の半導体回路は、例えば、ロジック回路、イメージセンサ、フラッシュメモリ及びそれらを含むシステムＬＳＩに用いることができる。
例えば、本実施形態の半導体回路（電源回路）は、ＣＭＯＳイメージセンサ（又はＣＣＤセンサ及びイメージセンサからの信号を処理する信号処理回路（ＤＳＰ：Digital Signal Processor）に接続される。
例えば、イメージセンサのセンサ部（画素アレイ）及びＡＤ変換回路は、厚膜トランジスタを用いて形成され、例えば、ＤＳＰのようなロジック回路は、薄膜トランジスタを用いて形成されている。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：レベルシフト回路、２：レギュレータ回路、６：ＥＳＤ保護回路、１７，２５：電界効果トランジスタ、１００：電源回路。

Claims (5)

  1. 第１の電圧が印加される第１の電源端子と、
    前記第１の電圧と異なる第２の電圧が印加される第２の電源端子と、
    前記第２の電圧を調整し、調整した前記第２の電圧を出力電圧として出力端子に出力するレギュレータ回路と、
    前記出力端子に発生したＥＳＤを放電させるためのＥＳＤ保護回路と、
    前記第１の電圧を前記第２の電圧にシフトさせ、前記第１及び第２の電圧の印加の有無に応じて前記レギュレータ回路と前記ＥＳＤ保護回路とに対する制御信号を出力するレベルシフト回路と、
    を具備し、
    前記ＥＳＤ保護回路は、抵抗素子とキャパシタとから形成される第１の回路、及び、グランド端子と前記出力端子との間に接続された第１の電流経路と、第１のゲートとを有する第１のトランジスタ、及び、前記第１の回路の出力ノードと前記第１のトランジスタの第１のゲートとの間に接続された第２の回路、を含み、
    前記レギュレータ回路は、前記制御信号が入力される第１の制御ユニット、及び、前記第１の制御ユニットに接続された第２のゲートと、前記第２の電源端子に接続される第２の電流経路の一端と、前記第１の制御ユニット及び前記出力端子に接続される前記第２の電流経路の他端とを有する第２のトランジスタ、を含み、
    前記第２の回路は、前記抵抗素子と前記キャパシタとの接続点に接続される入力ノードと、前記第１のトランジスタの第１のゲートに接続される出力ノードとを有するインバータ、及び、前記制御信号が供給される第１の制御線に接続される第１の制御端子と、前記出力端子に接続される第２の制御線と前記インバータの前記入力ノードとの間に接続された第３の電流経路とを有する第１の制御スイッチ、及び、前記第１の制御線に接続される第２の制御端子と、前記インバータの前記出力ノードと前記グランド端子との間に接続された第４の電流経路とを有する第２の制御スイッチ、を含み、
    前記制御信号に基づいて、前記第１の制御ユニットが、前記第２のトランジスタのオン及びオフを制御し、
    前記第１及び第２の電圧が印加されないときに前記出力端子に前記ＥＳＤが発生した場合、前記第１の回路から前記インバータに供給された入力信号に基づいて、前記第１のトランジスタをオンさせる出力信号を、前記インバータが前記第１のトランジスタに出力する、
    前記第１及び第２の電圧が印加され、前記出力端子に前記出力電圧が印加された場合に、前記制御信号に基づいて、前記第１及び第２の制御スイッチがオンされ、オン状態の前記第１の制御スイッチの前記第３の電流経路からの前記インバータに供給された入力信号に基づいて、前記第１のトランジスタをオフさせる信号を、前記インバータが前記第１のトランジスタに出力する、
    ことを特徴とする半導体回路。
  2. 第１の電圧が印加される第１の電源端子と、
    前記第１の電圧と異なる第２の電圧が印加される第２の電源端子と、
    前記第２の電圧を調整し、調整した前記第２の電圧を出力電圧として出力端子に出力するレギュレータ回路と、
    前記出力端子に発生したＥＳＤを放電させるためのＥＳＤ保護回路と、
    前記第１の電圧の大きさを前記第２の電圧の大きさにシフトし、前記第１及び第２の電圧の印加の有無に応じて前記レギュレータ回路と前記ＥＳＤ保護回路とに対する制御信号を出力するレベルシフト回路と、
    前記ＥＳＤ保護回路内に設けられ、グランド端子と前記出力端子との間に接続された第１の電流経路、及び、前記ＥＳＤ保護回路から第１又は第２の信号が供給される第１のゲートを有する第１のトランジスタと、
    を具備し、
    前記第１及び第２の電圧が印加されないときに前記出力端子に前記ＥＳＤが発生した場合、前記ＥＳＤ保護回路は、発生した前記ＥＳＤに基づいて、前記第１の信号を、前記第１のトランジスタに供給し、前記第１のトランジスタをオンさせ、
    前記第１及び第２の電圧が印加され、前記出力端子に前記出力電圧が印加された場合、前記レベルシフト回路は、前記制御信号を出力し、前記ＥＳＤ保護回路は、前記制御信号に基づいて、前記第２の信号を、前記第１のトランジスタに供給し、前記第１のトランジスタをオフさせる、
    ことを特徴とする半導体回路。
  3. 前記ＥＳＤ保護回路は、
    抵抗素子とキャパシタとから形成される第１の回路と、
    前記第１の回路の出力ノードと前記第１のトランジスタの前記第１のゲートとの間に接続された第２の回路とを、含み、
    前記第２の回路は、前記出力端子から前記第１の回路に供給された前記ＥＳＤに基づいて、前記第１の信号を、前記第１のトランジスタに出力し、
    前記第２の回路は、前記制御信号に基づいて、前記第２の信号を、前記第１のトランジスタに出力する、
    ことを特徴とする請求項２に記載の半導体回路。
  4. 前記レギュレータ回路は、
    前記制御信号が入力される第１の制御ユニットと、
    前記第１の制御ユニットに接続された第２のゲート、前記第２の電源端子に接続される第２の電流経路の一端、及び、前記第１の制御ユニット及び前記出力端子に接続される前記第２の電流経路の他端を有する第２のトランジスタと、を含み、
    前記制御信号に基づいて、前記第１の制御ユニットが、前記第２のトランジスタのオン及びオフを制御する、
    ことを特徴とする請求項２又は３に記載の半導体回路。
  5. 前記第２の回路は、
    前記抵抗素子と前記キャパシタとの接続点に接続される入力ノード、及び、前記第１のトランジスタの第１のゲートに接続される出力ノードを有するインバータと、
    前記制御信号が供給される第１の制御線に接続される第１の制御端子、及び、前記出力端子に接続される第２の制御線と前記インバータの前記入力ノードとの間に接続された第３の電流経路、を有する第１の制御スイッチと、
    前記第１の制御線に接続される第２の制御端子、及び、前記インバータの前記出力ノードと前記グランド端子との間に接続された第４の電流経路、を有する第２の制御スイッチと、
    を含み、
    前記第１及び第２の電圧が印加されないときに前記出力端子に前記ＥＳＤが発生した場合、前記ＥＳＤに起因して前記第１の回路から前記インバータに供給された入力信号に基づいて、前記第１の信号を、前記インバータが前記第１のトランジスタに出力し、
    前記第１及び第２の電圧が印加され、前記出力端子に前記出力電圧が印加された場合に、前記制御信号に基づいて、前記第１及び第２の制御スイッチがオンされ、オン状態の前記第１の制御スイッチの前記第３の電流経路から前記インバータに供給された入力信号に基づいて、前記第２の信号を、前記インバータが前記第１のトランジスタに出力する、
    ことを特徴とする請求項３に記載の半導体回路。
JP2012207564A 2012-09-20 2012-09-20 半導体回路 Expired - Fee Related JP5752659B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012207564A JP5752659B2 (ja) 2012-09-20 2012-09-20 半導体回路
US13/777,188 US20140078624A1 (en) 2012-09-20 2013-02-26 Semiconductor integrated circuit with esd protection circuit
KR1020130021195A KR101424917B1 (ko) 2012-09-20 2013-02-27 Esd 보호 회로를 구비한 반도체 집적 회로
CN201310070814.8A CN103684397A (zh) 2012-09-20 2013-03-06 具备esd保护电路的半导体集成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012207564A JP5752659B2 (ja) 2012-09-20 2012-09-20 半導体回路

Publications (2)

Publication Number Publication Date
JP2014063854A JP2014063854A (ja) 2014-04-10
JP5752659B2 true JP5752659B2 (ja) 2015-07-22

Family

ID=50274223

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012207564A Expired - Fee Related JP5752659B2 (ja) 2012-09-20 2012-09-20 半導体回路

Country Status (4)

Country Link
US (1) US20140078624A1 (ja)
JP (1) JP5752659B2 (ja)
KR (1) KR101424917B1 (ja)
CN (1) CN103684397A (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6088894B2 (ja) * 2013-04-09 2017-03-01 株式会社メガチップス 過電圧保護回路
US9466978B2 (en) * 2013-08-30 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection for level-shifter circuit
KR102045253B1 (ko) * 2013-09-12 2019-11-18 삼성전자주식회사 전자 장치의 정전기 방전 검출 방법 및 장치
JP6557562B2 (ja) * 2015-03-17 2019-08-07 ルネサスエレクトロニクス株式会社 送信回路及び半導体装置
KR20170017083A (ko) 2015-08-05 2017-02-15 에스케이하이닉스 주식회사 집적 회로
CN105529693A (zh) * 2015-09-01 2016-04-27 北京中电华大电子设计有限责任公司 一种集成电路内部esd保护电路
CN107123977B (zh) 2016-02-24 2019-04-19 比亚迪股份有限公司 晶体管的驱动电路
US10199369B2 (en) 2016-03-04 2019-02-05 Analog Devices, Inc. Apparatus and methods for actively-controlled transient overstress protection with false condition shutdown
US10177566B2 (en) 2016-06-21 2019-01-08 Analog Devices, Inc. Apparatus and methods for actively-controlled trigger and latch release thyristor
US10734806B2 (en) * 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
US10861845B2 (en) 2016-12-06 2020-12-08 Analog Devices, Inc. Active interface resistance modulation switch
US11387648B2 (en) 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces
CN114421444A (zh) * 2022-01-04 2022-04-29 格兰菲智能科技有限公司 静电放电保护电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4132270B2 (ja) 1998-04-20 2008-08-13 三菱電機株式会社 半導体集積回路装置
US6556409B1 (en) 2000-08-31 2003-04-29 Agere Systems Inc. Integrated circuit including ESD circuits for a multi-chip module and a method therefor
JP4102277B2 (ja) * 2003-09-12 2008-06-18 株式会社東芝 半導体集積回路装置
JP4515822B2 (ja) * 2004-05-25 2010-08-04 株式会社東芝 静電保護回路及びこれを用いた半導体集積回路装置
US7196890B2 (en) * 2004-11-12 2007-03-27 Texas Instruments Incorporated Electrostatic discharge protection power rail clamp with feedback-enhanced triggering and conditioning circuitry
JP4647294B2 (ja) * 2004-11-26 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
CN101421896A (zh) * 2006-04-21 2009-04-29 沙诺夫公司 通过电源状态检测的esd箝位控制
US20070247772A1 (en) * 2006-04-21 2007-10-25 Sarnoff Corporation Esd clamp control by detection of power state
EP2080225B1 (en) * 2006-11-15 2015-03-18 Nxp B.V. Protection circuit with overdrive technique
WO2010082608A1 (ja) * 2009-01-14 2010-07-22 ミツミ電機株式会社 保護監視回路、電池パック、二次電池監視回路、及び保護回路
JP2011040520A (ja) * 2009-08-10 2011-02-24 Asahi Kasei Electronics Co Ltd 保護回路
JP5540924B2 (ja) * 2010-06-18 2014-07-02 富士通セミコンダクター株式会社 集積回路装置及びその静電保護回路の制御方法

Also Published As

Publication number Publication date
CN103684397A (zh) 2014-03-26
US20140078624A1 (en) 2014-03-20
KR101424917B1 (ko) 2014-08-01
JP2014063854A (ja) 2014-04-10
KR20140038289A (ko) 2014-03-28

Similar Documents

Publication Publication Date Title
JP5752659B2 (ja) 半導体回路
RU2458460C2 (ru) Полупроводниковое устройство и дисплейное устройство
JP5220240B2 (ja) カップリング回路、このカップリング回路を含むドライバ回路、およびこのカップリング回路の制御方法
US9806716B2 (en) Output signal generation circuitry for converting an input signal from a source voltage domain into an output signal for a destination voltage domain
US8045349B2 (en) Charge pump-type DC/DC converter
TW201603489A (zh) 電壓位準移位驅動電路
JP5352500B2 (ja) 半導体装置
JP2007166685A (ja) 逆流防止回路
JP2006302971A (ja) 電源クランプ回路及び半導体装置
JP2014026996A (ja) Ｅｓｄ保護回路
JP2019012753A (ja) 電源保護回路
JP2006014263A (ja) Ｅｓｄ防止用レベルシフター
US7675347B2 (en) Semiconductor device operating in an active mode and a standby mode
US7514960B2 (en) Level shifter circuit
JP2014120711A (ja) Ｅｓｄ保護回路
JP7134255B2 (ja) チャージポンプ回路及び半導体装置
US7965482B2 (en) ESD protection circuit and semiconductor device
JP2009260832A (ja) 半導体装置
JP2009117426A (ja) 電源回路及び携帯機器
JP2012114504A (ja) 電源スイッチ回路
JP2009021332A (ja) 静電気放電保護回路
JP2016136681A (ja) スイッチ回路
JP2009089349A (ja) 負荷駆動回路、遅延回路、および半導体装置
JP5166148B2 (ja) Ｅｓｄ保護回路および半導体装置
JP7191124B2 (ja) チャージポンプ回路及び半導体装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140109

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140819

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150106

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150306

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150421

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150520

LAPS Cancellation because of no payment of annual fees