KR101424917B1 - Esd 보호 회로를 구비한 반도체 집적 회로 - Google Patents

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Abstract

하나의 실시 형태에 따르면, 반도체 집적 회로에는, 제1 전원 단자, 제2 전원 단자, 레귤레이터 회로, ESD 보호 회로 및 레벨 시프트 회로가 설치된다. 제1 전원 단자는, 제1 전압이 인가된다. 제2 전원 단자는, 제1 전압과 상이한 제2 전압이 인가된다. 레귤레이터 회로는, 제2 전압을 조정하고, 조정된 제2 전압을 출력 전압으로서 출력 단자에 출력한다. ESD 보호 회로는, 출력 단자에 발생한 ESD를 방전한다. 레벨 시프트 회로는, 제1 전압의 크기를 제2 전압의 크기로 레벨 시프트하고, 제1 및 제2 전압의 인가 유무에 따라 레귤레이터 회로와 ESD 보호 회로를 전기적으로 분리하는 제1 제어 신호를 출력한다.

Description

ESD 보호 회로를 구비한 반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT HAVING ESD PROTECTION CIRCUIT}
(관련 문헌의 인용)
본 출원은, 2012년 9월 20일에 출원한 선행하는 일본 특허 출원 2012-207564호에 의한 우선권의 이익에 기초를 두고, 또한, 그 이익을 청구하고 있으며, 그 내용 전체가 인용에 의해 본 명세서에 포함된다.
여기서 설명하는 실시 형태는, ESD 보호 회로를 구비한 반도체 집적 회로에 관한 것이다.
정전기 방전(Electrostatic Discharge ESD)에 의한 반도체 집적 회로의 파괴를 방지하기 위해, ESD 보호 회로가, 반도체 집적 회로에 설치되어 있다.
ESD 보호 회로는, 반도체 집적 회로에 전원 전압이 인가되지 않을 때, ESD로부터 반도체 집적 회로를 보호한다. 반도체 집적 회로에 전원 전압이 인가되고 반도체 집적 회로가 구동되고 있을 때, ESD 보호 회로는 구동되지 않는다.
반도체 집적 회로가 구동되고 있을 때, ESD 보호 회로에 리크 전류가 공급된 경우나 ESD 보호 회로가 접속된 배선의 전위가 상승한 경우, ESD 보호 회로가 오동작할 가능성이 있다. ESD 보호 회로의 오동작이, 반도체 집적 회로의 동작 불량을 야기할 가능성이 있다.
본 발명의 과제는, 반도체 회로의 동작 불량을 억제하는 것에 있다.
일 실시 형태에 따르면, 반도체 집적 회로에는, 제1 전원 단자, 제2 전원 단자, 레귤레이터 회로, ESD 보호 회로 및 레벨 시프트 회로가 설치된다. 제1 전원 단자는, 제1 전압이 인가된다. 제2 전원 단자는, 제1 전압과 상이한 제2 전압이 인가된다. 레귤레이터 회로는, 제2 전압을 조정하고, 조정된 제2 전압을 출력 전압으로서 출력 단자에 출력한다. ESD 보호 회로는, 출력 단자에 발생한 ESD를 방전한다. 레벨 시프트 회로는, 제1 전압의 크기를 제2 전압의 크기로 레벨 시프트하고, 제1 및 제2 전압의 인가 유무에 따라 레귤레이터 회로와 ESD 보호 회로를 전기적으로 분리하는 제1 제어 신호를 출력한다. 반도체 집적 회로의 구동시에, 제1 제어 신호에 기초하여 ESD 보호 회로가 레귤레이터 회로로부터 전기적으로 분리된다.
본 발명은, 반도체 회로의 동작 불량을 억제할 수 있다.
도 1은 실시 형태에 관계되는 반도체 집적 회로의 구성을 도시하는 모식 블록도.
도 2는 실시 형태에 관계되는 전원 회로의 구성을 도시하는 회로도.
도 3은 실시 형태에 관계되는 전원 회로가 구동되지 않고, ESD가 인가되었을 때의 전원 회로의 동작을 나타내는 타이밍차트.
도 4는 실시 형태에 관계되는 구동시의 전원 회로의 동작을 나타내는 타이밍차트.
이하에, 또 다른 복수의 실시예에 대해, 도면을 참조하면서 설명한다. 도면에 있어서, 동일한 부호는 동일 혹은 유사 부분을 나타내고 있다.
실시 형태에 따른 ESD 보호 회로를 구비한 반도체 집적 회로에 대해, 도면을 참조하여 설명한다. 도 1은 반도체 집적 회로의 구성을 도시하는 모식 블록도이다. 도 2는 전원 회로의 구성을 도시하는 회로도이다.
도 1에 도시한 바와 같이, 반도체 집적 회로(300)에는, 전원 회로(100), 구동 회로(200), 전원선(70), 그라운드선(71), 단자(81), 단자 Pvdd1, 단자 Pvdd2, 단자 Pvss1, 단자 Pvss2 및 단자 Psg가 설치된다. 전원 회로(100)에는, 레벨 시프트 회로(1), 레귤레이터 회로(2) 및 ESD 보호 회로(6), 전원선(70) 및 그라운드선(71)이 설치된다.
반도체 집적 회로(300)는, 제1 전원 계통에 접속되는 단자 Pvdd1(제1 전원 단자) 및 단자 Pvss1(제1 그라운드 단자)과, 제2 전원 계통에 접속되는 단자 Pvdd2(제2 전원 단자) 및 단자 Pvss2(제2 그라운드 단자)를 갖는다.
제1 전원 계통은, 단자 Pvdd1을 통해 공급되는 전원 전압 VDD1(제1 전압)과 그라운드 전압 VSS1로 구성된다. 제2 전원 계통은, 단자 Pvdd2를 통해 공급되는 전원 전압 VDD2(제2 전압)와 그라운드 전압 VSS2로 구성된다. 전원 전압 VDD1 및 전원 전압 VDD2는, 구동 전압이라고도 칭한다. 그라운드 전압 VSS1 및 그라운드 전압 VSS2는, 접지 전위라고도 칭한다.
전원 전압 VDD1과 전원 전압 VDD2는 서로 상이한 전압값을 갖고, 예를 들면 전원 전압 VDD1은, 전원 전압 VDD2보다 낮게 설정된다. 그라운드 전압 VSS1, 그라운드 전압 VSS2는, 예를 들면 동일한 크기의 전압(예를 들면, 0V)으로 설정된다.
레벨 시프트 회로(1)는, 제1 및 제2 전원 계통에 접속되어 있다. 레벨 시프트 회로(1)에는, 단자 Psg를 통해 신호 Sg가 입력된다. 레벨 시프트 회로(1)는, 도시하지 않은 인버터를 통해 제어 신호 CNT(제1 제어 신호)를 출력한다.
레벨 시프트 회로(1)는, 제1 전원 계통의 전원 전압 VDD1 및 그라운드 전압 VSS1과 제2 전원 계통의 전원 전압 VDD2 및 그라운드 전압 VSS2와의 사이의 전압의 차이를 조정한다. 예를 들면, 레벨 시프트 회로(1)는, 제1 전원 계통의 전원 전압 VDD1을 레벨 시프트하여, 제2 전원 계통의 전원 전압 VDD2를 출력한다. 단, 레벨 시프트 회로(1)는, 제2 전원 계통의 전원 전압 VDD2의 레벨을 시프트하여, 전원 전압 VDD1을 출력하는 경우도 있다. 또한, 전원 전압 VDD1, 전원 전압 VDD2의 양쪽이 전원 회로(100)에 인가된 경우, 레벨 시프트 회로(1)는, 전원 회로(100)에 접속되는 회로간의 사양에 따라, 전원 전압의 차이를 조정한다.
전원선(70)은, 일단이 레벨 시프트 회로(1)에 접속되고, 타단이 단자 Pvdd2에 접속된다. 전원선(70)은, 레벨 시프트 회로(1)를 경유하여, 또는 전원 단자로부터 직접 제2 전원 계통의 전원 전압 VDD2가 인가된다. 그라운드선(71)은, 일단측이 ESD 보호 회로(6)에 접속되고, 타단이 단자 Pvss2에 접속된다. 그라운드선(71)에는, 그라운드 전압(접지 전위라고도 칭함)이 인가된다.
레귤레이터 회로(2)는, 전원선(70)을 통해, 레벨 시프트 회로(1)에 접속된다. 레귤레이터 회로(2)에는, 전원선(70)을 통해 전원 전압 VDD2가 공급되고, 제어 신호 CNT가 입력된다. 레귤레이터 회로(2)의 출력측에는 전원 회로(100)의 출력 단자(90)가 접속되어 있다. 출력 단자(90)는 구동 회로(200)에 접속된다. 구동 회로(200)에는, 출력 단자(90)로부터 출력되는 레귤레이터 회로(2)의 "VREG" 레벨의 출력 전압 OutREG가 입력되고, 그라운드 전압 VSS2가 인가된다. 구동 회로(200)는, 출력 전압 OutREG를 구동한 신호를 단자(81)에 출력한다.
여기서, 구동 회로(200)는, 전원 회로(100)와 동일 칩에 설치되어 있는 회로이지만, 전원 회로(100)와 상이한 칩에 설치된 회로이어도 된다.
레귤레이터 회로(2)는, 전원선(70)의 전원 전압 VDD2의 크기를 조정한다. 조정된 "VREG" 레벨의 전압이 출력 단자(90)를 통해 출력 전압 OutREG로서 출력된다. 그 결과, 전원 회로(100)는, 예를 들면 일정한 전압／전류의 출력을 전원 회로(100)에 접속되는 구동 회로(200)나 도시하지 않은 다른 회로에 공급한다.
ESD 보호 회로(6)는, 제어 신호 CNT가 입력되고, 그라운드선(71)에 접속되고, 출력 단자(90)를 통해 레귤레이터 회로(2)에 접속된다.
ESD 보호 회로(6)는, 출력 단자(90)에 발생한 ESD(Electrostatic Discharge)에 의해, 레벨 시프트 회로(1), 레귤레이터 회로(2) 및 구동 회로(200)[출력 단자(90)를 통해 전원 회로(100)에 접속되는 다른 회로를 포함함]가 정전 파괴되는 것을 방지한다.
ESD 보호 회로(6)는, 예를 들면 캐패시터를 회로의 구성 소자로서 포함한다. 보다 구체적인 일례로서는, ESD 보호 회로(6)는, 저항 소자와 캐패시터로 구성되는 지연 회로를 포함한다. 지연 회로를 포함하는 ESD 보호 회로는, 지연 회로형 ESD 보호 회로라고도 칭한다.
본 실시 형태에서는, 전원 전압 VDD1, 그라운드 전압 VSS1, 전원 전압 VDD2 및 그라운드 전압 VSS2가 공급되는 전원 회로(100)의 구동시, 레벨 시프트 회로(1)로부터 출력되는 제어 신호 CNT에 기초하여, 레귤레이터 회로(2)는 액티브 상태(동작 상태)로 설정되고, ESD 보호 회로(6)가 비액티브 상태로 된다.
그 결과, 전원 전압 VDD1, 전원 전압 VDD2, 그라운드 전압 VSS1, 그라운드 전압 VSS2가 전원 회로(100)에 인가될 때, ESD 보호 회로(6)는, 레귤레이터 회로(2)로부터 전기적으로 분리된다. 따라서, 전원 회로(100)의 구동시에, 레귤레이터 회로(2)로부터 출력되는 전압／전류가, ESD 보호 회로(6)에 누설(leak)되어, 전원 회로(100) 내에 대량의 관통 전류(러쉬 전류)가 발생하는 것을 방지할 수 있다.
전원 회로(100)의 구체적인 회로 구성에 대해, 도 2를 참조하여 설명한다.
도 2에 도시한 바와 같이, 전원 회로(100)에는, 레벨 시프트 회로(1), 레귤레이터 회로(2), 인버터(3), 인버터(5A), 인버터(5B), ESD 보호 회로(6), 저항 소자(7), 전원선(70), 그라운드선(71), 제어 신호선(75A) 및 제어 신호선(75B)이 설치된다.
레귤레이터 회로(2)에는, 제어 유닛(20)과 트랜지스터(25)(제2 트랜지스터)가 설치된다. 레귤레이터 회로(2)는 전원 회로(100)의 출력을 조정한다.
제어 유닛(20)은, 제어 신호 CNT가 전송되는 제어 신호선(75B)에 입력측이 접속되고, 제어 신호 CNT에 기초하여, 트랜지스터(25)의 동작을 제어한다.
트랜지스터(25)는, 제어 단자(게이트)가 제어 유닛(20)의 출력측에 접속되고, 일단(소스)에 전원 전압 VDD2가 인가되고, 타단(드레인)이 출력 단자(90)에 접속된다. 트랜지스터(25)는, 타단측[출력 단자(90)]으로부터 출력 전압 OutREG를 출력한다.
트랜지스터(25)는, 비교적 내압이 높은 P채널 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이다. 비교적 내압이 높은 트랜지스터라 함은, 게이트 절연막이 고절연 내압을 갖고, 소스-드레인간 내압이 높은 트랜지스터이다. 트랜지스터(25)는, 레귤레이터 트랜지스터라고도 칭한다.
제어 유닛(20)은, 트랜지스터(25)의 타단의 전위를 모니터링하고, 트랜지스터(25)의 제어 단자에 인가되는 전압을 조정한다. 그 결과, 트랜지스터(25)의 구동력 및 출력이 제어된다. 제어 유닛(20)은, 전원 회로(100)로부터 소정의 전압／전류가 출력되도록 트랜지스터(25)의 출력 전압 OutREG 및 출력 전류를 제어한다.
레귤레이터 회로(2)의 제어에 기초하여, 전원 전압 VDD1 및 전원 전압 VDD2가 공급되는 전원 회로(100)는, 소정의 전압／전류를 출력할 수 있다.
전원 전압 VDD2가, 예를 들면 2.8V인 경우, 레귤레이터 회로(2)는, 출력 전압 OutREG가 1.2V 정도로 되도록 전원 회로(100)의 출력을 조정한다.
또한, 트랜지스터(25)의 타단을 제어 단자에 접속해도 된다. 이 경우, 트랜지스터(25)는 다이오드 접속 트랜지스터로 된다.
ESD 보호 회로(6)에는, 트랜지스터(17)(제1 트랜지스터), 제어 회로(60) 및 지연 회로 DC가 설치된다.
지연 회로 DC는, 전원 회로(100)의 출력 단자(90)에 ESD가 발생하였을 때, ESD에 기인하여 발생하는 ESD 펄스(전압／전류)를 지연시켜, 지연된 펄스를 제어 회로(60)에 출력한다.
지연 회로 DC에는, 저항 소자(10)와 캐패시터(11)가 설치된다. 저항 소자(10)는, 일단이 출력 단자(90)에 접속되고, 타단이 노드 nd1에 접속된다. 캐패시터(11)는, 일단이 노드 nd1에 접속되고, 그라운드 전압 VSS2가 인가되는 그라운드선(71)에 타단이 접속된다. 노드 nd1은 지연 회로 DC의 출력 노드로 된다.
전원 전압 VDD1, 그라운드 전압 VSS1, 전원 전압 VDD2 및 그라운드 전압 VSS2가 공급되면, 제어 회로(60)는 제어 신호 CNT에 기초하여, ESD 보호 회로(6)를 비액티브 상태(오프 상태)로 한다.
제어 회로(60)에는, 인버터(15A)(제1 인버터), 인버터(15B)(제2 인버터), 인버터(15C)(제3 인버터), 제어 스위치(12A)(제1 스위치), 제어 스위치(13A)(제2 스위치), 제어 스위치(12B)(제3 스위치) 및 제어 스위치(13B)(제4 스위치)가 설치된다.
인버터(15A), 인버터(15B) 및 인버터(15C)는, 노드 nd1(지연 회로 DC의 출력 노드)과 트랜지스터(17)의 제어 단자와의 사이에 직렬로 접속되어 있다.
인버터(15A)는, 입력측이 노드 nd1(지연 회로 DC의 출력 노드)에 접속되고, 출력측이 노드 nd2에 접속되고, 노드 nd1의 신호를 반전한다. 인버터(15B)는, 입력측이 노드 nd2에 접속되고, 출력측이 노드 nd3에 접속되고, 노드 nd2의 신호를 반전한다. 인버터(15C)는, 입력측이 노드 nd3에 접속되고, 출력측이 노드 nd4[트랜지스터(17)의 제어 단자(게이트)]에 접속되고, 노드 nd3의 신호를 반전한다.
직렬 접속되는 인버터(15A), 인버터(15B) 및 인버터(15C)에 기초하여, 트랜지스터(17)는 동작이 제어된다.
제어 스위치(12A)는, 제어 신호 CNT가 전송되는 제어 신호선(75A)에 제어 단자가 접속되고, 일단이 제어선(79)[출력 단자(90)]에 접속되고, 타단이 노드 nd1[인버터(15A)의 입력측]에 접속된다. 제어 스위치(13A)는, 제어 신호선(75A)에 제어 단자가 접속되고, 일단이 노드 nd2[인버터(15A)의 출력측]에 접속되고, 그라운드 전압 VSS2가 인가되는 그라운드선(71)에 타단이 접속된다. 제어 스위치(12B)는, 제어 신호선(75A)에 제어 단자가 접속되고, 일단이 제어선(79)[출력 단자(90)]에 접속되고, 타단이 노드 nd3[인버터(15B)의 출력측]에 접속된다. 제어 스위치(13B)는, 제어 신호선(75A)에 제어 단자가 접속되고, 일단이 노드 nd4[인버터(15C)의 출력측 및 트랜지스터(17)의 제어 단자]에 접속되고, 그라운드선(71)에 타단이 접속된다.
제어 스위치(12A), 제어 스위치(13A), 제어 스위치(12B) 및 제어 스위치(13B)는, 예를 들면 비교적 내압이 낮은 N채널 MOSFET이다.
제어 스위치(12A), 제어 스위치(13A), 제어 스위치(12B) 및 제어 스위치(13B)는, 제어 단자에 제어 신호 CNT가 입력되면 제어 신호 CNT의 신호 레벨에 따라 동작이 제어된다.
인버터(15A), 인버터(15B), 인버터(15C)는, 예를 들면 비교적 내압이 낮은 N채널 MOSFET 및 P채널 MOSFET로 구성된다. 내압이 낮은 트랜지스터는, 고내압의 트랜지스터보다도 게이트 절연막이 얇고, 소스-드레인간 내압이 낮다. 또한, 제어 회로(60)는 오프 제어 회로라고도 칭한다.
트랜지스터(17)는, 제어 단자가 노드 nd4[인버터(15C)의 출력측]에 접속되고, 일단이 출력 단자(90)에 접속되고, 타단이 그라운드선(71)에 접속된다. 트랜지스터(17)는 방전 트랜지스터라고도 칭한다. 트랜지스터(17)는, 예를 들면 비교적 내압이 높은 N채널 MOSFET이다. 비교적 내압이 높은 N채널 MOSFET이라 함은, 게이트 절연막이 고절연 내압을 갖고, 소스-드레인간 내압이 높은 트랜지스터이다.
트랜지스터(17)에 N채널 MOSFET을 이용한 경우, 제어 회로(60)의 인버터의 개수는, 홀수개의 인버터를 직렬로 설치하는 것이 바람직하다. 본 실시 형태에서는, 직렬 접속되는 3개의 인버터[인버터(15A), 인버터(15B) 및 인버터(15C)]를 설치하고 있지만, 반드시 이것으로 한정되는 것은 아니다. 제어 회로(60)의 인버터의 개수는, 홀수개라면, 1개이어도 되고, 5개 이상이어도 된다. 예를 들면, 1개의 인버터인 경우, 제어 스위치(12A)와 제어 스위치(13A)를 설치하는 것만으로 좋다.
ESD가 단자(81) 또는 출력 단자(90)에 인가되었을 때에, 발생하는 ESD 펄스(ESD 전압 VESD／ESD 전류)에 의해, 출력 단자(90)와 ESD 보호 회로(6)의 제어 회로(60)를 접속하는 제어선(79)의 전위가 상승한다. 제어선(79)의 전위 상승이 ESD 보호 회로(6)의 트리거로 되어, 제어 회로(60)가 구동한다. 그 결과, 제어 회로(60)가 트랜지스터(17)를 온 상태로 한다.
출력 단자(90)에 발생한 ESD는, 온 상태의 트랜지스터(17)에 의해, 그라운드로 방전된다. 그 결과, 전원 회로(100) 및 전원 회로(100)에 접속된 다른 회로가, ESD로부터 보호된다.
ESD 보호 회로(6)는, 예를 들면 제어 회로(60)의 인버터의 구동력의 제어 또는 최적의 개수를 선택함으로써, 레귤레이터 회로(2)의 출력의 상승 직전에 오프로 되도록 설계하는 것이 바람직하다.
ESD는, 플러스의 극성 또는 마이너스의 극성을 갖는다. 마이너스의 극성의 ESD를 방전시키기 위해, 예를 들면 출력 단자(90)와 그라운드선(71)과의 사이에, ESD 보호 회로(6)와 병렬 접속되는 다이오드를 배치하는 것이 바람직하다. 이 경우, 예를 들면 다이오드는, 캐소드가 출력 단자(90)에 접속되고, 애노드가 그라운드선(71)에 접속된다. 마이너스의 극성의 ESD는 다이오드를 통해 그라운드선(71)에 방전된다.
인버터(3)는, 제1 전원 계통의 전원 전압 VDD1 및 그라운드 전압 VSS1이 공급됨으로써 구동된다. 인버터(3)는, 단자 Psg를 통해 신호 Sg(예를 들면, 로직 신호)가 입력되고, 신호 Sg를 반전한다.
레벨 시프트 회로(1)는, 제1 전원 계통의 전원 전압 VDD1 및 그라운드 전압 VSS1, 제2 전원 계통의 전원 전압 VDD2 및 그라운드 전압 VSS2가 공급된다. 레벨 시프트 회로(1)는, 신호 Sg의 반전 신호를 입력한다. 여기서는, 레벨 시프트 회로(1)는, 제2 전원 계통의 전원 전압 VDD2 및 그라운드 전압 VSS2와 동일한 레벨로 되도록, 전원 전압 VDD1 및 그라운드 전압 VSS1을 승압(昇壓) 또는 강압(降壓)한다.
레벨 시프트 회로(1)는, 전원 전압 VDD1, 그라운드 전압 VSS1, 전원 전압 VDD2, 그라운드 전압 VSS2의 인가 및 신호 Sg의 반전 신호의 입력 중 적어도 하나를 검지한다. 레벨 시프트 회로(1)는, 검지 결과로부터 제어 신호 CNT를 생성하고, 레귤레이터 회로(2) 및 ESD 보호 회로(6)에 제어 신호 CNT를 출력한다. 전원 전압 VDD1, 그라운드 전압 VSS1, 전원 전압 VDD2, 그라운드 전압 VSS2가 인가되면, 제어 신호 CNT에 의해, 레귤레이터 회로(2)가 액티브 상태로 설정되고, ESD 보호 회로(6)가 비액티브 상태로 설정된다. 그 결과, 레귤레이터 회로(2)가 출력 전압 OutREG의 출력을 개시하였을 때, ESD 보호 회로(6)를, 레귤레이터 회로(2)의 출력 노드[출력 단자(90)]로부터 실질적으로 전기적으로 분리할 수 있다.
레벨 시프트 회로(1)에는, 제어 신호 생성 유닛(19)이 설치된다. 제어 신호 생성 유닛(19)은, 전원 전압 VDD1, 그라운드 전압 VSS1, 전원 전압 VDD2 및 전원 전압 VSS2의 인가, 신호 Sg의 반전 신호의 입력의 검지 결과에 기초하여, 레귤레이터 회로(2) 및 ESD 보호 회로(6)의 동작을 제어하는 제어 신호를 생성한다.
인버터(5A)는, 전원 전압 VDD2 및 그라운드 전압 VSS2가 공급되고, 레벨 시프트 회로(1)로부터 출력되는 제어 신호를 반전한다. 인버터(5B)는, 전원 전압 VDD2 및 그라운드 전압 VSS2가 공급되고, 인버터(5A)로부터 출력되는 제어 신호를 반전하고, 제어 신호선(75A)을 통해 제어 신호 CNT(제1 제어 신호)를 ESD 보호 회로(6)에 출력하고, 제어 신호선(75B)을 통해 제어 신호 CNT(제1 제어 신호)를 레귤레이터 회로(2)에 출력한다.
전원 전압 VDD1 및 전원 전압 VDD2가 전원 회로(100)에 인가되지 않은 경우, 제어 신호 CNT는, "L" 레벨로 설정된다. 전원 전압 VDD1 및 전원 전압 VDD2가 전원 회로(100)에 인가되는 경우, 제어 신호 CNT는, "VDD2" 레벨로 설정된다.
예를 들면, 인버터(3)는, 비교적 저내압의 N채널 MOSFET 및 P채널 MOSFET로 구성되고, 인버터(5A) 및 인버터(5B)는, 인버터(3)보다도 비교적 고내압의 N채널 MOSFET 및 P채널 MOSFET로 구성된다.
저항 소자(7)는, 일단이 제어 신호선(75A) 및 제어 신호선(75B)에 접속되고, 타단이 그라운드선(71)에 접속된다. 저항 소자(7)는 전원 회로(100)의 동작 안정화용의 저항 소자이다. 저항 소자(7)는, 제어 신호선(75A) 및 제어 신호선(75B)의 전위가 상승하였을 때, 레벨 시프트 회로(1) 또는 ESD 보호 회로(6)가 플로팅 상태로 되는 것을 억제하는 작용을 한다.
실시 형태의 반도체 집적 회로(300)의 동작에 대해, 도면을 참조하여 설명한다. 도 3은, 전원 회로가 구동되지 않고, ESD가 인가되었을 때의 전원 회로의 동작을 나타내는 타이밍차트이다. 도 4는 구동시의 전원 회로의 동작을 나타내는 타이밍차트이다. 여기서는, 도 3 및 도 4의 이외에, 도 1 및 도 2도 이용하여, 실시 형태의 전원 회로(100)의 동작에 대해 설명한다. 또한, 도 3은, 출력 단자(90)에 정전하(正電荷)의 ESD가 발생한 경우의 전원 회로의 동작을 나타내는 타이밍차트이다.
도 3에 나타내는 바와 같이, 전원 전압 VDD1 및 전원 전압 VDD2가 전원 회로(100)에 공급되지 않을 때, 전원 전압 VDD1, 전원 전압 VDD2는, "L" 레벨로 설정된다. 또한, 전원 회로(100)에 신호 Sg가 공급되지 않는다. 전원 회로(100)는 미구동 상태이다.
전원 회로(100)가 구동되고 있지 않은 상태이므로, 제어 신호 CNT의 신호 레벨은 "L" 레벨로 된다. 제어 신호선(75A) 및 제어 신호선(75B)의 전위는 "L" 레벨로 설정된다.
"L" 레벨의 신호 CNT가, 레귤레이터 회로(2) 및 ESD 보호 회로(6)의 제어 회로(60)에 입력된다.
제어 신호 CNT가 "L" 레벨인 경우, 레귤레이터 회로(2)는 비액티브 상태로 설정되고, 트랜지스터(25)는, 제어 유닛(20)의 제어에 의해 오프되어 있다.
전원 회로(100) 및 구동 회로(200)가 동작하고 있지 않을 때에 정전하의 ESD가, 예를 들면 단자(81)에 인가된 경우, 단자(81) 및 구동 회로(200)를 통해, 인가된 ESD 펄스에 기인하여 출력 단자(90)의 전위가 상승한다.
도 3에 나타내는 바와 같이, ESD 발생 시, ESD 펄스에 기인한 전압인 ESD 전압 VESD가 출력 단자(90)에 인가된다. 그 결과, ESD 전압 VESD에 따른 ESD 전류가 발생한다. 여기서, 단자(81)에 인가되는 ESD는, 예를 들면 수십V∼수㎸의 범위이며, 전원 회로(100)에 이용되는 전원 전압 VDD1 및 전원 전압 VDD2보다도 크다. 이 때문에, ESD 전압 VESD는, 전원 전압 VDD1 및 전원 전압 VDD2보다 커진다. 또한, 정전하의 ESD가 직접 출력 단자(90)에 인가된 경우, 정전하의 ESD가 단자(81)에 인가된 경우와 비교하여 ESD 전압 VESD가 커진다.
출력 단자(90)에 펄스 형상의 ESD 전압 VESD가 인가되면, 제어선(79)을 통해 제어 회로(60)의 인버터(15A), 인버터(15B), 인버터(15C) 및 지연 회로 DC에 펄스 형상의 ESD 전압 VESD가 공급된다. 그 결과, 인버터(15A), 인버터(15B) 및 인버터(15C)가 동작을 개시한다. 지연 회로 DC는, 펄스 형상의 ESD 전압 VESD를 지연한 신호를 노드 nd1로부터 출력한다. 구체적으로는, 지연 회로 DC는, 펄스 형상의 ESD 전압 VESD의 시간 T2보다도 긴 시간 T1을 갖는 펄스 형상의 전압을 노드 nd1로부터 출력한다. 그 결과, 시간 T2 종료 직후에서도, 노드 nd1의 전압 V1은, 인버터(15A), 인버터(15B) 및 인버터(15C)의 회로 임계값[예를 들면, ("VREG" 레벨／2)]에 이르지 않는다.
여기서, 제어 신호 CNT가 "L" 레벨로 설정되어 있으므로, ESD 인가 전, ESD 인가 중 및 ESD 방전 후의 기간에, 제어 스위치(12A), 제어 스위치(12B), 제어 스위치(13A) 및 제어 스위치(13B)는 오프되어 있다. 이 때문에, 노드 nd3과 제어선(79) 사이는 차단된다. 노드 nd2와 그라운드선(71) 사이, 노드 nd4와 그라운드선(71) 사이는, 각각 차단된다. ESD 전압 VESD가 출력 단자(90)에 인가되기 전에, 노드 nd1, 노드 nd2, 노드 nd3, 노드 nd4 및 출력 단자(90)는, 예를 들면 "L" 레벨로 설정된다.
펄스 형상의 ESD 전압 VESD가 인가되면, ESD 펄스 시간 T1에 있어서, 인버터(15A)에 입력되는 노드 nd1의 신호는 "L" 레벨(회로 임계값 이하), 인버터(15A)로부터 출력되는 노드 nd2의 신호는 "H" 레벨, 인버터(15B)로부터 출력되는 노드 nd3의 신호는 "L" 레벨, 인버터(15C)로부터 출력되는 노드 nd4의 신호는 "H" 레벨로 된다.
"H" 레벨의 노드 nd4의 신호가 트랜지스터(17)의 제어 단자에 입력되면, 트랜지스터(17)는 노드 nd4의 신호 레벨에 따라, ESD의 발생과 거의 동시에 온되고, ESD 펄스가 종료하는 시간 T2 종료 직후와 거의 동시에 오프된다. 그 결과, 트랜지스터(17)는, 시간 T1 동안에, 일단측[출력 단자(90)측]으로부터 타단측[그라운드선(71)측]으로 ESD 전류를 흘린다. 따라서, 단자(81)에 ESD가 인가되고, 출력 단자(90)에 발생된 펄스 형상의 ESD는, 제어 회로(60)의 트랜지스터(17)에 의해 신속하게 방전되게 된다.
상술한 바와 같이, 전원 전압 VDD1 및 전원 전압 VDD2가 공급되지 않을 때, 도 3에 나타내는 ESD 보호 회로(6)의 동작에 의해, 전원 회로(100) 및 전원 회로(100)에 접속되는 도시하지 않은 다른 회로가 발생한 ESD로부터 보호된다.
다음으로, 도 4를 이용하여, 전원 회로(100) 및 전원 회로(100)에 접속된 도시하지 않은 다른 회로에 전원 전압이 투입되고, 각 회로가 통상 동작(소정의 기능을 실행)하는 경우의 전원 회로(100)의 동작에 대해 설명한다.
도 4에 나타내는 바와 같이, 전원 전압 VDD1 및 전원 전압 VDD2가 전원 회로(100)에 공급되면, 전원 전압 VDD1은 "L" 레벨로부터 "VDD1" 레벨로 된다. 레벨 시프트 회로(1)는, 전원 전압 VDD1을 조정하여, "VDD2" 레벨의 전원 전압 VDD2를 출력한다. 예를 들면, 레벨 시프트 회로(1)는 전원 전압 VDD1을 레벨 시프트시킨 전압 Vrs를 전원 전압 VDD2로서 전원선(70)에 출력한다.
전원 전압 VDD1 및 그라운드 전압 VSS1이 공급됨과 함께, 예를 들면 반도체 집적 회로(300)의 외부로부터 단자 Psg를 통해 신호 Sg(로직 신호)가 인버터(3)에 입력된다. 인버터(3)로부터 신호 Sg의 반전 신호가 레벨 시프트 회로(1)에 입력된다.
레벨 시프트 회로(1)의 제어 신호 생성 유닛(19)은, 전원 전압 VDD1, 그라운드 전압 VSS1, 전원 전압 VDD2 및 그라운드 전압 VSS2의 인가, 또는 신호 Sg의 입력을 검지하고, 검지 결과인 "VDD2" 레벨의 제어 신호를 생성한다. "VDD2" 레벨의 제어 신호는, 직렬 접속되는 인버터(5A) 및 인버터(5B)를 통해, 제어 신호 CNT로서, 제어 신호선(75A) 및 제어 신호선(75B)에 전송된다.
"VDD2" 레벨의 제어 신호 CNT가, 제어 신호선(75B)을 통해, 레귤레이터 회로(2)의 제어 유닛(20)에 입력된다. 제어 유닛(20)은, "VDD2" 레벨의 제어 신호 CNT에 기초하여, 트랜지스터(25)를 온시킨다. 그 결과, 출력 단자(90)[트랜지스터(25)의 타단측]의 전압(출력 전압 OutREG)은, "L" 레벨로부터 "VREG" 레벨로 승압된다.
인버터(15A), 인버터(15B) 및 인버터(15C)는, 제어선(79)을 통해 출력 단자(90)의 전압(출력 전압 OutREG)이 공급되고, 인버터 동작을 개시한다. 여기서는, 인버터(15A), 인버터(15B) 및 인버터(15C)의 회로 임계값을 ("VREG" 레벨／2)로 설정한다. 또한, 제어 스위치(12A), 제어 스위치(12B), 제어 스위치(13A) 및 제어 스위치(13B)는, 제어 단자에 제어 신호 CNT가 인가되므로 동작을 개시한다.
제어 스위치(12A)는, 제어 단자에 제어 신호 CNT가 인가되고, 일단에 출력 전압 OutREG가 인가되고, 타단이 저항 소자(7)를 통해 일단에 출력 전압 OutREG가 인가되므로, 대략 시간 T11 동안에 온된다. 시간 T11 이후, 일단과 타단이 동전위로 되므로, 제어 스위치(12A)는 오프된다. 그 결과, 노드 nd1은, 출력 단자(90)의 파형과 대략 동일해진다.
인버터(15A)는, 입력(노드 nd1)의 신호 레벨이 "L" 레벨인 회로 임계 전압 ("VREG" 레벨／2) 미만의 시간 T13 동안에, "H" 레벨의 신호를 노드 nd2로 출력한다. 인버터(15A)는, 입력(노드 nd1)의 신호 레벨이 "H" 레벨인 회로 임계 전압 ("VREG" 레벨／2) 이상의 시간 T13 종료 이후, "L" 레벨의 신호를 노드 nd2로 출력한다. 한편, 제어 스위치(13A)는, 제어 단자에 제어 신호 CNT가 인가되고, 일단과 타단에 전위차가 발생하면 온되어, 노드 nd2의 전압을 "L" 레벨(그라운드 전압 VSS)로 하는 동작을 한다. 그 결과, 노드 nd2는, 시간 T13 동안에, "L" 레벨로부터 비교적 전압이 낮은 전압으로 승압되고, 시간 T13 종료 이후, "L" 레벨로 설정된다.
인버터(15B)는, 시간 T11 동안에, 회로 임계 전압 ("VREG" 레벨／2) 미만의 "L" 레벨의 신호가 입력되고, "H" 레벨의 신호를 노드 nd3으로 출력한다. 인버터(15B)는, 시간 T11 종료 이후, "L" 레벨의 신호가 입력되고, "H" 레벨의 신호를 노드 nd3으로 출력한다. 한편, 제어 스위치(12B)는, 제어 단자에 제어 신호 CNT가 인가되고, 일단에 출력 전압 OutREG가 인가되고, 타단에 노드 nd3의 전압이 인가되므로, 대략 시간 T11 동안에 온된다. 시간 T11 이후, 일단과 타단이 동전위로 되므로, 제어 스위치(12B)는 오프된다. 그 결과, 노드 nd3은, 출력 단자(90)의 파형과 대략 동일해진다.
인버터(15C)는, 입력(노드 nd3)의 신호 레벨이 "L" 레벨인 회로 임계 전압 ("VREG" 레벨／2) 미만의 시간 T13 동안에, "H" 레벨의 신호를 노드 nd4로 출력한다. 인버터(15C)는, 입력(노드 nd3)의 신호 레벨이 "H" 레벨인 회로 임계 전압 ("VREG" 레벨／2) 이상의 시간 T13 종료 이후, "L" 레벨의 신호를 노드 nd2로 출력한다. 한편, 제어 스위치(13B)는, 제어 단자에 제어 신호 CNT가 인가되고, 일단과 타단에 전위차가 발생하면 온되어, 노드 nd4의 전압을 "L" 레벨(그라운드 전압 VSS)로 하는 동작을 한다. 그 결과, 노드 nd4는, 시간 T13 동안에, "L" 레벨로부터 비교적 전압이 낮은 전압으로 승압되고, 시간 T13 종료 이후, "L" 레벨로 설정된다.
이로 인해, 시간 T13 이전, 트랜지스터(17)는, 오프되어 있다. 시간 T13 동안에, 트랜지스터(17)는 온되어 있다. 단, 트랜지스터(17)의 제어 단자에 인가되는 전압이 비교적 낮으므로, 트랜지스터(17)의 일단측[출력 단자(90)측]으로부터 타단측[그라운드선(71)측]으로 흐르는 전류를 대폭 억제할 수 있다.
트랜지스터(17)가 온으로부터 오프로 변화되고, 소정의 기간 T11이 경과하면, 출력 단자(90)로부터 "VREG" 레벨의 출력 전압 OutREG가 출력된다. 또한, 출력 단자(90)로부터 "VREG" 레벨의 출력 전압 OutREG가 출력되는 시간 T12 동안에, 트랜지스터(17)는 오프를 유지하고, ESD 보호 회로(6)는 출력 단자(90)로부터 실질적으로 전기적으로 분리된다. 따라서, 레귤레이터 회로(2)의 출력 전압 OutREG가 ESD 보호 회로(6)에 누설되는 것을 대폭 억제할 수 있다.
시간 T12 이후, 전원 전압 VDD1 및 전원 전압 VDD2의 공급이 정지되고 전원 회로(100)가 오프되면, 제어 신호 CNT는 "VDD2" 레벨로부터 "L" 레벨로 변화된다. 레귤레이터 회로(2)가 비액티브 상태로 설정되고, 출력 전압 OutReg의 전위가 하강하고, "L" 레벨로 설정된다. 그 결과, 전원 회로(100)는 동작을 정지한다.
상술한 바와 같이, 본 실시 형태의 전원 회로(100)에서는, 레벨 시프트 회로(1)는, 레귤레이터 회로(2) 및 ESD 보호 회로(6)의 액티브／비액티브 상태를 제어하는 제어 신호 CNT를 출력한다.
전원 전압 VDD1 및 전원 전압 VDD2가 공급되지 않는 경우, 출력 단자(90)에 발생한 ESD를 신속하게 그라운드로 방전할 수 있다. 또한, 전원 전압 VDD1 및 전원 전압 VDD2가 공급되고, 전원 회로(100)가 기동된 경우, 레벨 시프트 회로(1)로부터의 제어 신호 CNT에 기초하여, ESD 보호 회로(6)가 비액티브 상태로 설정되고, ESD 보호 회로(6)가 레귤레이터 회로(2)[전원 회로(100)의 출력 단자(90)]로부터 전기적으로 분리된다.
이로 인해, 본 실시 형태의 전원 회로(100)는, 전원 전압 VDD1 및 전원 전압 VDD2의 공급 시, 리크 전류(러쉬 전류)가 ESD 보호 회로(6)에 흐르는 것을 대폭 억제할 수 있고, 리크 전류에 기인한 레귤레이터 회로(2)의 동작 불량을 억제할 수 있어, 전원 회로(100)를 안정적으로 기동할 수 있다.
따라서, 본 실시 형태의 반도체 집적 회로(300)에 의하면, ESD 보호 회로(6)의 오동작에 기인한 동작 불량을 억제할 수 있다.
또한, 본 실시 형태의 반도체 집적 회로(300)에서는, ESD 보호 회로(6)를 전원 회로(100)에 설치하고 있지만, 반드시 이것으로 한정되는 것은 아니다. ESD 보호 회로(6)는, 레귤레이터 회로(2)와 전기적으로 분리할 수 있는 구성으로 되어 있으면 된다.
본 실시 형태의 반도체 집적 회로(300)는, 예를 들면 로직 회로, 이미지 센서, 플래시 메모리 및 그들을 포함하는 시스템 LSI에 이용할 수 있다.
본 실시 형태의 반도체 집적 회로(300)는, 예를 들면 CMOS 이미지 센서, CCD 센서 및 이미지 센서 중 어느 하나의 신호를 처리하는 신호 처리 회로(DSP:Digital Signal Processor)에 접속된다.
이미지 센서의 센서부(화소 어레이) 및 AD 변환 회로는, 예를 들면 비교적 내압이 높은 트랜지스터로 구성된다. DSP와 같은 로직 회로는, 예를 들면 비교적 내압이 낮은 트랜지스터로 구성된다.
본 발명의 여러 실시 형태를 설명하였지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 새로운 실시 형태는, 그 외의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 각종 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허청구범위에 기재된 발명과 그 균등 범위에 포함된다.

Claims (10)

  1. 반도체 집적 회로로서,
    제1 전압이 인가되는 제1 전원 단자와,
    상기 제1 전압과 상이한 제2 전압이 인가되는 제2 전원 단자와,
    상기 제2 전압을 조정하고, 조정된 상기 제2 전압을 출력 전압으로서 출력 단자에 출력하는 레귤레이터 회로와,
    상기 출력 단자에 발생한 ESD를 방전하는 ESD 보호 회로와,
    상기 제1 전압의 크기를 상기 제2 전압의 크기로 레벨 시프트하고, 상기 제1 및 제2 전압의 인가 유무에 따라 상기 레귤레이터 회로와 상기 ESD 보호 회로를 전기적으로 분리하는 제1 제어 신호를 출력하는 레벨 시프트 회로를 구비하고,
    구동시에, 상기 제1 제어 신호에 기초하여 상기 ESD 보호 회로가 상기 레귤레이터 회로로부터 전기적으로 분리되는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 ESD 보호 회로는,
    저항 소자와 캐패시터를 갖는 지연 회로와,
    일단이 상기 출력 단자에 접속되고, 그라운드 전압이 인가되는 그라운드 단자에 타단이 접속되는 제1 트랜지스터와,
    상기 저항 소자와 상기 캐패시터와의 접속점과 상기 제1 트랜지스터의 제어 단자 사이에 설치되는 제어 회로를 구비하고,
    상기 제1 제어 신호에 기초하여, 상기 제어 회로가 상기 제1 트랜지스터의 동작을 제어하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제2항에 있어서,
    상기 제1 트랜지스터는 N채널 MOSFET인 것을 특징으로 하는 반도체 집적 회로.
  4. 제2항에 있어서,
    상기 제어 회로는,
    입력측이 상기 저항 소자와 상기 캐패시터와의 접속점에 접속되고, 출력측이 상기 제1 트랜지스터의 제어 단자에 접속되는 제1 인버터와,
    상기 제1 제어 신호가 공급되는 제1 제어선에 제어 단자가 접속되고, 일단이 상기 제1 트랜지스터의 일단에 접속되고, 타단이 상기 제1 인버터의 입력측에 접속되는 제1 제어 스위치와,
    상기 제1 제어선에 제어 단자가 접속되고, 일단이 상기 제1 인버터의 출력측에 접속되고, 타단이 상기 그라운드 단자에 접속되는 제2 제어 스위치를 구비하고,
    상기 제1 및 제2 전압이 인가되지 않을 때에 상기 출력 단자에 ESD가 발생한 경우, 상기 지연 회로로부터 상기 제1 인버터에 공급되는 입력 신호에 기초하여, 상기 제1 인버터가 상기 제1 트랜지스터를 온시키는 출력 신호를 상기 제1 트랜지스터에 출력하고,
    상기 제1 및 제2 전압이 인가되고, 상기 출력 단자로부터 상기 출력 전압이 출력되는 경우에, 상기 제1 제어 신호에 기초하여, 상기 제1 및 제2 제어 스위치가 온되고, 온 상태의 상기 제1 제어 스위치로부터 상기 제1 인버터에 공급되는 입력 신호에 기초하여, 상기 제1 인버터가 상기 제1 트랜지스터를 오프시키는 신호를 상기 제1 트랜지스터에 출력하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서,
    상기 제1 및 제2 제어 스위치는 N채널 MOSFET인 것을 특징으로 하는 반도체 집적 회로.
  6. 제2항에 있어서,
    상기 제어 회로는,
    입력측이 상기 저항 소자와 상기 캐패시터와의 접속점에 접속되는 제1 인버터와,
    입력측이 상기 제1 인버터의 출력측에 접속되는 제2 인버터와,
    입력측이 상기 제2 인버터의 출력측에 접속되고, 출력측이 상기 제1 트랜지스터의 제어 단자에 접속되는 제3 인버터와,
    상기 제1 제어 신호가 공급되는 제1 제어선에 제어 단자가 접속되고, 일단이 상기 제1 트랜지스터의 일단에 접속되고, 타단이 상기 제1 인버터의 입력측에 접속되는 제1 제어 스위치와,
    상기 제1 제어선에 제어 단자가 접속되고, 일단이 상기 제1 인버터의 출력측에 접속되고, 타단이 상기 그라운드 단자에 접속되는 제2 제어 스위치와,
    상기 제1 제어선에 제어 단자가 접속되고, 일단이 상기 제1 트랜지스터의 일단에 접속되고, 타단이 상기 제2 인버터의 출력측에 접속되는 제3 제어 스위치와,
    상기 제1 제어선에 제어 단자가 접속되고, 일단이 상기 제3 인버터의 출력측에 접속되고, 타단이 상기 그라운드 단자에 접속되는 제4 제어 스위치를 구비하고,
    상기 제1 및 제2 전압이 인가되지 않을 때에 상기 출력 단자에 ESD가 발생한 경우, 상기 지연 회로로부터 상기 제1 인버터에 공급되는 입력 신호에 기초하여, 상기 제3 인버터가 상기 제1 트랜지스터를 온시키는 출력 신호를 상기 제1 트랜지스터에 출력하고,
    상기 제1 및 제2 전압이 인가되고, 상기 출력 단자로부터 상기 출력 전압이 출력되는 경우에, 상기 제1 제어 신호에 기초하여, 상기 제1 내지 제4 제어 스위치가 온되고, 온 상태의 상기 제3 제어 스위치로부터 상기 제3 인버터에 공급되는 입력 신호에 기초하여, 상기 제3 인버터가 상기 제1 트랜지스터를 오프시키는 신호를 상기 제1 트랜지스터에 출력하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제6항에 있어서,
    상기 제1 내지 제4 제어 스위치는 N채널 MOSFET인 것을 특징으로 하는 반도체 집적 회로.
  8. 제1항에 있어서,
    상기 레귤레이터 회로는,
    상기 제1 제어 신호가 입력되는 제1 제어 유닛과,
    제어 단자가 상기 제1 제어 유닛의 출력측에 접속되고, 일단이 상기 제2 전원 단자에 접속되고, 타단이 상기 출력 단자에 접속되는 제2 트랜지스터를 구비하고,
    상기 제1 제어 신호에 기초하여, 상기 제1 제어 유닛이 상기 제2 트랜지스터의 동작을 제어하는 것을 특징으로 하는 반도체 집적 회로.
  9. 제8항에 있어서,
    상기 제2 트랜지스터는 P채널 MOSFET인 것을 특징으로 하는 반도체 집적 회로.
  10. 제1항에 있어서,
    상기 레벨 시프트 회로는,
    상기 제1 및 제2 전압의 인가의 검지 결과와 제1 단자를 통해 입력되는 제1 신호의 입력의 검지 결과에 기초하여, 상기 제1 제어 신호를 생성하는 제어 신호 생성 유닛을 구비하는 것을 특징으로 하는 반도체 집적 회로.
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