JP2014026996A

JP2014026996A - Ｅｓｄ保護回路

Info

Publication number: JP2014026996A
Application number: JP2012163574A
Authority: JP
Inventors: Daichi Kaku; 大地加久
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-07-24
Filing date: 2012-07-24
Publication date: 2014-02-06
Also published as: US20140029144A1

Abstract

【課題】ＥＳＤに対するシャント動作開始電圧の設定が容易で、電源投入時のラッシュカレントを防止できるＥＳＤ保護回路を提供する。
【解決手段】第１の電源端子と第２の電源端子間に、バイアス回路が接続される。バイアス回路は、ＥＳＤ動作時に、通常の電源電圧（ＶＤＤ）よりも高く設定された、クランプ電圧をバイアス端子に供給する。バイアス端子は、インバータ回路の入力に接続される。インバータ回路は、バイアス端子の電圧と第１の電源端子の電圧に応じて、ハイ／ローの出力をシャントトランジスタに供給し、導通を制御する。
【選択図】図１

Description

本発明の実施形態は、電源投入時のラッシュカレントが防止でき、ＥＳＤ保護動作の開始電圧が設定可能なＥＳＤ保護回路に関する。

従来、ＥＳＤ (ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ)に対する保護回路の提案が、種々行われている。ＥＳＤとは静電放電であり、静電気により帯電した人間や機械からによる半導体デバイスへの放電や、帯電した半導体デバイスからの接地電位への放電等を指す。半導体デバイスに対してＥＳＤが起こると、その端子から大量の電荷が半導体デバイスへ流入し、その電荷が半導体デバイス内部で高電圧を生成し、内部素子の絶縁破壊や半導体デバイスの故障を引き起こす。この為、ＥＳＤ保護回路は、半導体集積回路に必須の技術である。

ＥＳＤ保護回路の代表例に、ＲＣＴＭＯＳ (ＲＣトリガーＭＯＳ) 回路がある。電源端子間に抵抗とコンデンサの直列回路を接続し、その抵抗とコンデンサの接続点の電圧をトリガー電圧として、シャントＭＯＳトランジスタを駆動する構成となっている。しかし、ＲＣＴＭＯＳ回路は、通常の電源路投入時にも反応し、シャントＭＯＳトランジスタが導通するラッシュカレントの問題が有る。また、ＲＣ時定数を大きくする為に、コンデンサの面積が大きくなり、チップ面積が増大するといった問題点もある。この為、バイアス回路を抵抗やダイオードの直列回路で構成する提案もなされている。

しかしながら、従来技術では、ＥＳＤ保護動作の開始電圧の設定が容易で、かつ、電源投入時のラッシュカレントが防止できるＥＳＤ保護回路の提案がなされていない。

特開２００９−２６７４１０号公報

本発明の一つの実施形態は、通常の電源電圧の電源投入には応答せず、電源端子の電圧が、任意に設定したクランプ電圧に対して、所定の閾値を超えて上昇した時に動作するＥＳＤ保護回路を提供することを目的とする。

本発明の一つの実施形態によれば、通常の電源電圧よりも高く設定されたクランプ電圧を有するバイアス回路が電源端子間に接続される。電源端子間にソース・ドレイン流路が接続されたシャントＭＯＳトランジスタが設けられ、電源電圧がＥＳＤにより、このクランプ電圧を超えて上昇すると駆動回路が動作し、シャントＭＯＳトランジスタの導通を制御し、シャント動作が開始する。

図１は、第１の実施形態を示す図である。図２は、第２の実施形態を示す図である。図３は、第３の実施形態を示す図である。図４は、第４の実施形態を示す図である。図５は、第５の実施形態を示す図である。図６は、第６の実施形態を示す図である。

以下に添付図面を参照して、実施形態にかかるＥＳＤ保護回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態のＥＳＤ保護回路を示す図である。第１の電源端子（１）と第２の電源端子（２）間に、バイアス回路（３）が接続される。第１の電源端子（１）には、高電位側の電圧（ＶＤＤ）が印加され、第２の電源端子（２）には、低電位側の電圧（ＶＳＳ）が印加される。

バイアス回路（３）は、所定のバイアス電圧を出力するバイアス端子（６）を有する。バイアス回路（３）は、高電位側の第１の電圧（ＶＤＤ）が印加される第１の電源端子（１）とバイアス端子（６）間に接続される抵抗（４）と、バイアス端子（６）と低電位側の第２の電源電圧（ＶＳＳ）が印加される第２の電源端子（２）間に接続されるダイオード回路（５）を含む。ダイオード回路（５）は、ＰＭＯＳトランジスタのゲートとドレインを共通接続することにより構成した複数個のダイオードを含み、電源電圧に対し、順方向に接続されている。図１では、代表として３個のダイオード（５１）乃至（５３）を示している。

バイアス回路（３）は、所定のクランプ電圧を有する。このクランプ電圧は、通常の電源電圧（ＶＤＤ）よりも高く設定される。電源投入時の通常の電源電圧の印加にＥＳＤ保護回路が動作し、ラッシュカレントが発生することが無い様にする為である。バイアス端子（６）の電圧、すなわち、クランプ電圧は、低電位側の電圧（ＶＳＳ）を基準として、ダイオード回路（５）で設定される閾値を加えた電圧、すなわち、（ＶＳＳ＋Ｎ×Ｖｔｈ）で示される。低電位側の電圧（ＶＳＳ）を接地電位とすると、クランプ電圧は、（Ｎ×Ｖｔｈ）となり、ダイオードの個数（Ｎ）により設定できる。例えば、第１の電源電圧（ＶＤＤ）が、２．５Ｖの時、クランプ電圧が、２．８Ｖになるようにダイオードの個数が設定される。一般的には、ダイオードの閾値（Ｖｔｈ）は、約０．７Ｖである。

バイアス端子（６）は、駆動回路（８）の入力に接続される。駆動回路（８）は、３段のＣＭＯＳインバータ（８１）乃至（８３）を有している。代表して、ＣＭＯＳインバータ（８１）の構成を示す通り、ＣＭＯＳインバータは、ゲートが共通接続され、ソース・ドレイン流路が第１（１）、第２（２）の電源端子間に接続される、ＰＭＯＳトランジスタ（８１２）とＮＭＯＳトランジスタ（８１１）を有する。ＣＭＯＳインバータ（８１）の出力は、２段目のＣＭＯＳインバータ（８２）に供給され、２段目のＣＭＯＳインバータ（８２）の出力は、３段目のＣＭＯＳインバータ（８３）に供給される。

駆動回路（８）の出力は、ＮＭＯＳシャントトランジスタ（７）のゲートに供給される。ＮＭＯＳシャントトランジスタ（７）のドレインは第１の電源端子（１）に接続され、ソースが第２の電源端子（２）に接続される。

電源端子（１）にＥＳＤが発生し、電源端子（１）の電圧が上昇すると、バイアス端子（６）の電圧も上昇する。電源端子（１）の電圧が、バイアス回路（３）のクランプ電圧を超えて上昇すると、バイアス端子（６）の電圧は、バイアス回路（３）のクランプ電圧に維持される。電源端子（１）の電圧が、バイアス端子（６）の電圧との関係で、ＣＭＯＳインバータ（８１）を構成するＰＭＯＳトランジスタ（８１２）の閾値を超えて上昇すると、ＰＭＯＳトランジスタ（８１２）がオンとなり、高電位の出力電圧をノード（２０）に出力する。換言すれば、バイアス端子（６）の電圧のロー／ハイの判定が、ＣＭＯＳインバータ（８１）の回路閾値に従って行われ、その結果に応じた出力電圧が、ノード（２０）に出力される。バイアス端子（６）のクランプ電圧は、ＣＭＯＳインバータ（８１）のＮＭＯＳトランジスタ（８１１）をオンさせるのに十分な電圧であるが、ＥＳＤにより、第１の電源端子（１）の電圧が、そのクランプ電圧に対して十分高くなり、バイアス端子（６）の電圧との関係で、ＣＭＯＳインバータ（８１）の閾値を超えると、ＣＭＯＳインバータ（８１）は、高電位の電圧をノード（２０）に出力する。

ノード（２０）の高電位の電圧が、次段のＣＭＯＳインバータ（８２）に供給されると、ＣＭＯＳインバータ（８２）は、低電位の出力電圧をノード（２１）に出力する。ノード（２１）の電圧が低電位であるため、ＣＭＯＳインバータ（８３）は、高電位の電圧をＮＭＯＳシャントトランジスタ（７）のゲートに供給する。これにより、ＮＭＯＳシャントトランジスタ（７）がオンとなり、ＮＭＯＳシャントトランジスタ（７）によるシャント動作が行われる。シャント動作により、電源端子（１）（２）間に接続される被保護回路素子（図示せず）を、ＥＳＤによる絶縁破壊から保護することが出来る。

本実施形態によれば、ＥＳＤ保護回路の動作開始電圧を、バイアス回路のクランプ電圧で任意に設定することが出来る。バイアス回路のクランプ電圧を、通常の電源電圧（ＶＤＤ）よりも高く設定して置くことにより、通常の電源電圧の印加でＥＳＤ保護回路が動作することを防ぐことが出来る為、電源投入時のラッシュカレントを防ぐことが出来る。

（第２の実施形態）
図２は、第２の実施形態を示す図である。第１の実施形態と対応する構成には、同一符号を付している。バイアス回路（３）を構成する抵抗（４）とダイオード回路（５）の直列接続が、第１（１）、第２（２）の電源端子間に接続される。バイアス端子（６）とＮＭＯＳシャントトランジスタ（７）のゲート間には、１段のＣＭＯＳインバータ（８１）が接続されている。

本実施形態は、第１の電源端子（１）にソースが接続され、ドレインが第２の電源端子（２）に接続されたＰＭＯＳシャントトランジスタ（９）を備える。ＰＭＯＳシャントトランジスタ（９）のゲートは、バイアス端子（６）に接続される。第１の電源端子（１）とＰＭＯＳシャントトランジスタ（９）のゲート間に接続されている容量（１０）は、ＰＭＯＳシャントトランジスタ（９）の寄生容量を示す。

電源端子（１）の電圧が、バイアス回路（３）により設定されたバイアス端子（６）に現れるクランプ電圧に対して、ＣＭＯＳインバータ（８１）の回路閾値を超えて上昇すると、ＣＭＯＳインバータ（８１）は、バイアス端子（６）の入力電圧を低電圧と判定し、ＮＭＯＳシャントトランジスタ（７）に高電位の電圧を供給する。これにより、ＮＭＯＳシャントトランジスタ（７）がオンし、シャント動作を行う。

同様に、電源端子（１）の電源電圧が、ＰＭＯＳシャントトランジスタ（９）のゲートに印加されるバイアス端子（６）の電圧、すなわち、所定のクランプ電圧に対して、ＰＭＯＳシャントトランジスタ（９）の閾値を超えて上昇すると、ＰＭＯＳシャントトランジスタ（９）もオンとなり、シャント動作を行う。つまり、ＮＭＯＳシャントトランジスタ（７）とＰＭＯＳシャントトランジスタ（９）、両方によるシャント動作が行われる。

電源端子（１）の電源電圧が下降しはじめると、その電圧の変化は、寄生容量（１０）の交流的作用により、バイアス端子（６）に現れる。この為、電源端子（１）とバイアス端子（６）の間の電圧差が維持された状態で、バイアス端子（６）の電圧が下がり、ＮＭＯＳシャントトランジスタ（７）とＰＭＯＳシャントトランジスタ（９）のオン状態が維持される。これにより、ＮＭＯＳシャントトランジスタ（７）、及びＰＯＭＳシャントトランジスタ（９）によるシャント動作が継続し、ＥＳＤ保護動作がより確実に行われる。

本実施形態においても、ＥＳＤ保護回路の動作開始電圧を、バイアス回路（３）のクランプ電圧で任意に設定することが出来る。バイアス回路（３）のクランプ電圧を、通常の電源電圧（ＶＤＤ）よりも高く設定して置くことにより、通常の電源電圧(ＶＤＤ)の印加でＥＳＤ保護回路が動作することを防ぐことが出来る為、電源投入時のラッシュカレントを防ぐことが出来る。

（第３の実施形態）
図３は、第３の実施形態を示す図である。第１、あるいは、第２の実施形態と対応する構成には、同一符号を付している。この実施形態においては、バイアス端子（６）と、ＮＭＯＳシャントトランジスタ（７）のゲート間には、３段のＣＭＯＳインバータ（８１）乃至（８３）が接続される。夫々のＣＭＯＳインバータの回路閾値を適宜設定することにより、ＥＳＤ動作の動作開始電圧が調整できる為、ＥＳＤ保護回路の設計の自由度が増す。また、ＣＭＯＳインバータの段数を偶数段にすることにより、ＮＭＯＳシャントトランジスタに代えて、ＰＭＯＳシャントトランジスタをシャント用のトランジスタとして、使用することが出来る。

本実施形態においても、ＥＳＤ保護回路の動作開始電圧を、バイアス回路のクランプ電圧で任意に設定することが出来る。バイアス回路（３）のクランプ電圧を、通常の電源電圧（ＶＤＤ）よりも高く設定して置くことにより、通常の電源電圧(ＶＤＤ)の印加でＥＳＤ保護回路が動作することを防ぐことが出来る為、電源投入時のラッシュカレントを防ぐことが出来る。

（第４の実施例）
図４は、第４の実施形態を示す。第１乃至第３の実施形態と対応する構成には、同一の符号を付している。第１の電源端子（１）と第２の電源端子（２）間に接続されるバイアス回路（３）は、バイアス端子（６）と第１の電源端子（１）間に接続されるダイオード回路（５）と、バイアス端子（６）と第２の電源端子（２）間に接続される抵抗（４）を備える。バイアス端子（６）の電圧は、電源端子（１）に現れる電圧を（Ｖｄｄ）とすると、ダイオード回路（５）で設定される閾値電圧分だけ低い電圧、すなわち、（Ｖｄｄ−Ｎ×Ｖｔｈ）にクランプされる。ここで、Ｖｔｈは、ダイオードの閾値、Ｎは、接続されるダイオードの個数を示す。

ＥＳＤにより、電源端子（１）の電圧が上昇し、バイアス端子（６）の電圧が、ＮＭＯＳシャントトランジスタ（１１）の閾値を超えると、ＮＭＯＳシャントトランジスタ（１１）は、オンとなり、シャント動作を行う。すなわち、電源電圧の上昇に応じて、バイアス端子（６）の電圧がＮＭＯＳシャントトランジスタ（１１）の閾値(Ｖｔｈｎ)を越えると、ＮＭＯＳシャントトランジスタ(１１)がオンし、シャント動作が開始する。つまり、（Ｖｄｄ−Ｎ×Ｖｔｈ）＞（Ｖｔｈｎ＋ＶＳＳ）となった時、換言すれば、Ｖｄｄ＞（Ｎ×Ｖｔｈ＋Ｖｔｈｎ＋ＶＳＳ）になった時に、ＮＭＯＳシャントトランジスタ(１１)による、シャント動作が開始する。

バイアス回路（３）のクランプ電圧により、ＥＳＤ保護動作が開始する電源端子（１）の電圧を設定することが出来る。第２の電源電圧（ＶＳＳ）を基準に、バイアス回路（３）のダイオード回路（５）の閾値（Ｎ×Ｖｔｈ）と、ＮＭＯＳトランジスタ（１１）の閾値（Ｖｔｈｎ）を加えた電圧、すなわち、（Ｎ×Ｖｔｈ＋Ｖｔｈｎ＋ＶＳＳ）を通常の電源電圧（ＶＤＤ）よりも高くなるように設定しておくことにより、電源投入時にＮＭＯＳシャントトランジスタ（１１）がオンすることを防ぐことが出来るため、ラッシュカレントの発生を防止することが出来る。

（第５の実施形態）
図５は、第５の実施形態を示す図である。第１乃至第４の実施形態と対応する構成には、同一の符号を付している。第１の電源端子（１）と第２の電源端子（２）間に接続されるバイアス回路（３）は、第１の電源端子（１）とバイアス端子（６）と間に接続される抵抗（４）と、バイアス端子（６）と第２の電源端子（２）間に接続される複数のダイオード（５１）乃至（５３）を有するダイオード回路（５）を備える。第１の電源端子（１）にソースが接続され、ドレインが第２の電源端子（２）に接続されたＰＭＯＳシャントトランジスタ（１２）のゲートに、バイアス回路（３）のバイアス端子（６）が接続される。バイアス端子（６）の電圧は、第２の電源端子（２）の電源電圧（ＶＳＳ）に、ダイオード回路（５）により設定される閾値電圧分だけ高い電圧、すなわち、（ＶＳＳ＋Ｎ×Ｖｔｈ）にクランプされる。ＶＳＳは、第２の電源端子（２）に印加される電圧で、一般的には接地電位、Ｖｔｈはダイオード回路（５）のダイオードの閾値、Ｎは接続されるダイオードの個数を示す。

ＥＳＤにより、電源電圧（Ｖｄｄ）が、バイアス回路（３）により設定されるバイアス端子（６）の電圧に対し、ＰＭＯＳシャントトランジスタ（１２）の閾値（Ｖｔｈｐ）を超えて上昇した時に、ＰＭＯＳシャントトランジスタ（１２）がオンし、シャント動作が開始する。つまり、電源電圧（Ｖｄｄ）が、Ｖｄｄ＞（Ｎ×Ｖｔｈ＋Ｖｔｈｐ＋ＶＳＳ）となった時に、ＰＭＯＳシャントトランジスタ（１２）によるシャント動作が開始する。換言すれば、任意に設定したバイアス回路（３）のクランプ電圧、(ＶＳＳ＋Ｎ×Ｖｔｈ)により、ＥＳＤ動作が開始する電源端子（１）の電圧を設定することが出来る。なお、ＰＭＯＳシャントトランジスタ（１２）の閾値（Ｖｔｈｐ）は、正の値（Ｖｔｈｐ＞０）として、記述している。

また、第２の電源端子（２）の電源電圧（ＶＳＳ）を基準として、ダイオード回路（５）の閾値（Ｎ×Ｖｔｈ）にＰＭＯＳシャントトランジスタの閾値（Ｖｔｈｐ）を加えた電圧、すなわち、（Ｎ×Ｖｔｈ＋Ｖｔｈｐ＋ＶＳＳ）を、第１の電源端子（１）に印加される通常の電源電圧（ＶＤＤ）よりも高くなるように設定しておくことにより、電源投入時にＰＭＯＳシャントトランジスタ(１２)がオンすることを防ぐことが出来るため、電源投入時のクラッシュカレントの発生を防止することが出来る。

（第６の実施形態）
図６は、第６の実施形態を示す図である。第１乃至第５の実施形態と対応する構成には、同一の符号を付している。第１の電源端子（１）と第２の電源端子（２）間に接続されるバイアス回路（３）は、第１の電源端子（１）とバイアス端子（６）間に接続される抵抗（４）と、バイアス端子（６）と第２の電源端子（２）間に接続される複数のダイオード（５１）乃至（５３）を有するダイオード回路（５）を備える。第１の電源端子（１）と第２の電源端子（２）間には、ＣＭＯＳインバータ（１００）が接続される。ＣＭＯＳインバータ（１００）は、ゲートにバイアス端子（６）の電圧が供給され、ソース・ドレイン流路が、第１（１）、第２の電源端子間に接続されるＰＭＯＳトランジスタ（１０２）とＮＭＯＳトランジスタ（１０１）を有する。

バイアス回路（３）により、バイアス端子（６）の電圧は、（ＶＳＳ＋Ｎ×Ｖｔｈ）にクランプされる。ここで、ＶＳＳは、第２の電源端子（２）に印加される電圧、Ｖｔｈは、ダイオード回路（５）に接続されるダイオードの閾値、Ｎはその個数である。バイアス端子（６）のクランプ電圧（ＶＳＳ＋Ｎ×Ｖｔｈ）は、通常の電源電圧（ＶＤＤ）よりは、高い値に設定される。

ＣＭＯＳインバータ（１００）の回路閾値を、バイアス回路（３）のクランプ電圧、すなわち、（ＶＳＳ＋Ｎ×Ｖｔｈ）に等しく設定しておくと、電源電圧の上昇により、バイアス端子（６）の電圧が、クランプ電圧になった時に、ＣＭＯＳインバータ（１００）を構成するＭＯＳトランジスタ（１０１）（１０２）が同時にオンして、電源端子間を貫通電流が流れ、シャント動作が行われる。すなわち、バイアス回路（３）のクランプ電圧で設定した電圧でＥＳＤ保護動作の開始電圧が設定できるＥＳＤ保護回路が提供できる。バイアス回路（３）のクランプ電圧を、第１の電源端子（１）に印加される通常の電源電圧（ＶＤＤ）よりも高く設定しておくことにより、電源投入時のラッシュカレントを防ぐことが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１第１の電源端子、２第２の電源端子、３バイアス回路、４抵抗、５ダイオード回路、６バイアス端子、７ＮＭＯＳシャントトランジスタ、８駆動回路、９ＰＭＯＳシャントトランジスタ、１０寄生容量、１１ＮＭＯＳシャントトランジスタ、１２ＰＭＯＳシャントトランジスタ、５１乃至５３ダイオード、８１乃至８３ＣＭＯＳインバータ、１００ＣＭＯＳインバータ、１０１ＮＭＯＳトランジスタ、１０２ＰＭＯＳトランジスタ、８１１ＮＭＯＳトランジスタ、８１２ＰＭＯＳトランジスタ。

Claims

高電位側の第１の電源電圧が印加される第１の電源端子と、
低電位側の第２の電源電圧が印加される第２の電源端子と
バイアス端子と、
前記第１、第２の電源端子間に接続され、前記第１の電源電圧よりも高く設定されたクランプ電圧を有し、ＥＳＤ保護動作時にそのクランプ電圧を前記バイアス端子に供給するバイアス回路と、
ソース、ドレイン及びゲートを有し、前記第１、第２の電源端子間にソース・ドレイン流路が接続される第１のＭＯＳトランジスタと、
前記バイアス端子の電圧を入力とし、前記第１の電源端子の電圧に応答して、所定の出力電圧を前記第１のＭＯＳトランジスタのゲートに供給する駆動回路と、
を具備することを特徴とするＥＳＤ保護回路。
ソース、ドレイン及びゲートを有し、前記バイアス端子にそのゲートが接続され、そのソースが前記第２の電源端子に接続され、そのドレインが前記第１の電源端子に接続されるＰＭＯＳトランジスタを具備することを特徴とする請求項１に記載のＥＳＤ保護回路。
前記駆動回路は、少なくとも1段のＣＭＯＳインバータを備えることを特徴とする請求１、または２に記載のＥＳＤ保護回路。
前記バイアス回路は、直列接続された複数のダイオードを具備し、その個数に応じて前記クランプ電圧が調整されることを特徴とする請求項１乃至３に記載のＥＳＤ保護回路。
前記ダイオードは、そのゲートとドレインが共通接続されたＰＭＯＳトランジスタで構成されることを特徴とする請求項４に記載のＥＳＤ保護回路。
前記ダイオードの閾値をＶｔｈ、その個数をＮ、前記第1の電源電圧をＶＤＤ、第２の電源電圧をＶＳＳとした時、（ＶＤＤ−ＶＳＳ）＜Ｎ・Ｖｔｈの関係となるように前記ダイオードの個数Ｎが設定されることを特徴とする請求項４乃至５に記載のＥＳＤ保護回路。
高電位側の第１の電源電圧が印加される第１の電源端子と、
低電位側の第２の電源電圧が印加される第２の電源端子と
バイアス端子と、
前記第１の電源端子と前記バイアス端子間に、前記第１と第２の電源電圧に対して順バイアス方向に接続される複数のダイオードを有するダイオード回路と、
前記バイアス端子と前記第２の電源端子間に接続される抵抗と、
前記第１の電源端子にドレイン、前記第２の電源端子にソース、前記バイアス端子にゲートが接続されるＮＭＯＳトランジスタとを具備し、
前記ダイオードの閾値をＶｔｈ，個数をＮ，前記ＮＭＯＳトランジスタの閾値をＶｔｈｎ、第１の電源電圧をＶＤＤ、第２の電源電圧をＶＳＳとした時、
（Ｎ×Ｖｔｈ＋Ｖｔｈｎ＋ＶＳＳ）＞ＶＤＤの関係となるように前記ダイオードの個数Ｎが設定されること特徴とするＥＳＤ保護回路。
高電位側の第１の電源電圧が印加される第１の電源端子と、
低電位側の第２の電源電圧が印加される第２の電源端子と
バイアス端子と、
前記第１の電源端子と前記バイアス端子間に接続される抵抗と、
前記バイアス端子と前記第２の電源端子間に接続され、前記第１の電源電圧と第２の電源電圧に対して、順バイアス方向に接続される複数のダイオードを有するダイオード回路と、
前記第１の電源端子にソース、前記第２の電源端子にドレイン、前記バイアス端子にゲートが接続されるＰＭＯＳトランジスタとを具備し、
前記ダイオードの閾値をＶｔｈ，個数をＮ，前記ＰＭＯＳトランジスタの閾値をＶｔｈｐ、第１の電源電圧をＶＤＤ、前記第２の電源電圧をＶＳＳとした時、
（Ｎ×Ｖｔｈ＋Ｖｔｈｐ＋ＶＳＳ）＞ＶＤＤの関係となるように前記ダイオードの個数Ｎが設定されること特徴とするＥＳＤ保護回路。
高電位側の第１の電源電圧が印加される第１の電源端子と、
低電位側の第２の電源電圧が印加される第２の電源端子と
バイアス端子と、
前記第１の電源端子と前記バイアス端子間に接続される抵抗と、
前記バイアス端子と前記第２の電源端子間に接続され、前記第１の電源電圧と第２の電源電圧に対して、順バイアス方向に接続される複数のダイオードを有するダイオード回路と、
前記バイアス端子の電圧がゲートの共通接続に入力され、第１の電源端子と第２の電源端子間にソース・ドレイン流路が接続されるＣＭＯＳインバータとを具備し、
前記ダイオードの閾値をＶｔｈ，個数をＮ，前記第２の電源電圧をＶＳＳとした時、
（ＶＳＳ＋Ｎ×Ｖｔｈ）＞ＶＤＤの関係となるように前記ダイオードの個数Ｎが設定されること特徴とするＥＳＤ保護回路。