JP7413303B2 - 半導体装置及び半導体システム - Google Patents

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Description

本発明の実施形態は、半導体装置及び半導体システムに関する。
ＥＳＤ（Electro Static Discharge）に対する保護装置が知られている。ＥＳＤは、静電放電であり、異なる電位にある２つの物体の間で、瞬間的に大きな電流が流れる現象である。ＥＳＤが生じると、電位の高い物体から電位の低い物体へと電流が流れる。電流が流入したノードの電圧は急上昇し得る。電流が流出したノードの電圧は急下降し得る。保護装置は、ＥＳＤが生じた際に電流経路として機能し、電流経路を介してＥＳＤの電荷が放電されることで、急激な電圧の上昇または下降を抑制する。
国際公開第２０１９／０１２８３９号
半導体装置のＥＳＤ耐性を向上させる。
実施形態に係る半導体装置は、基板と、基板上に設けられた絶縁体層と、絶縁体層上に設けられた半導体層とを備えるＳＯＩ（Silicon On Insulator）基板上に形成される。実施形態に係る半導体装置は、第１及び第２電源線と、複数の第１ダイオードと、第１抵抗と、第１及び第２のＰ型トランジスタと、第１乃至第３のＮ型トランジスタと、を備える。複数の第１ダイオードは、第１電源線と第１ノードとの間に、第１電源線側をアノードとする向きで直列に接続される。第１抵抗は、第１ノードと第２電源線との間に接続される。第１のＰ型トランジスタは、ゲートが第１ノードに接続され、ソースが第１電源線に接続され、ボディが第１電源線に接続され、ドレインが第２ノードに接続される。第１のＮ型トランジスタは、ゲートが第１ノードに接続され、ソースが第２電源線に接続され、ボディが第２電源線に接続され、ドレインが第２ノードに接続される。第２のＰ型トランジスタは、ゲートが第２ノードに接続され、ソースが第１電源線に接続され、ボディが第１電源線に接続され、ドレインが第３ノードに接続される。第２のＮ型トランジスタは、ゲートが第２ノードに接続され、ソースが第２電源線に接続され、ボディが第２電源線に接続され、ドレインが第３ノードに接続される。第３のＮ型トランジスタは、ゲートが第３ノードに接続され、ソースが第２電源線に接続され、ボディが第２電源線に接続され、ドレインが第１電源線に接続される。第１のＰ型トランジスタのゲート幅をゲート長で除算した値は、第１のＮ型トランジスタのゲート幅をゲート長で除算した値よりも小さい。第２のＮ型トランジスタのゲート幅をゲート長で除算した値は、第２のＰ型トランジスタのゲート幅をゲート長で除算した値よりも小さい。第２のＮ型トランジスタのゲート幅をゲート長で除算した値は、第１のＮ型トランジスタのゲート幅をゲート長で除算した値よりも小さい。第１のＮ型トランジスタのゲート幅をゲート長で除算した値は、第３のＮ型トランジスタのゲート幅をゲート長で除算した値よりも小さい。
第１実施形態に係る半導体システムの構成の一例を示すブロック図。 第１実施形態に係る半導体装置の回路構成の一例を示す回路図。 第１実施形態に係る半導体装置の平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体装置の平面レイアウトの一例を示す平面図。 図４のＶ－Ｖ線に沿った半導体装置の断面構造を示す断面図。 第１実施形態に係る半導体装置に含まれるダイオードの断面構造の一例を示す断面図。 第１実施形態に係る半導体装置の通常状態における動作の一例を示す概略図。 第１実施形態に係る半導体装置に正のＥＳＤが印加された場合の動作の一例を示す概略図。 第２実施形態に係る半導体装置の回路構成の一例を示す回路図。 第２実施形態に係る半導体装置に負のＥＳＤが印加された場合の動作の一例を示す概略図。 第３実施形態に係る半導体システムの構成の一例を示すブロック図。 第３実施形態に係る半導体装置の回路構成の一例を示す回路図。 第１比較例に係る半導体装置の回路構成を示す回路図。 第２比較例に係る半導体装置の回路構成を示す回路図。 第１実施形態及び第２実施形態並びに第１比較例及び第２比較例に係る半導体装置のシミュレーション結果を示すテーブル。 第２実施形態と第１比較例とのそれぞれでＨＢＭかつ＋２ｋＶが印加された際の電圧波形のシミュレーション結果を示す図。 第１実施形態と第２実施形態とのそれぞれでＨＢＭかつ－２ｋＶが印加された際の電圧波形のシミュレーション結果を示す図。 第２実施形態と第１比較例とのそれぞれでＭＭかつ＋２００Ｖが印加された際の電圧波形のシミュレーション結果を示す図。 第１実施形態と第２実施形態とのそれぞれでＭＭかつ－２００Ｖが印加された際の電圧波形のシミュレーション結果を示す図。 第２実施形態と第２比較例とのそれぞれで電源電圧が印加された際の電流波形のシミュレーション結果を示す図。 第２実施形態と第２比較例とのそれぞれで抵抗値が変動した際のシミュレーション結果を示すテーブル。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
第１実施形態に係る半導体システム１は、ＥＳＤに対する保護装置を含む、半導体システムの一種である。半導体システム１は、例えばＳＯＩ（Silicon On Insulator）ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスによって製造された集積回路（ＩＣ）である。半導体システム１は、例えば無線通信に関する高周波信号を増幅する機能を有する。以下に、第１実施形態に係る半導体システム１について説明する。
［１－１］構成
［１－１－１］半導体システム１の全体構成
図１は、第１実施形態に係る半導体システム１の構成の一例を示すブロック図である。図１に示すように、半導体システム１は、電源線ＰＬ１と、電源線ＰＬ２と、端子Ｔ１と、端子Ｔ２と、半導体装置１０と、半導体装置２０とを備える。
電源線ＰＬ１及び電源線ＰＬ２の各々は、半導体システム１に含まれる各装置への電源電圧の供給に使用される。端子Ｔ１及びＴ２の各々は、半導体システム１の外部の機器と接続可能に構成される。端子Ｔ１は、半導体システム１の正側の電源端子であり、電源線ＰＬ１に接続される。端子Ｔ１には、例えば電源電圧が印加される。端子Ｔ２は、半導体システム１の負側の電源端子であり、電源線ＰＬ２に接続される。端子Ｔ２は、例えば接地される。
半導体装置１０及び２０は、例えば１つの半導体チップ上に集積（実装）される。半導体装置１０は、ＥＳＤ対策に使用される保護装置である。半導体装置１０は、電源線ＰＬ１及びＰＬ２に接続される。半導体装置１０は、半導体システム１にＥＳＤが印加された際に電源線ＰＬ１と電源線ＰＬ２との間の放電経路として機能し、半導体装置２０を保護する。半導体装置２０は、電源線ＰＬ１及びＰＬ２に接続される。半導体装置２０は、半導体システム１が有する種々の動作を実行する。半導体装置２０は、例えば無線通信に関する高周波信号を増幅する。
［１－１－２］半導体装置１０の構成
（半導体装置１０の回路構成）
図２は、第１実施形態に係る半導体装置１０の回路構成の一例を示す回路図である。図２に示すように、半導体装置１０は、ダイオードＤＩ１１及びＤＩ１２と、抵抗Ｒ１と、トランジスタＰＭ１及びＰＭ２と、トランジスタＮＭ１、ＮＭ２、及びＮＭ３と、を含む。
ダイオードＤＩ１１及びＤＩ１２のそれぞれは、ＰＮ接合ダイオードである。ダイオードＤＩ１１及びＤＩ１２のそれぞれの順方向電圧は、例えば０．７Ｖである。トランジスタＰＭ１及びＰＭ２のそれぞれはＰ型のＭＯＳＦＥＴであり、トランジスタＮＭ１、ＮＭ２、及びＮＭ３のそれぞれはＮ型のＭＯＳＦＥＴである。
ダイオードＤＩ１１及びＤＩ１２は、電源線ＰＬ１とノードＮ１との間に、アノード側が電源線ＰＬ１側となるように直列に接続される。具体的には、ダイオードＤＩ１１のアノードは、電源線ＰＬ１に接続される。ダイオードＤＩ１１のカソードは、ダイオードＤＩ１２のアノードに接続される。ダイオードＤＩ１２のカソードは、ノードＮ１に接続される。
抵抗Ｒ１の一端は、ノードＮ１に接続される。抵抗Ｒ１の他端は、電源線ＰＬ２に接続される。
トランジスタＰＭ１とトランジスタＮＭ１との組は、インバータＩＮＶ１を構成している。具体的には、トランジスタＰＭ１のゲートは、ノードＮ１に接続される。トランジスタＰＭ１のソースは、電源線ＰＬ１に接続される。トランジスタＰＭ１のドレインは、ノードＮ２に接続される。トランジスタＰＭ１のボディは、電源線ＰＬ１に接続される。トランジスタＮＭ１のゲートは、ノードＮ１に接続される。トランジスタＮＭ１のソースは、電源線ＰＬ２に接続される。トランジスタＮＭ１のドレインは、ノードＮ２に接続される。トランジスタＮＭ１のボディは、電源線ＰＬ２に接続される。インバータＩＮＶ１は、ノードＮ１の論理レベルを反転させて、ノードＮ２に出力する。
トランジスタＰＭ２とトランジスタＮＭ２との組は、インバータＩＮＶ２を構成している。具体的には、トランジスタＰＭ２のゲートは、ノードＮ２に接続される。トランジスタＰＭ２のソースは、電源線ＰＬ１に接続される。トランジスタＰＭ２のドレインは、ノードＮ３に接続される。トランジスタＰＭ２のボディは、電源線ＰＬ１に接続される。トランジスタＮＭ２のゲートは、ノードＮ２に接続される。トランジスタＮＭ２のソースは、電源線ＰＬ２に接続される。トランジスタＮＭ２のドレインは、ノードＮ３に接続される。トランジスタＮＭ２のボディは、電源線ＰＬ２に接続される。インバータＩＮＶ２は、ノードＮ２の論理レベルを反転させて、ノードＮ３に出力する。
トランジスタＮＭ３のゲートは、ノードＮ３に接続される。トランジスタＮＭ３のソースは、電源線ＰＬ２に接続される。トランジスタＮＭ３のドレインは、電源線ＰＬ１に接続される。トランジスタＮＭ３のボディは、電源線ＰＬ２に接続される。
トランジスタＰＭ１のサイズは、トランジスタＮＭ１のサイズよりも小さい。トランジスタＮＭ１のサイズは、トランジスタＮＭ３のサイズよりも小さい。トランジスタＮＭ２のサイズは、トランジスタＰＭ２のサイズよりも小さい。トランジスタＮＭ２のサイズは、トランジスタＮＭ１のサイズよりも小さい。
なお、本明細書において、トランジスタのサイズの大小関係は、トランジスタのゲート電極のゲート長“Ｌ”とゲート幅“Ｗ”とから定まるアスペクト比“Ｗ／Ｌ”の大小関係に基づいて比較される。言い換えると、トランジスタの大小関係は、トランジスタのゲート幅“Ｗ”をゲート長“Ｌ”で除算した値“Ｗ／Ｌ”の大小関係に基づいて比較される。また、ゲート長“Ｌ”の等しい複数のトランジスタが並列接続されている場合は、並列接続された複数のトランジスタのゲート幅を合計して、合計されたゲート幅のトランジスタがひとつ設けられていると見なしてもよい。
また、半導体装置１０の構成は、検出部と、駆動部と、シャントＭＯＳを含んでいる、と言い換えることもできる。検出部は、ダイオードＤＩ１１及びＤＩ１２と、抵抗Ｒ１とを含む。検出部は、電源線ＰＬ１の電圧が上昇したことを検出する。駆動部は、インバータＩＮＶ１及びＩＮＶ２を含む。駆動部は、検出部の検出結果に基づいて、シャントＭＯＳのゲートを駆動する。シャントＭＯＳは、トランジスタＮＭ３である。シャントＭＯＳは、検出部によってゲートを駆動され、ＥＳＤが検出された際に放電経路として機能する。
（トランジスタＮＭ３の構造）
以下に、トランジスタＮＭ３の構造について説明する。なお、以下で参照される図面において、Ｘ方向とＹ方向とで定められる平面は支持基板の表面に対して平行な面に対応し、Ｚ軸方向は支持基板の表面に対する鉛直方向に対応する。支持基板は、少なくともトランジスタＮＭ３が形成される半導体基板であり、例えば、支持基板に、半導体装置１０及び２０が１つの半導体チップとして形成される。
図３は、第１実施形態に係る半導体装置１０の平面レイアウトの一例を示す平面図である。図３は、半導体装置１０に含まれる構造の内、トランジスタＮＭ３として機能する部分を含む半導体層のレイアウトに着目して示している。図３に示すように、半導体装置１０は、アクティブ領域ＡＲと、複数のコンタクトＣＣとを含む。
アクティブ領域ＡＲは、支持基板上に設けられた絶縁体層の上の半導体層であり、Ｙ方向に延伸して設けられる。具体的には、アクティブ領域ＡＲは、Ｎ型拡散領域１０１と、Ｎ型拡散領域１０２と、Ｐ型拡散領域１０３と、Ｐ型拡散領域１０４とを含む。
Ｎ型拡散領域１０１及び１０２は、半導体層中でＮ型の不純物が拡散された領域である。Ｐ型拡散領域１０３及び１０４は、半導体層中でＰ型の不純物が拡散された領域である。Ｐ型拡散領域１０３に含まれるＰ型の不純物の濃度は、Ｐ型拡散領域１０４に含まれるＰ型の不純物の濃度よりも低い。
Ｎ型拡散領域１０１は、トランジスタＮＭ３のドレインとして機能する。Ｎ型拡散領域１０２は、トランジスタＮＭ３のソースとして機能する。Ｐ型拡散領域１０３は、トランジスタＮＭ３のボディとして機能する。Ｐ型拡散領域１０４は、Ｐ型拡散領域１０３と電気的に接続される。
複数のＮ型拡散領域１０１のそれぞれは、アクティブ領域ＡＲのＸ方向における一端から他端まで、Ｘ方向に延伸して設けられる。複数のＮ型拡散領域１０１は、アクティブ領域ＡＲにおいて、Ｙ方向に並んで設けられる。以下では、Ｙ方向に並んだ複数のＮ型拡散領域１０１のうち、奇数番目に配置されたＮ型拡散領域１０１のことを“１０１ｏｄｄ”とも呼び、偶数番目に配置されたＮ型拡散領域１０１のことを“１０１ｅｖｅｎ”とも呼ぶ。
複数のＮ型拡散領域１０２のそれぞれは、アクティブ領域ＡＲのＸ方向における一端から他端までＸ方向に延伸して、且つ隣り合うＮ型拡散領域１０１の間に設けられる。
複数のＰ型拡散領域１０３のそれぞれは、Ｙ方向に隣り合うＮ型拡散領域１０１の間に設けられる。具体的には、Ｐ型拡散領域１０３は、第１部分１０３ａ、第２部分１０３ｂ、及び第３部分１０３ｃを含む。第１部分１０３ａは、アクティブ領域ＡＲのＸ方向における一端から他端までＸ方向に延伸して、且つＮ型拡散領域１０１ｏｄｄとＮ型拡散領域１０２との間に設けられる。第２部分１０３ｂは、アクティブ領域ＡＲのＸ方向における一端から他端までＸ方向に延伸して、且つＮ型拡散領域１０１ｅｖｅｎとＮ型拡散領域１０２との間に設けられる。第３部分１０３ｃは、Ｙ方向に延伸して且つＮ型拡散領域１０２を分断して設けられ、第１部分１０３ａと第２部分１０３ｂとを接続している。Ｎ型拡散領域１０２は、Ｐ型拡散領域１０３の第３部分１０３ｃによって、Ｎ型拡散領域１０２ａと１０２ｂとに分離される。
複数のＰ型拡散領域１０４の組は、Ｐ型拡散領域１０４ａと、Ｐ型拡散領域１０４ｂとを含む。複数のＰ型拡散領域１０４の組はそれぞれ、Ｐ型拡散領域１０３の第３部分１０３ｃを、Ｘ方向に挟んで設けられる。Ｐ型拡散領域１０４ａは、Ｐ型拡散領域１０３の第３部分１０３ｃと、Ｎ型拡散領域１０２ａによって囲まれている。Ｐ型拡散領域１０４ｂは、Ｐ型拡散領域１０３の第３部分１０３ｃと、Ｎ型拡散領域１０２ｂによって囲まれている。
以上で説明されたＮ型拡散領域１０１と、Ｎ型拡散領域１０２と、Ｐ型拡散領域１０３と、Ｐ型拡散領域１０４との組み合わせが、Ｙ方向に繰り返し設けられる。
複数のコンタクトＣＣのそれぞれは、コンタクトＣＣが設けられた拡散領域と、後述する配線層に設けられた導電体とを、電気的に接続している。複数のコンタクトＣＣは、Ｎ型拡散領域１０１、Ｎ型拡散領域１０２、Ｐ型拡散領域１０４のそれぞれに設けられる。
具体的には、各Ｎ型拡散領域１０１において、複数のコンタクトＣＣが、Ｘ方向に並んで設けられる。Ｎ型拡散領域１０２ａ及び１０２ｂのそれぞれにおいて、複数のコンタクトＣＣが、Ｘ方向に並んで設けられる。Ｐ型拡散領域１０４ａ及び１０４ｂのそれぞれにおいて、コンタクトＣＣが、Ｎ型拡散領域１０２ａ及び１０２ｂのそれぞれに設けられたコンタクトＣＣとＸ方向に並んで設けられる。
図４は、第１実施形態に係る半導体装置１０の平面レイアウトの一例を示す平面図である。図４は、半導体装置１０に含まれる構造の内、トランジスタＮＭ３として機能する部分を含む配線層のレイアウトに着目して示している。図４に示すように、半導体装置１０は、導電体１１１と、導電体１１２と、導電体１１３とをさらに含む。
導電体１１１は、アクティブ領域ＡＲと重なって設けられた部分と、アクティブ領域ＡＲと重ならない部分とを有する。導電体１１１のアクティブ領域ＡＲと重なった部分は、トランジスタＮＭ３のゲート電極の配線として機能する。導電体１１１のアクティブ領域ＡＲと重ならない部分は、ゲート電極の配線として機能する。導電体１１１は、アクティブ領域ＡＲと重なって設けられた部分において、第１部分１１１ａ、第２部分１１１ｂ、及び第３部分１１１ｃの組を複数含む。導電体１１１は、アクティブ領域ＡＲと重ならない部分において、第４部分１１１ｄと、第５部分１１１ｅとを含む。
導電体１１１は、アクティブ領域ＡＲにおいて、Ｐ型拡散領域１０３とＺ方向に重なるように設けられる。具体的には、導電体１１１の第１部分１１１ａは、Ｐ型拡散領域１０３の第１部分１０３ａとＺ方向に重なるように設けられる。導電体１１１の第２部分１１１ｂは、Ｐ型拡散領域１０３の第２部分１０３ｂとＺ方向に重なるように設けられる。導電体１１１の第３部分１１１ｃは、Ｐ型拡散領域１０３の第３部分１０３ｃとＺ方向に重なるように設けられる。
また、導電体１１１の第１部分１１１ａ及び第２部分１１１ｂのそれぞれは、Ｘ方向において、アクティブ領域ＡＲの外部の領域まで延伸して設けられる。
導電体１１１の第４部分１１１ｄと第５部分１１１ｅとは、それぞれＹ方向に延伸し、アクティブ領域ＡＲと重ならないように、Ｘ方向においてアクティブ領域ＡＲを挟むように設けられる。導電体１１１の第４部分１１１ｄは、アクティブ領域ＡＲと重ならない部分において、複数の第１部分１１１ａ及び第２部分１１１ｂと接続される。導電体１１１の第５部分１１１ｅは、アクティブ領域ＡＲと重ならない部分において、複数の第１部分１１１ａ及び第２部分１１１ｂと接続される。
導電体１１２及び１１３のそれぞれは、導電体１１１よりも上の層に設けられる。導電体１１２及び１１３のそれぞれは、例えば金属を含む。導電体１１２は、トランジスタＮＭ３のドレインの配線として機能する。導電体１１３は、トランジスタＮＭ３のソースの配線として機能する。導電体１１２及び１１３の設けられる層は、例えば配線層と呼ばれる。
導電体１１２は、複数の第１部分１１２ｈと、第２部分１１２ｖとを含む。複数の第１部分１１２ｈのそれぞれは、Ｘ方向に延伸し、Ｎ型拡散領域１０１上に設けられた複数のコンタクトＣＣと接するように設けられる。第２部分１１２ｖは、Ｘ方向においてアクティブ領域ＡＲの外部の領域において、Ｙ方向に延伸して設けられる。第２部分１１２ｖには、複数の第１部分１１２ｈが接続される。
導電体１１３は、複数の第１部分１１３ｈと、第２部分１１３ｖとを含む。複数の第１部分１１３ｈのそれぞれは、Ｘ方向に延伸し、Ｎ型拡散領域１０２ａ及び１０２ｂと、Ｐ型拡散領域１０４ａ及び１０４ｂとのそれぞれの上に設けられたコンタクトＣＣと接するように設けられる。第２部分１１３ｖは、Ｘ方向においてアクティブ領域ＡＲの外部の領域において、Ｙ方向に延伸して設けられる。第２部分１１３ｖには、複数の第１部分１１３ｈが接続される。
図５は、図４のＶ－Ｖ線に沿った断面構造を示す断面図である。図５に示すように、半導体装置１０は、支持基板２００、絶縁体層２１０、半導体層２２０、配線層２３０、絶縁膜１２０、導電体１１１の第３部分１１１ｃ、絶縁体３００、コンタクトＣＣを含んでいる。図５に示す領域では、半導体層２２０は、Ｎ型拡散領域１０２ａ及び１０２ｂと、Ｐ型拡散領域１０３の第３部分１０３ｃと、Ｐ型拡散領域１０４ａ及び１０４ｂとを含んでいる。図５に示す領域では、配線層２３０は、導電体１１３の第１部分１１３ｈを含んでいる。
支持基板２００は、例えばシリコンを含む。
絶縁体層２１０は、支持基板２００上に設けられる。絶縁体層２１０は、例えば酸化シリコンを含む。
半導体層２２０は、絶縁体層２１０上に設けられる。図５に示す領域では、半導体層２２０内において、Ｘ方向に向かって順に、Ｎ型拡散領域１０２ａ、Ｐ型拡散領域１０４ａ、Ｐ型拡散領域１０３の第３部分１０３ｃ、Ｐ型拡散領域１０４ｂ、Ｎ型拡散領域１０２ｂが並んで設けられている。
Ｐ型拡散領域１０３の第３部分１０３ｃ上には、絶縁膜１２０が設けられる。絶縁膜１２０は、酸化シリコンを含む。Ｐ型拡散領域１０３の第３部分１０３ｃ上に設けられた絶縁膜１２０上には、導電体１１１の第３部分１１１ｃが設けられる。
絶縁膜１２０は、アクティブ領域ＡＲにおいて、Ｐ型拡散領域１０３と、導電体１１１の第３部分１１１ｃとの間に設けられる。絶縁膜１２０は、トランジスタＮＭ３のゲート絶縁膜として機能する。
半導体層２２０の上に、複数のコンタクトＣＣが設けられる。具体的には、Ｎ型拡散領域１０２ａ及び１０２ｂと、Ｐ型拡散領域１０４ａ及び１０４ｂとのそれぞれの上にコンタクトＣＣが設けられる。
半導体層２２０の上方に、配線層２３０が設けられる。図５に示す領域では、配線層２３０には、導電体１１３の第１部分１１３ｈが設けられている。導電体１１３の第１部分１１３ｈは、Ｎ型拡散領域１０２ａ及び１０２ｂと、Ｐ型拡散領域１０４ａ及び１０４ｂとのそれぞれの上に設けられたコンタクトＣＣと接している。
半導体層２２０よりも上方であって、これまでに説明した構造物が設けられていない領域は、絶縁体３００で満たされている。絶縁体３００は、例えば酸化シリコンである。
図３乃至図５を参照して、トランジスタＮＭ３の構造について説明したが、トランジスタＮＭ３以外のトランジスタについても、同様の構造を有しても良い。
また、図３乃至図５を参照して説明したトランジスタＮＭ３の構造は、例えば以下のように言い換えることができる。
トランジスタＮＭ３は、Ｘ方向の長さがゲート長に対応する単位ＦＥＴが、Ｙ方向に複数並列接続されたものである。複数の単位ＦＥＴが並列接続された構成は、例えばマルチフィンガーＦＥＴと呼ばれる。
ゲート電極として機能する導電体１１１は、はしご形に形成されている。導電体１１１のうち、Ｘ方向に延伸し、且つＰ型拡散領域１０３の第１部分１０３ａ及び第２部分１０３ｂと重なっている、導電体１１１の第１部分１１１ａ及び第２部分１１１ｂが、真性ＦＥＴのゲートである。
はしご型に形成された導電体１１１は、Ｙ方向に延伸して設けられる第４部分１１１ｄと第５部分１１１ｅとを含む。導電体１１１の第４部分１１１ｄと第５部分１１１ｅとは、複数の第１部分１１１ａ及び第２部分１１１ｂを、言い換えるとマルチフィンガーＦＥＴの各ゲートを接続するためのものである。図示していないが、導電体１１１は、その上層に設けられた配線と、コンタクトで接続されている。
Ｘ方向に延伸して設けられているゲート電極は、一対ごとに、中心部分でＹ方向に延伸する部分によって接続されている。具体的には、導電体１１１の第１部分１１１ａ及び第２部分１１１ｂは、第３部分１１１ｃによって接続されている。この構成は、ボディ接合を形成するためのものである。
導電体１１１の第３部分１１１ｃは、Ｐ型拡散領域１０３の第３部分１０３ｃと重なって設けられる。また、Ｐ型拡散領域１０３の第３部分１０３ｃは、Ｐ型拡散領域１０４の組に、Ｘ方向に挟まれている。このように構成することで、トランジスタのボディとして機能するＰ型拡散領域１０３と電気的に接続されているＰ型拡散領域１０４を設けることができる。また、Ｐ型拡散領域１０４上に設けられたコンタクトＣＣは、ソースとして機能するＮ型拡散領域１０２上に設けられたコンタクトＣＣとＸ方向に並んでいる。そして、Ｐ型拡散領域１０４上に設けられたコンタクトＣＣと、Ｎ型拡散領域１０２上に設けられたコンタクトＣＣとは、導電体１１３の第１部分１１３ｈに接続される。このように、トランジスタのボディとソース配線とが接続されている。
（ダイオードの構造）
図６は、第１実施形態に係る半導体装置１０に含まれるダイオードＤＩ１１の断面構造の一例を示す断面図である。図６に示すように、半導体装置１０は、支持基板２００、絶縁体層２１０、半導体層２２０、配線層２３０、絶縁膜１２０、導電体１１１、絶縁体３００、コンタクトＣＣを含んでいる。図６に示す領域では、半導体層２２０は、Ｐ型拡散領域１０５、Ｎ型拡散領域１０６、及びＮ型拡散領域１０７を含んでいる。図６に示す領域では、配線層２３０は、導電体１１４及び導電体１１５を含んでいる。
支持基板２００及び絶縁体層２１０は、図５で説明した断面構造と同様である。
図６に示した領域において、半導体層２２０には、Ｙ方向に順に、Ｐ型拡散領域１０５、Ｎ型拡散領域１０６、Ｎ型拡散領域１０７が並んで設けられる。Ｐ型拡散領域１０５は、半導体層２２０中でＰ型の不純物が拡散された領域である。Ｎ型拡散領域１０６及び１０７は、半導体層２２０中でＮ型の不純物が拡散された領域である。Ｎ型拡散領域１０６に含まれるＮ型の不純物の濃度は、Ｎ型拡散領域１０７に含まれるＮ型の不純物の濃度よりも低い。
Ｎ型拡散領域１０６上には、絶縁膜１２０が設けられる。Ｎ型拡散領域１０６上に設けられた絶縁膜１２０上には、導電体１１１が設けられる。導電体１１１は、電気的にフローティング状態である。
Ｐ型拡散領域１０５と、Ｎ型拡散領域１０７とのそれぞれの上に、コンタクトＣＣが設けられる。
半導体層２２０の上方に、配線層２３０が設けられる。図６に示す領域では、配線層２３０には、導電体１１４及び１１５が設けられている。導電体１１４は、Ｐ型拡散領域１０５上に設けられたコンタクトＣＣと接している。導電体１１５は、Ｎ型拡散領域１０７上に設けられたコンタクトＣＣと接している。
半導体層２２０内の、半導体が設けられていない領域と、半導体層２２０よりも上方であって、これまでに説明した構造物が設けられていない領域は、絶縁体３００で満たされている。絶縁体３００は、例えば酸化シリコンである。
Ｐ型拡散領域１０５は、ダイオードＤＩ１１のアノードに対応する。Ｎ型拡散領域１０６及び１０７は、ダイオードＤＩ１１のカソードに対応する。Ｐ型拡散領域１０５と、Ｎ型拡散領域１０６との接触面が、ダイオードＤＩ１１のＰＮ接合に対応している。
導電体１１４は、ダイオードＤＩ１１のアノードの配線として機能する。導電体１１５は、ダイオードＤＩ１１のカソードの配線として機能する。
図６に示したダイオードの構造は、例えばラテラル型と呼ばれ、トランジスタと類似の構造を有している。具体的には、Ｐ型拡散領域１０５、Ｎ型拡散領域１０６、及びＮ型拡散領域１０７は、それぞれトランジスタのソース又はドレイン、ボディ、ドレイン又はソースと構造が類似している。また、Ｎ型拡散領域１０６上に設けられた絶縁膜１２０と導電体１１１とは、トランジスタのゲート絶縁膜及びゲート電極と構造が類似している。
本明細書では、導電体１１１がトランジスタのゲート電極と見なされた場合に、導電体１１１のＹ方向の長さが、トランジスタのゲート長“Ｌ”に対応し、導電体１１１のＸ方向の長さがトランジスタのゲート幅“Ｗ”に対応している。ダイオードＤＩ１１のＰＮ接合の面積は、半導体層２２０のＺ方向の厚さと、Ｐ型拡散領域１０５及びＮ型拡散領域１０６それぞれのＸ方向の長さとから算出できる。
また、Ｐ型拡散領域１０５並びにＮ型拡散領域１０６及び１０７は、導電体１１１をマスクとして用いたイオン注入処理によって形成される。このため、Ｐ型拡散領域１０５並びにＮ型拡散領域１０６及び１０７それぞれの形状は、導電体１１１の形状に対応して形成される。よって、ラテラル型のダイオードにおいて、ゲート幅“Ｗ”が長いとＰＮ接合の面積は広くなり、ゲート幅“Ｗ”が短いとＰＮ接合の面積は狭くなると表現できる。
なお、図６ではダイオードＤＩ１１を例に説明したが、ダイオードＤＩ１２の構造も同様である。また、図６では導電体１１１の下方にＮ型拡散領域１０６が設けられる場合を例に説明したが、Ｎ型拡散領域１０６はＰ型拡散領域に置き換えられても良い。例えば、導電体１１１の下方にＰ型拡散領域を設けた場合は、導電体１１１の下方に設けられたＰ型拡散領域とＮ型拡散領域１０７との接触面が、ダイオードのＰＮ接合として機能する。
［１－２］動作
第１実施形態に係る半導体装置１０は、条件に応じて、異なる動作を行う。以下に、半導体システム１に電源電圧が印加され通常動作している場合と、半導体システム１に正のＥＳＤが印加された場合とについて、順に説明する。
なお、動作の一例を示す概略図において、オン状態のトランジスタ又はダイオードには丸印を付し、オフ状態のトランジスタ又はダイオードにはバツ印を付す。また、電流について説明するために、矢印記号を付している。
（通常動作における動作）
図７は、第１実施形態に係る半導体システム１の通常状態における動作の一例を示す概略図である。図７は、半導体システム１に電源装置ＰＳが接続されている場合を例示している。以下に、図７を参照して、半導体システム１に電源電圧が印加され通常動作している際の、半導体装置１０の動作について説明する。
電源装置ＰＳの正の出力は、端子Ｔ１に接続されている。電源装置ＰＳの負の出力は、端子Ｔ２に接続され且つ接地されている。電源装置ＰＳは、半導体システム１が通常動作するための電源電圧を、半導体システム１に供給する。電源電圧は、例えば１．２Ｖである。このように構成されることにより、電源線ＰＬ１には１．２Ｖの電圧が印加され、電源線ＰＬ２の電圧は０Ｖとなる。
ダイオードＤＩ１１及びＤＩ１２それぞれの順方向電圧は０．７Ｖであるから、順方向電圧の合計は１．４Ｖである。電源線ＰＬ１の電圧は１．２Ｖであり、順方向電圧の合計よりも低いため、ダイオードＤＩ１１及びＤＩ１２はオフ状態である。ダイオードＤＩ１１及びＤＩ１２がオフ状態であるため、ノードＮ１の電圧は、抵抗Ｒ１を介して接続されている電源線ＰＬ２の電圧と略等しい。
ノードＮ１の電圧が電源線ＰＬ２の電圧と略等しいため、トランジスタＰＭ１はオン状態となり、トランジスタＮＭ１はオフ状態となる。すると、矢印Ａ１に示すように、オン状態となったトランジスタＰＭ１を介して、電源線ＰＬ１からノードＮ２へ電流が流れる。その結果、ノードＮ２の電圧が、電源線ＰＬ１の電圧と略等しくなる。
ノードＮ２の電圧が、電源線ＰＬ１の電圧と略等しくなったため、トランジスタＰＭ２はオフ状態となり、トランジスタＮＭ２はオン状態となる。すると、矢印Ａ２に示すように、オン状態となったトランジスタＮＭ２を介して、ノードＮ３から電源線ＰＬ２へ電流が流れる。その結果、ノードＮ３の電圧が、電源線ＰＬ２の電圧と略等しくなる。
ノードＮ３の電圧が電源線ＰＬ２の電圧と略等しくなっている場合、トランジスタＮＭ３はオフ状態となる。
このように、半導体システム１に電源電圧が印加され通常動作している際には、半導体装置１０のトランジスタＮＭ３はオフ状態となる。このため、電源線ＰＬ１と電源線ＰＬ２は、接続されていない。よって、電源線ＰＬ１と電源線ＰＬ２との間の電流経路は形成されていない。つまり、半導体システム１が通常動作している際には、半導体装置１０は放電経路として機能しない。また、電源線ＰＬ１及びＰＬ２に接続されたその他の半導体装置、例えば半導体装置２０は、電源電圧を用いて種々の動作を行う。半導体装置２０の行う動作は、例えば高周波信号の増幅である。
（正のＥＳＤが印加された際の動作）
図８は、第１実施形態に係る半導体装置に正のＥＳＤが印加された場合の一例を示す概略図である。図８は、半導体システム１にＥＳＤ試験装置ＴＤ１が接続されている場合を例示している。以下に、図８を参照して、半導体システム１の電源線ＰＬ１に、ＥＳＤによって正の電圧が生じる場合の、半導体装置１０の動作について説明する。
ＥＳＤ試験装置ＴＤ１の正の出力は、端子Ｔ１に接続されている。ＥＳＤ試験装置ＴＤ１の負の出力は、端子Ｔ２に接続され且つ接地されている。このように構成されることにより、ＥＳＤ試験装置ＴＤ１は、端子Ｔ１に対して正のＥＳＤを生じさせ、電源線ＰＬ１にＥＳＤによる電流を注入し、電源線ＰＬ１の電圧を上昇させることができる。
正のＥＳＤが発生した際の半導体装置１０の動作を、順に説明する。
ＥＳＤ試験装置ＴＤ１が正のＥＳＤを端子Ｔ１に印加すると、矢印Ａ１１に示すように、ＥＳＤによる電流が電源線ＰＬ１に流入し、電源線ＰＬ１の電圧が上昇する。
電源線ＰＬ１の電圧が上昇し、ダイオードＤＩ１１及びＤＩ１２の順方向電圧の合計よりも大きくなると、ダイオードＤＩ１１及びＤＩ１２がオン状態になる。ダイオードＤＩ１１及びＤＩ１２がオン状態になると、矢印Ａ１２に示すように、ダイオードＤＩ１１及びＤＩ１２並びに抵抗Ｒ１を介して、電源線ＰＬ１から電源線ＰＬ２へ電流が流れる。抵抗Ｒ１に電流が流れると、抵抗Ｒ１の両端に電圧差が生じ、ノードＮ１の電圧が上昇する。
ノードＮ１の電圧が上昇し、インバータＩＮＶ１の閾値電圧を超えると、トランジスタＰＭ１はオフ状態となり、トランジスタＮＭ１はオン状態となる。トランジスタＮＭ１がオン状態になると、矢印Ａ１３に示すように、オン状態になったトランジスタＮＭ１を介して、ノードＮ２から電源線ＰＬ２へ電流が流れ、ノードＮ２の電圧が低下する。トランジスタＮＭ１のサイズは大きいため、ノードＮ２の電圧は素早く低下する。
ノードＮ２の電圧が低下していくと、やがてインバータＩＮＶ２の閾値電圧を下回る。ノードＮ２の電圧がインバータＩＮＶ２の閾値電圧を下回ると、トランジスタＰＭ２はオン状態となり、トランジスタＮＭ２はオフ状態となる。トランジスタＰＭ２がオン状態になると、矢印Ａ１４に示すように、オン状態になったトランジスタＰＭ２を介して、電源線ＰＬ１からノードＮ３へ電流が流れ、ノードＮ３の電圧が上昇する。トランジスタＰＭ２のサイズは大きいため、ノードＮ３の電圧は素早く上昇する。
ノードＮ３の電圧が上昇していくと、やがてトランジスタＮＭ３の閾値電圧を超える。ノードＮ３の電圧が、トランジスタＮＭ３の閾値電圧を超えると、トランジスタＮＭ３がオン状態になる。トランジスタＮＭ３がオン状態になると、矢印Ａ１５に示すように、オン状態になったトランジスタＮＭ３を介して、電源線ＰＬ１から電源線ＰＬ２へ電流が流れ、ＥＳＤによって流入した電荷が放電される。
このように、半導体システム１に正のＥＳＤが生じた際には、半導体装置１０のトランジスタＮＭ３がオン状態となり、ＥＳＤの放電経路として機能する。これにより、半導体システム１に正のＥＳＤが生じた際に、電源線ＰＬ１の電圧が上昇することが抑制される。電源線ＰＬ１の電圧が上昇することが抑制されることで、電源線ＰＬ１に接続されたその他の半導体装置、例えば半導体装置２０は、ＥＳＤによる電圧上昇から保護される。
［１－３］効果
以上で説明した第１実施形態に係る半導体システム１によれば、ＥＳＤ耐性を向上させることができる。以下に、第１実施形態に係る半導体システム１の詳細な効果について説明する。
例えば高周波信号を増幅するために、ＳＯＩＣＭＯＳプロセスによって製造された半導体システムが用いられる。半導体システムには、ＥＳＤが印加された際に損傷することを防ぐために、ＥＳＤ保護装置が含まれる。ＥＳＤ保護装置は、ＥＳＤ耐性を備えた上で、占有面積が狭く、電源電圧が印加された際の突入電流が小さいことが好ましい。
ＥＳＤ保護装置の構成として、ＥＳＤが印加されたことを検出する検出部と、ＥＳＤの放電経路として機能するシャントＭＯＳと、検出部の検出結果に基づいてシャントＭＯＳのゲートを駆動する駆動部と、を含む構成が知られている。放電経路として機能するシャントＭＯＳは、ＥＳＤの電流に耐えるために大きなサイズで設けられる。このため、シャントＭＯＳのゲート容量は大きい。シャントＭＯＳのゲートの電圧を高速に遷移させるために、駆動部として、例えば複数のインバータが直列に接続されて用いられる。
一般的に、インバータは出力信号の立ち上がりと立ち下がりとが略等しい特性となるように、ＰＭＯＳトランジスタをＮＭＯＳトランジスタのサイズよりも大きいサイズで設ける。また、例えばインバータを２つ直列に接続し、容量負荷を駆動する際には、１段目のインバータの駆動能力に対して、２段目のインバータの駆動能力が大きくなるように、インバータを構成するトランジスタのサイズを定めることが知られている。
これに対して、第１実施形態に係る半導体装置１０では、インバータＩＮＶ１において、トランジスタＮＭ１のサイズがトランジスタＰＭ１のサイズよりも大きい。また、インバータＩＮＶ２において、トランジスタＰＭ２のサイズがトランジスタＮＭ２のサイズよりも大きい。そして、トランジスタＮＭ２のサイズが、トランジスタＮＭ１のサイズよりも小さい。つまり、一般的なインバータとは異なる構成を有している。
第１実施形態に係る半導体装置１０において、ＥＳＤが生じた際にオン状態になるトランジスタ、具体的にはトランジスタＮＭ１とＰＭ２とが、大きいサイズで設けられている。また、ＥＳＤを検出した際にオフ状態になるトランジスタ、具体的にはトランジスタＰＭ１とＮＭ２とが、小さいサイズで設けられている。このため、ＥＳＤが生じた際にノードＮ３の電圧を素早く上昇させることができ、トランジスタＮＭ３を素早くオン状態にすることができる。これにより、ＥＳＤによって電源線ＰＬ１に生じる電圧のピークを抑制することができる。
また、ＥＳＤを検出する方法として、抵抗とキャパシタとを直列接続し、ＲＣ時定数を活用して検出する、いわゆるＲＣＴＭＯＳ（RC trigged MOS）が知られている。第１実施形態に係る半導体システム１は、ダイオードの順方向電圧を活用してＥＳＤを検出している。これにより、第１実施形態に係る半導体システム１は、ＲＣＴＭＯＳに比べて、電源電圧が印加された際の突入電流の大きさを抑制することができる。また、半導体システムの製造時に抵抗値が変動した場合でも、ＥＳＤ耐性に対する影響が抑制される。
なお、第１実施形態に係る半導体システム１において、ダイオードＤＩ１１及びＤＩ１２を形成するプロセスは、トランジスタを形成するプロセスと統合できる。このため、ダイオードを形成するコストを抑制することができる。
また、第１実施形態に係る半導体システム１は、トランジスタＰＭ１、ＰＭ２、ＮＭ１～ＮＭ３のそれぞれにおいて、ボディとソースとが接続されている。これにより、トランジスタのボディをフローティングにした場合と比べて、トランジスタのドレイン・ソース間耐圧を高くすることができる。ドレイン・ソース間耐圧を高くすることができるため、トランジスタの面積を抑制することができる。
［２］第２実施形態
第２実施形態に係る半導体システム１の構成は、第１実施形態に係る半導体システム１に対して、半導体装置１０が半導体装置１１に変更されている点が異なる。以下に、第２実施形態に係る半導体装置１１について、第１実施形態と異なる点を説明する。
［２－１］半導体装置１１の構成
図９は、第２実施形態に係る半導体装置１１の回路構成の一例を示す回路図である。図９に示すように、第２実施形態に係る半導体装置１１は、第１実施形態に係る半導体装置１０に、ダイオードＤＩ２１が追加された構成を有する。
ダイオードＤＩ２１は、ＰＮ接合ダイオードである。ダイオードＤＩ２１の順方向電圧は、例えば０．７Ｖである。
ダイオードＤＩ２１のアノードは、電源線ＰＬ２に接続される。ダイオードＤＩ２１のカソードは、電源線ＰＬ１に接続される。
ダイオードＤＩ２１の構造は、ダイオードＤＩ１１及びＤＩ１２と同様である。ダイオードＤＩ２１のＰＮ接合の面積は、ダイオードＤＩ１１のＰＮ接合の面積及びダイオードＤＩ１２のＰＮ接合の面積のいずれよりも大きい。
第２実施形態に係る半導体装置１１のその他の構成は、第１実施形態に係る半導体装置１０と同様である。
［２－２］動作
第２実施形態に係る半導体装置１１は、条件に応じて、異なる動作を行う。半導体システム１に電源電圧が印加され通常動作している場合と、半導体システム１に正のＥＳＤが印加された場合とのそれぞれにおける半導体装置１１の動作は、第１実施形態で説明した半導体装置１０の動作と同様である。以下に、半導体システム１に負のＥＳＤが印加された場合の、半導体装置１１の動作について説明する。
（負のＥＳＤが印加された際の動作）
図１０は、第２実施形態に係る半導体装置に負のＥＳＤが印加された場合の動作の一例を示す概略図である。図１０は、半導体システム１にＥＳＤ試験装置ＴＤ２が接続されている場合を例示している。以下に、図１０を参照して、半導体システム１の電源線ＰＬ１に、ＥＳＤによって負の電圧が生じる場合の、半導体装置１１の動作について説明する。
ＥＳＤ試験装置ＴＤ２の正の出力は、端子Ｔ２に接続され且つ接地されている。ＥＳＤ試験装置ＴＤ２の負の出力は、端子Ｔ１に接続されている。このように構成されることにより、ＥＳＤ試験装置ＴＤ２は、端子Ｔ１に対して負のＥＳＤを生じさせ、電源線ＰＬ１からＥＳＤによる電流を引き抜くことで、電源線ＰＬ１の電圧を低下させることができる。
負のＥＳＤが発生した際の半導体装置１１の動作を、順に説明する。
ＥＳＤ試験装置ＴＤ２が負のＥＳＤを端子Ｔ１に印加すると、矢印Ａ２１に示すように、ＥＳＤによる電流が電源線ＰＬ１から引き抜かれ、電源線ＰＬ１の電圧が低下する。
電源線ＰＬ１の電圧と電源線ＰＬ２の電圧との差が、ダイオードＤＩ２１の順方向電圧よりも大きくなるまで、電源線ＰＬ１の電圧が低下すると、ダイオードＤＩ２１がオン状態になる。ダイオードＤＩ２１がオン状態になると、矢印Ａ２２に示すように、ダイオードＤＩ２１に電流が流れ、ＥＳＤによって生じた電荷が放電される。
なお、ダイオードＤＩ２１がオン状態のとき、ダイオードＤＩ１１及びＤＩ１２と、トランジスタＰＭ１及びＰＭ２と、トランジスタＮＭ１、ＮＭ２、及びＮＭ３のそれぞれは、オフ状態である。
また、トランジスタＮＭ３のボディとドレインとの間には、寄生ダイオードが存在する。具体的には、寄生ダイオードのアノードは、トランジスタＮＭ３のボディに接続されている。寄生ダイオードのカソードは、トランジスタＮＭ３のドレインに接続されている。以後、この寄生ダイオードをダイオードＤＩ０と呼ぶ。ダイオードＤＩ２１がオン状態のとき、ダイオードＤＩ０もオン状態となり、矢印Ａ２３に示すように電流が流れ得る。ダイオードＤＩ０は寄生抵抗成分が大きくなり得るため、矢印Ａ２３に示す電流は小さい。よって、負のＥＳＤが生じた際の主たる放電経路は、ＤＩ２１である。
このように、半導体システム１に負のＥＳＤが生じた際には、半導体装置１１のダイオードＤＩ２１がオン状態となり、ＥＳＤの放電経路として機能する。これにより、半導体システム１に負のＥＳＤが生じた際に、電源線ＰＬ１の電圧が低下することが抑制される。電源線ＰＬ１の電圧が低下することが抑制されることで、電源線ＰＬ１に接続されたその他の回路、例えば半導体装置２０は、ＥＳＤによる電圧低下から保護される。
［２－３］効果
以上で説明した第２実施形態に係る半導体システム１によれば、ＥＳＤ耐性を向上させることができる。以下に、第２実施形態に係る半導体システム１の詳細な効果について説明する。
ＥＳＤ保護装置において、放電経路として用いられるＮＭＯＳトランジスタには、ボディとドレインとの間に寄生ダイオードが存在している。放電経路として用いられるＮＭＯＳトランジスタのボディとソースとが接続されている場合、負のＥＳＤが生じた際に、この寄生ダイオードを放電経路として活用することが知られている。
また、ＳＯＩＣＭＯＳプロセスによって製造されたトランジスタは、半導体層に対する最大空乏層幅の割合によって、部分空乏型（Partially Depleted）と完全空乏型（Fully Depleted）とに大別できる。部分空乏型のトランジスタは、半導体層が最大空乏層幅よりも厚い構造を有し、ボディ下部に中性領域が存在する。完全空乏型のトランジスタは、半導体層が最大空乏層幅よりも薄い構造を有し、チャネル全体が空乏化している。
完全空乏型もしくは完全空乏型に近い部分空乏型のトランジスタは、高周波特性に優れる。このため、高周波信号を扱う半導体システムでは、完全空乏型もしくは完全空乏型に近い部分空乏型のトランジスタが用いられる。
しかしながら、完全空乏型もしくは完全空乏型に近い部分空乏型のトランジスタは、半導体層の厚さの全て又は大部分が空乏化するため、寄生ダイオードの寄生抵抗成分が大きくなり得る。寄生抵抗成分が大きい寄生ダイオードを、放電経路として活用すると、負のＥＳＤが生じた際の電源線ＰＬ１の電圧の低下が大きくなり得る。
これに対して、第２実施形態に係る半導体システム１では、半導体装置１１が、ダイオードＤＩ２１を含んでいる。ダイオードＤＩ２１は、負のＥＳＤの放電経路として機能するように、電源線ＰＬ１と電源線ＰＬ２との間に設けられている。ダイオードＤＩ２１は、ラテラル構造のダイオードである。ダイオードＤＩ２１は、ラテラル構造であることを利用して、寄生抵抗成分が小さくなるように、十分な面積のＰＮ接合を有するように設けられる。これにより、負のＥＳＤが生じた際の電源線ＰＬ１の電圧の低下を抑制することができる。
［３］第３実施形態
第３実施形態に係る半導体システム１ａは、第２実施形態に係る半導体システム１に対して、端子Ｔ３及び信号線ＳＬをさらに備え、半導体装置１１が半導体装置１２に変更され、半導体装置２０が半導体装置２１に変更されている点が異なる。以下に、第３実施形態に係る半導体システム１ａについて、第２実施形態と異なる点を説明する。
［３－１］構成
［３－１－１］半導体システム１ａの全体構成
図１１は、第３実施形態に係る半導体システム１ａの構成の一例を示すブロック図である。図１１に示すように、半導体システム１ａは、第２実施形態に係る半導体システム１に端子Ｔ３と信号線ＳＬとが追加され、半導体装置１１が半導体装置１２に変更され、半導体装置２０が半導体装置２１に変更された構成を有する。
信号線ＳＬは、半導体システム１ａに含まれる各装置への信号の供給に使用される。端子Ｔ３は、半導体システム１ａの外部の機器と接続可能に構成される。端子Ｔ３は、半導体システム１ａの信号端子であり、信号線ＳＬに接続される。
半導体装置１２は、ＥＳＤ対策に使用される保護装置である。半導体装置１２は、電源線ＰＬ１及びＰＬ２、並びに信号線ＳＬに接続される。半導体装置１２は、半導体システム１ａにＥＳＤが印加された際に、電源線ＰＬ１と電源線ＰＬ２との間、信号線ＳＬと電源線ＰＬ１又は電源線ＰＬ２との間の放電経路として機能し、半導体装置２１を保護する。半導体装置２１は、電源線ＰＬ１及びＰＬ２、並びに信号線ＳＬに接続される。半導体装置２１は、半導体システム１ａが有する種々の動作を実行する。半導体装置２１は、例えば無線通信に関する高周波信号を増幅する。半導体装置２１は、例えば信号線ＳＬを介して伝送された信号によって制御される。
［３－１－２］半導体装置１２の回路構成
図１２は、第３実施形態に係る半導体装置１２の回路構成の一例を示す回路図である。図１２に示すように、第３実施形態に係る半導体装置１２は、第２実施形態に係る半導体装置１１に、ダイオードＤＩ３１及びＤＩ３２が追加された構成を有する。
ダイオードＤＩ３１及びＤＩ３２は、ＰＮ接合ダイオードである。ダイオードＤＩ２１及びＤＩ３２の順方向電圧は、例えば０．７Ｖである。
ダイオードＤＩ３１のアノードは、信号線ＳＬに接続される。ダイオードＤＩ３１のカソードは、電源線ＰＬ１に接続される。
ダイオードＤＩ３２のアノードは、電源線ＰＬ２に接続される。ダイオードＤＩ３２のカソードは、信号線ＳＬに接続される。
ダイオードＤＩ３１及びＤＩ３２の構造は、ダイオードＤＩ１１、ＤＩ１２、及びＤＩ２１と同様である。ダイオードＤＩ３１のＰＮ接合の面積と、ダイオードＤＩ３２のＰＮ接合の面積とは、略等しい。ダイオードＤＩ３１及びＤＩ３２それぞれのＰＮ接合の面積は、ダイオードＤＩ１１のＰＮ接合の面積及びダイオードＤＩ１２のＰＮ接合の面積のいずれよりも大きい。
第３実施形態に係る半導体装置１２のその他の構成は、第２実施形態に係る半導体装置１１と同様である。
［３－２］動作
第３実施形態に係る半導体システム１ａは、端子Ｔ３にＥＳＤが印加された際の動作が、第２実施形態に係る半導体システム１と異なる。端子Ｔ１及びＴ２にＥＳＤが印加された場合の動作は、第２実施形態に係る半導体システム１と同様である。以下に、第３実施形態に係る半導体システム１ａの端子Ｔ３にＥＳＤが印加された場合について説明する。
端子Ｔ３に正のＥＳＤが印加され、信号線ＳＬの電圧が上昇した場合について説明する。信号線ＳＬの電圧が、電源線ＰＬ１の電圧よりも、ダイオードＤＩ３１の順方向電圧以上高くなると、ダイオードＤＩ３１がオン状態になる。ダイオードＤＩ３１がオン状態になると、信号線ＳＬからダイオードＤＩ３１を介して電源線ＰＬ１へ、正のＥＳＤで生じた電荷が放電される。電源線ＰＬ１にＥＳＤによる電流が流入した際の動作は、第１実施形態と同様である。
端子Ｔ３に負のＥＳＤが印加され、信号線ＳＬの電圧が低下した場合について説明する。信号線ＳＬの電圧と電源線ＰＬ２の電圧との差がダイオードＤＩ３２の順方向電圧よりも大きくなるまで、信号線ＳＬの電圧が低下すると、ダイオードＤＩ３２がオン状態となる。ダイオードＤＩ３２がオン状態となると、信号線ＳＬから電源線ＰＬ２へ、負のＥＳＤで生じた電荷が放電される。
このように、半導体システム１ａに端子Ｔ３を介してＥＳＤが生じた際には、半導体装置１２のダイオードＤＩ３１又はＤＩ３２がオン状態となり、ＥＳＤの放電経路として機能する。これにより、半導体システム１ａに端子Ｔ３を介して正のＥＳＤが生じた際に、信号線ＳＬの電圧が上昇することが抑制され、半導体システム１ａに端子Ｔ３を介して負のＥＳＤが生じた際に、信号線ＳＬの電圧が低下することが抑制される。ＥＳＤによって信号線ＳＬの電圧が上昇すること及び低下することが抑制されることで、信号線ＳＬに接続されたその他の回路、例えば半導体装置２１は、ＥＳＤによる電圧の上昇又は低下から保護される。
［３－３］効果
以上で説明した第３実施形態に係る半導体システム１ａによれば、ＥＳＤ耐性を向上させることができる。以下に、第３実施形態に係る半導体システム１ａの詳細な効果について説明する。
ＥＳＤは、例えば、半導体システムが備える端子及び端子に接続された配線に生じ得る。例えば、半導体システムが信号端子と信号端子に接続された配線とを備える場合、信号端子と信号端子に接続された配線とについても、ＥＳＤ耐性を有することが好ましい。
第３実施形態に係る半導体システム１ａは、信号線ＳＬに接続された半導体装置１２を含む。半導体装置１２は、信号線ＳＬと電源線ＰＬ１との間に設けられたダイオードＤＩ３１と、信号線ＳＬと電源線ＰＬ２との間に設けられたダイオードＤＩ３２とを含む。
このように構成されることにより、第３実施形態に係る半導体システム１ａは、信号線ＳＬに正のＥＳＤが印加された場合に、ダイオードＤＩ３１を介して電源線ＰＬ１に放電することができる。電源線ＰＬ１にＥＳＤが印加された際の動作は、第１実施形態で説明した通りである。また、第３実施形態に係る半導体システム１ａは、信号線ＳＬに負のＥＳＤが印加された場合に、ダイオードＤＩ３２を介して電源線ＰＬ２に放電することができる。つまり、第３実施形態に係る半導体システム１ａは、端子Ｔ３及び信号線ＳＬにおいても、ＥＳＤによる電圧の上昇又は低下を抑制できる。
［４］シミュレーションによる評価
上記説明した第１実施形態及び第２実施形態、並びに後述する第１比較例及び第２比較例について、半導体装置にＥＳＤが印加された際の電流及び電圧の時間変化をシミュレーションし、評価を行った。以下に、比較例の構成、シミュレーションの具体的な条件、シミュレーションの結果について、順に説明する。
［４－１］比較例の構成
まず、比較例の構成について説明する。実施形態に対してインバータの構成が異なる第１比較例と、いわゆるＲＣＴＭＯＳとして知られている第２比較例とについて、順に説明する。
（第１比較例の回路構成）
図１３は、第１比較例に係る半導体装置１３の回路構成の一例を示す回路図である。図１３に示すように、半導体装置１３は、ダイオードＤＩ１１１、ＤＩ１１２、及びＤＩ１２１と、抵抗Ｒ１１と、トランジスタＰＭ１１及びＰＭ１２と、トランジスタＮＭ１１、ＮＭ１２、及びＮＭ１３と、を含む。
第１比較例に係る半導体装置１３の構成は、第２実施形態に係る半導体装置１１の構成に対して、同様の部分と、異なる部分とに分けられる。具体的には、半導体装置１３に含まれるダイオードＤＩ１１１、ＤＩ１１２、及びＤＩ１２１と、抵抗Ｒ１１と、トランジスタＮＭ１３とは、半導体装置１１に含まれるダイオードＤＩ１１、ＤＩ１２、及びＤＩ２１と、抵抗Ｒ１と、トランジスタＮＭ３とに、それぞれ対応している。また、半導体装置１３はインバータＩＮＶ１１及びＩＮＶ１２を含む。これに対して、半導体装置１１はインバータＩＮＶ１及びＩＮＶ２を含む点が異なる。
ダイオードＤＩ１１１、ＤＩ１１２、及びＤＩ１２１は、ＰＮ接合ダイオードである。ダイオードＤＩ１１１、ＤＩ１１２、及びＤＩ１２１の順方向電圧は、例えば０．７Ｖである。トランジスタＰＭ１１及びＰＭ１２のそれぞれはＰ型のＭＯＳＦＥＴであり、トランジスタＮＭ１１、ＮＭ１２、及びＮＭ１３のそれぞれはＮ型のＭＯＳＦＥＴである。
ダイオードＤＩ１１１及びＤＩ１１２は、電源線ＰＬ１とノードＮ１１との間に、アノード側が電源線ＰＬ１側となるように直列接続される。具体的には、ダイオードＤＩ１１１のアノードは、電源線ＰＬ１に接続される。ダイオードＤＩ１１１のカソードは、ダイオードＤＩ１１２のアノードに接続される。ダイオードＤＩ１１２のカソードは、ノードＮ１１に接続される。
ダイオードＤＩ１２１のカソードは、電源線ＰＬ１に接続される。ダイオードＤＩ１２１のアノードは、電源線ＰＬ２に接続される。
抵抗Ｒ１１の一端は、ノードＮ１１に接続される。抵抗Ｒ１１の他端は、電源線ＰＬ２に接続される。
トランジスタＰＭ１１とトランジスタＮＭ１１との組は、インバータＩＮＶ１１を構成している。具体的には、トランジスタＰＭ１１のゲートは、ノードＮ１１に接続される。トランジスタＰＭ１１のソースは、電源線ＰＬ１に接続される。トランジスタＰＭ１１のドレインは、ノードＮ１２に接続される。トランジスタＰＭ１１のボディは、電源線ＰＬ１に接続される。トランジスタＮＭ１１のゲートは、ノードＮ１１に接続される。トランジスタＮＭ１１のソースは、電源線ＰＬ２に接続される。トランジスタＮＭ１１のドレインは、ノードＮ１２に接続される。トランジスタＮＭ１１のボディは、電源線ＰＬ２に接続される。インバータＩＮＶ１１は、ノードＮ１１の論理レベルを反転させて、ノードＮ１２に出力する。
トランジスタＰＭ１２とトランジスタＮＭ１２との組は、インバータＩＮＶ１２を構成している。具体的には、トランジスタＰＭ１２のゲートは、ノードＮ１２に接続される。トランジスタＰＭ１２のソースは、電源線ＰＬ１に接続される。トランジスタＰＭ１２のドレインは、ノードＮ１３に接続される。トランジスタＰＭ１２のボディは、電源線ＰＬ１に接続される。トランジスタＮＭ１２のゲートは、ノードＮ１２に接続される。トランジスタＮＭ１２のソースは、電源線ＰＬ２に接続される。トランジスタＮＭ１２のドレインは、ノードＮ１３に接続される。トランジスタＮＭ１２のボディは、電源線ＰＬ２に接続される。インバータＩＮＶ１２は、ノードＮ１２の論理レベルを反転させて、ノードＮ１３に出力する。
トランジスタＮＭ１３のゲートは、ノードＮ１３に接続される。トランジスタＮＭ１３のソースは、電源線ＰＬ２に接続される。トランジスタＮＭ１３のドレインは、電源線ＰＬ１に接続される。トランジスタＮＭ１３のボディは、電源線ＰＬ２に接続される。
トランジスタＮＭ１１のサイズは、トランジスタＰＭ１１のサイズよりも小さい。トランジスタＮＭ１２のサイズは、トランジスタＰＭ１２のサイズよりも小さい。トランジスタＰＭ１１のサイズは、トランジスタＰＭ１２のサイズよりも小さい。トランジスタＮＭ１１のサイズは、トランジスタＮＭ１２のサイズよりも小さい。トランジスタＮＭ１２のサイズは、トランジスタＮＭ１３のサイズよりも小さい。
ダイオードＤＩ１１１、ＤＩ１１２、及びＤＩ１２１それぞれの構造は、第１実施形態で説明したダイオードＤＩ１１の構造と同様である。ダイオードＤＩ１２１のＰＮ接合の面積は、ダイオードＤＩ１１１のＰＮ接合の面積及びダイオードＤＩ１１２のＰＮ接合の面積のいずれよりも大きい。
（第２比較例の回路構成）
図１４は、第２比較例に係る半導体装置１４の回路構成の一例を示す回路図である。半導体装置１４は、一般にＲＣＴＭＯＳと呼ばれる、ＥＳＤ保護装置である。図１４に示すように、半導体装置１４は、ダイオードＤＩ２２１と、抵抗Ｒ２１と、キャパシタＣ２１と、トランジスタＰＭ２１、ＰＭ２２、及びＰＭ２３と、トランジスタＮＭ２１、ＮＭ２２、ＮＭ２３、及びＮＭ２４と、を含む。
第２比較例に係る半導体装置１４の構成は、第２実施形態に係る半導体装置１１の構成に対して、同様の部分と、異なる部分とに分けられる。具体的には、半導体装置１４に含まれるダイオードＤＩ２２１と、インバータＩＮＶ２２及びＩＮＶ２３と、トランジスタＮＭ２４とは、半導体装置１１に含まれるダイオードＤＩ２１と、インバータＩＮＶ１及びＩＮＶ２と、トランジスタＮＭ３とに、それぞれ対応している。また、半導体装置１４は抵抗Ｒ２１と、キャパシタＣ２１と、インバータＩＮＶ２１とを含む。これに対して、半導体装置１１はダイオードＤＩ１１及びＤＩ１２と、抵抗Ｒ１とを含む点が異なる。
ダイオードＤＩ２２１は、ＰＮ接合ダイオードである。ダイオードＤＩ２２１の順方向電圧は、例えば０．７Ｖである。トランジスタＰＭ２１、ＰＭ２２、及びＰＭ２３のそれぞれはＰ型のＭＯＳＦＥＴであり、トランジスタＮＭ２１、ＮＭ２２、ＮＭ２３、及びＮＭ２４のそれぞれはＮ型のＭＯＳＦＥＴである。
ダイオードＤＩ２２１のカソードは、電源線ＰＬ１に接続される。ダイオードＤＩ２２１のアノードは、電源線ＰＬ２に接続される。
抵抗Ｒ２１の一端は、電源線ＰＬ１に接続される。抵抗Ｒ２１の他端は、ノードＮ２１に接続される。
キャパシタＣ２１の一方電極は、ノードＮ２１に接続される。キャパシタＣ２１の他方電極は、電源線ＰＬ２に接続される。
トランジスタＰＭ２１とトランジスタＮＭ２１との組は、インバータＩＮＶ２１を構成している。具体的には、トランジスタＰＭ２１のゲートは、ノードＮ２１に接続される。トランジスタＰＭ２１のソースは、電源線ＰＬ１に接続される。トランジスタＰＭ２１のドレインは、ノードＮ２２に接続される。トランジスタＰＭ２１のボディは、電源線ＰＬ１に接続される。トランジスタＮＭ２１のゲートは、ノードＮ２１に接続される。トランジスタＮＭ２１のソースは、電源線ＰＬ２に接続される。トランジスタＮＭ２１のドレインは、ノードＮ２２に接続される。トランジスタＮＭ２１のボディは、電源線ＰＬ２に接続される。インバータＩＮＶ２１は、ノードＮ２１の論理レベルを反転させて、ノードＮ２２に出力する。
トランジスタＰＭ２２とトランジスタＮＭ２２との組は、インバータＩＮＶ２２を構成している。具体的には、トランジスタＰＭ２２のゲートは、ノードＮ２２に接続される。トランジスタＰＭ２２のソースは、電源線ＰＬ１に接続される。トランジスタＰＭ２２のドレインは、ノードＮ２３に接続される。トランジスタＰＭ２２のボディは、電源線ＰＬ１に接続される。トランジスタＮＭ２２のゲートは、ノードＮ２２に接続される。トランジスタＮＭ２２のソースは、電源線ＰＬ２に接続される。トランジスタＮＭ２２のドレインは、ノードＮ２３に接続される。トランジスタＮＭ２２のボディは、電源線ＰＬ２に接続される。インバータＩＮＶ２２は、ノードＮ２２の論理レベルを反転させて、ノードＮ２３に出力する。
トランジスタＰＭ２３とトランジスタＮＭ２３との組は、インバータＩＮＶ２３を構成している。具体的には、トランジスタＰＭ２３のゲートは、ノードＮ２３に接続される。トランジスタＰＭ２３のソースは、電源線ＰＬ１に接続される。トランジスタＰＭ２３のドレインは、ノードＮ２４に接続される。トランジスタＰＭ２３のボディは、電源線ＰＬ１に接続される。トランジスタＮＭ２３のゲートは、ノードＮ２３に接続される。トランジスタＮＭ２３のソースは、電源線ＰＬ２に接続される。トランジスタＮＭ２３のドレインは、ノードＮ２４に接続される。トランジスタＮＭ２３のボディは、電源線ＰＬ２に接続される。インバータＩＮＶ２３は、ノードＮ２３の論理レベルを反転させて、ノードＮ２４に出力する。
トランジスタＮＭ２４のゲートは、ノードＮ２４に接続される。トランジスタＮＭ２４のソースは、電源線ＰＬ２に接続される。トランジスタＮＭ２４のドレインは、電源線ＰＬ１に接続される。トランジスタＮＭ２４のボディは、電源線ＰＬ２に接続される。
トランジスタＮＭ２１のサイズは、トランジスタＰＭ２１のサイズよりも小さい。トランジスタＰＭ２２のサイズは、トランジスタＮＭ２２のサイズよりも小さい。トランジスタＮＭ２２のサイズは、トランジスタＮＭ２４のサイズよりも小さい。トランジスタＮＭ２３のサイズは、トランジスタＰＭ２３のサイズよりも小さい。トランジスタＮＭ２３のサイズは、トランジスタＮＭ２２のサイズよりも小さい。
ダイオードＤＩ２２１の構造は、第１実施形態で説明したダイオードＤＩ１１の構造と同様である。
［４－２］シミュレーションの条件
次に、シミュレーションの具体的な条件について説明する。
［４－２－１］各種パラメータの条件
シミュレーションを行う上で、各種パラメータを以下のように定めた。なお、本明細書では、マイクロ（μ）の記載に“ｕ”を用いる。例えば、“ｕｍ”はマイクロメートルであり、“ｕｓ”はマイクロ秒である。
（共通するパラメータ）
各トランジスタのゲート酸化膜の厚さ：５．５ｎｍ
各トランジスタのゲート長：０．２５ｕｍ
電源線ＰＬ１と電源線ＰＬ２との間の容量：１０ｐＦ
放電経路として機能するトランジスタのゲート幅：２４００ｕｍ
なお、放電経路として機能するトランジスタは、実施形態と各比較例とにおいて参照符号が異なるため、以下にそれぞれ記載する。
（第１実施形態）
トランジスタＰＭ１のゲート幅：１６ｕｍ
トランジスタＮＭ１のゲート幅：４２ｕｍ
トランジスタＰＭ２のゲート幅：８０ｕｍ
トランジスタＮＭ２のゲート幅：２１ｕｍ
トランジスタＮＭ３のゲート幅：２４００ｕｍ
ダイオードＤＩ１１及びＤＩ１２それぞれのフローティングゲートの幅：１０ｕｍ
抵抗Ｒ１の抵抗値：１ＭΩ
なお、駆動部を構成するトランジスタのゲート幅の合計は、１５９ｕｍである。
（第２実施形態）
ダイオードＤＩ２１のフローティングゲートの幅：５００ｕｍ
なお、第１実施形態と同様の構成については、第１実施形態と同様のパラメータを用いた。
（第１比較例）
トランジスタＰＭ１１のゲート幅：３２ｕｍ
トランジスタＮＭ１１のゲート幅：１４ｕｍ
トランジスタＰＭ１２のゲート幅：８０ｕｍ
トランジスタＮＭ１２のゲート幅：３５ｕｍ
トランジスタＮＭ１３のゲート幅：２４００ｕｍ
ダイオードＤＩ１１１及びＤＩ１１２それぞれのフローティングゲートの幅：１０ｕｍ
ダイオードＤＩ１２１のフローティングゲートの幅：５００ｕｍ
抵抗Ｒ１１の抵抗値：１ＭΩ
なお、インバータＩＮＶ１１及びＩＮＶ１２における、ＰＭＯＳとＮＭＯＳのサイズ比は、１６：７である。また、インバータＩＮＶ１２を構成するトランジスタのサイズは、インバータＩＮＶ１１を構成するトランジスタのサイズの２．５倍である。このように、第１比較例に含まれるインバータのパラメータは、各インバータにおいてＰＭＯＳトランジスタがＮＭＯＳトランジスタよりも大きく、２段目のインバータが１段目のインバータよりも大きい、一般的な構成となっている。
また、駆動部を構成するトランジスタのゲート幅の合計は、１６１ｕｍである。つまり、シミュレーションにおいて、第１実施形態及び第２実施形態に含まれる駆動部のゲート幅の合計と、第１比較例に含まれる駆動部のゲート幅の合計とは、ほぼ等しい。
（第２比較例）
トランジスタＰＭ２１のゲート幅：４８ｕｍ
トランジスタＮＭ２１のゲート幅：７ｕｍ
トランジスタＰＭ２２のゲート幅：１６ｕｍ
トランジスタＮＭ２２のゲート幅：４２ｕｍ
トランジスタＰＭ２３のゲート幅：８０ｕｍ
トランジスタＮＭ２３のゲート幅：２１ｕｍ
トランジスタＮＭ２４のゲート幅：２４００ｕｍ
抵抗Ｒ２１の抵抗値：２２７ｋΩ
キャパシタＣ２１の容量：１ｐＦ
ダイオードＤＩ２２１のフローティングゲートの幅：５００ｕｍ
なお、駆動部を構成するトランジスタのゲート幅の合計は、２１４ｕｍである。
［４－２－２］ＥＳＤ耐性を評価する条件
シミュレーションにおいて半導体装置のＥＳＤ耐性を評価する条件について説明する。各半導体装置において、電源線ＰＬ２を接地し、電源線ＰＬ１にＥＳＤを印加した際の、電源線ＰＬ１の電圧の変化をシミュレーションした。電源線ＰＬ１に印加するＥＳＤのモデルは、ＨＢＭ（Human body model）又はＭＭ（Machine model）を用いた。また、ＨＢＭの場合は＋２ｋＶ又は－２ｋＶ、ＭＭの場合は＋２００Ｖ又は－２００Ｖでシミュレーションを行った。以後、電源線ＰＬ１の電圧を電圧Ｖｄｄと呼び、ＥＳＤを印加した際のピーク電圧をＶｄｄ＿ｐｅａｋと呼ぶ。なお、ピーク電圧とは、ＥＳＤを印加した際に生じた電圧の中で、絶対値が最も大きくなった際の電圧である。
［４－２－３］突入電流を評価する条件
シミュレーションにおいて、電源電圧を印加した際に各半導体装置において生じる突入電流を評価する条件について説明する。各半導体装置において、電源線ＰＬ２を接地し、電源線ＰＬ１の電圧が０Ｖの状態において、電源線ＰＬ１に、０Ｖから１．２Ｖへ１ｕｓの期間で線形に立ち上がる電源電圧を印加した際に、半導体装置に流入する突入電流の量をシミュレーションした。以後、電源線ＰＬ１に流入する電流を電流Ｉｄｄと呼び、電源電圧を印加した際に生じる突入電流の最大値をＩｄｄ＿ｐｅａｋと呼ぶ。電源電圧が０Ｖから１．２Ｖへ線形に立ち上がる時間を、Ｔｒｉｓｅと呼ぶ。
また、半導体装置に含まれる抵抗の抵抗値は、製造した際に設計値からばらつき得る。ポリシリコンを用いた抵抗の場合、抵抗値は例えば±１０％程度ばらつき得る。この製造時のばらつきを考慮するために、半導体装置に含まれる抵抗の抵抗値を０．９倍又は１．１倍に変化させた場合についても、シミュレーションを行った。
［４－３］シミュレーションの結果
シミュレーションの結果について、図１５乃至図２１を参照して説明する。図１５は、第１実施形態及び第２実施形態並びに第１比較例及び第２比較例に係る半導体装置のシミュレーション結果を示すテーブルである。図１５では、ＥＳＤ耐性の評価結果と、突入電流の評価結果について、各条件におけるピーク値をまとめて示している。具体的には、ＥＳＤ耐性については、ＨＢＭかつ＋２ｋＶの場合と、ＨＢＭかつ－２ｋＶの場合と、ＭＭかつ＋２００Ｖの場合と、ＭＭかつ－２００Ｖの場合とについて、各半導体装置それぞれにおけるＶｄｄ＿ｐｅａｋを示している。Ｖｄｄ＿ｐｅａｋは、４桁目を四捨五入して、３桁にして示している。突入電流については、Ｔｒｉｓｅが１ｕｓ且つ抵抗値が変動していない場合について、各半導体装置それぞれにおけるＩｄｄ＿ｐｅａｋを示している。図１６乃至図２１のそれぞれは、各条件におけるシミュレーション結果の一例を示す図である。以下に、図１５に示す値と、図１６乃至図２１に示す例とを適宜参照して、シミュレーション結果について説明する。
（ＨＢＭかつ＋２ｋＶの場合におけるシミュレーション結果）
図１５に示すように、ＨＢＭかつ＋２ｋＶの場合のＶｄｄ＿ｐｅａｋは、第１実施形態が２．１７Ｖ、第２実施形態が２．１７Ｖ、第１比較例が２．９６Ｖ、第２比較例が２．９５Ｖとなった。このように、ＨＢＭかつ＋２ｋＶの条件において、第１及び第２実施形態は、第１及び第２比較例に対して、ピーク電圧が抑制されている。第２実施形態と第１比較例とのそれぞれにおけるシミュレーション結果の詳細について、図１６を参照して説明する。
図１６は、第２実施形態と第１比較例とのそれぞれでＨＢＭかつ＋２ｋＶが印加された際の電圧波形のシミュレーション結果を示す図である。図１６の横軸は、時刻をログスケールで示している。図１６の縦軸は、電圧を示している。図１６において、第２実施形態の電圧波形は実線で示され、第１比較例の電圧波形は破線で示されている。第１比較例のＶｄｄ＿ｐｅａｋは、カーソルｍ１に示すように、７４．９０ｎｓｅｃにおいて２．９６２Ｖとなっている。これに対して、第２実施形態のＶｄｄ＿ｐｅａｋは２．１７Ｖであり、第１比較例よりもピーク電圧が抑制されている。
第１及び第２実施形態では、正のＥＳＤを検出した際にオン状態になるトランジスタが大きなサイズで設けられているため、シャントＭＯＳを素早くオンさせることができ、ピーク電圧を抑制することができる。
また、第１又は第２実施形態に含まれる駆動部のゲート幅の合計１５９ｕｍと、第１比較例に含まれる駆動部のゲート幅の合計１６１ｕｍとは、ほぼ等しい。また、第１又は第２実施形態に含まれる放電経路として機能するトランジスタのゲート幅と、第１比較例に含まれる放電経路として機能するトランジスタのゲート幅とは等しい。このように、第１及び第２実施形態に係る半導体装置は、第１比較例に対して半導体基板上に占める面積を増やすことなく、高いＥＳＤ耐性を実現することができる。
（ＨＢＭかつ－２ｋＶの場合におけるシミュレーション結果）
図１５に示すように、ＨＢＭかつ－２ｋＶの場合のＶｄｄ＿ｐｅａｋは、第１実施形態が－３．０５Ｖ、第２実施形態が－１．６７Ｖ、第１比較例が－１．６８Ｖ、第２比較例が－２．０７Ｖとなった。このように、ＨＢＭかつ－２ｋＶの条件において、第２実施形態は、第１実施形態に対して、ピーク電圧が抑制されている。第１実施形態と第２実施形態とのシミュレーション結果の詳細について、図１７を参照して説明する。
図１７は、第１実施形態と第２実施形態とのそれぞれでＨＢＭかつ－２ｋＶが印加された際の電圧波形のシミュレーション結果を示す図である。図１７の横軸は、時刻をログスケールで示している。図１７の縦軸は、電圧を示している。図１７において、第２実施形態の電圧波形は実線で示され、第１実施形態の電圧波形は破線で示されている。第１実施形態のＶｄｄ＿ｐｅａｋは、カーソルｍ２に示すように、４．０３４ｎｓｅｃにおいて－３．０４６Ｖとなっている。これに対して、第２実施形態のＶｄｄ＿ｐｅａｋは－１．６７Ｖであり、第１実施形態よりもピーク電圧が抑制されている。
ＨＢＭかつ－２ｋＶの条件では、第１電源線ＰＬ１の電圧は負の電圧となるため、第１電源線ＰＬ１と第２電源線ＰＬ２との間に接続されたダイオードが放電経路として機能する。第１実施形態では、トランジスタＮＭ３に寄生しているダイオードＤＩ０が、放電経路として機能するが、ダイオードＤＩ０の寄生抵抗成分は大きい。これに対して、第２実施形態では、寄生抵抗成分の小さいダイオードＤＩ２１が、放電経路として機能する。このため、放電経路の寄生抵抗が抑制されている第２実施形態は、第１実施形態よりもピーク電圧を抑制することができる。
（ＭＭかつ＋２００Ｖの場合におけるシミュレーション結果）
図１５に示すように、ＭＭかつ＋２００Ｖの場合のＶｄｄ＿ｐｅａｋは、第１実施形態が２．９７Ｖ、第２実施形態が２．９７Ｖ、第１比較例が３．１４Ｖ、第２比較例が２．９７Ｖとなった。このように、ＭＭかつ＋２００Ｖの条件において、第１及び第２実施形態は、第１比較例に対して、ピーク電圧が抑制されている。第２実施形態と第１比較例とのシミュレーション結果の詳細について、図１８を参照して説明する。
図１８は、第２実施形態と第１比較例とのそれぞれでＭＭかつ＋２００Ｖが印加された際の電圧波形のシミュレーション結果を示す図である。図１８の横軸は、時刻を示している。図１８の縦軸は、電圧を示している。図１８において、第２実施形態の電圧波形は実線で示され、第１比較例の電圧波形は破線で示されている。第１比較例のＶｄｄ＿ｐｅａｋは、カーソルｍ４に示すように、１７．８９ｎｓｅｃにおいて３．１３９Ｖである。これに対して、第２実施形態のＶｄｄ＿ｐｅａｋは、２．９７Ｖであり、抑制されている。また、第１比較例の負電圧の最大値は、カーソルｍ５に示すように、５６．４７ｎｓｅｃにおいて－１．８５７Ｖである。これに対して、第２実施形態の負電圧の最大値は、第１比較例の負電圧の最大値よりも抑制されている。
ＥＳＤのモデルがＭＭの場合、ＥＳＤによって生じる電圧は、正負に変化する。ＥＳＤのモデルがＭＭ＋の場合、まず正のピークが生じ、その後に負のピークが生じる。ＨＢＭかつ＋２ｋＶの場合で説明したように、第２実施形態は第１比較例よりも、正のＥＳＤによるピーク電圧を抑制することができる。このため、ＭＭかつ＋２００Ｖの場合であっても、第２実施形態はピーク電圧を抑制することができる。
（ＭＭかつ－２００Ｖの場合におけるシミュレーション結果）
図１５に示すように、ＭＭかつ－２００Ｖの場合のＶｄｄ＿ｐｅａｋは、第１実施形態が－４．３５Ｖ、第２実施形態が－２．１８Ｖ、第１比較例が－２．２３Ｖ、第２比較例が－２．０７Ｖとなった。このように、ＭＭかつ－２００Ｖに対して、第２実施形態は、第１実施形態に対して、ピーク電圧が抑制されている。第１実施形態と第２実施形態とのシミュレーション結果の詳細について、図１９を参照して説明する。
図１９は、第１実施形態と第２実施形態とのそれぞれでＭＭかつ－２００Ｖが印加された際の電圧波形のシミュレーション結果を示す図である。図１９の横軸は、時刻を示している。図１９の縦軸は、電圧を示している。図１９において、第２実施形態の電圧波形は実線で示され、第１実施形態の電圧波形は破線で示されている。第１実施形態のＶｄｄ＿ｐｅａｋは、カーソルｍ３に示すように、１３．８３ｎｓｅｃにおいて－４．３５４Ｖである。これに対して、第２実施形態のＶｄｄ＿ｐｅａｋは、－２．１８Ｖであり、第１実施形態よりもピーク電圧が抑制されている。
ＥＳＤのモデルがＭＭ－の場合、まず負のピークが生じ、その後に正のピークが生じる。ＨＢＭかつ－２ｋＶの場合で説明したように、第２実施形態は第１実施形態よりも、負のＥＳＤによるピーク電圧を抑制することができる。このため、ＭＭかつ－２００Ｖの場合であっても、第２実施形態はピーク電圧を抑制することができる。
（突入電流について）
図１５に示すように、Ｔｒｉｓｅが１ｕｓの場合のＩｄｄ＿ｐｅａｋは、第１実施形態が３１ｕＡ、第２実施形態が３１ｕＡ、第１比較例が２８ｕＡ、第２比較例が７２４ｕＡとなった。このように、第１及び第２実施形態並びに第１比較例は、第２比較例に対して、突入電流が抑制されている。第２実施形態と第２比較例とのシミュレーション結果の詳細について、図２０を参照して説明する。
図２０は、第２実施形態と第２比較例とのそれぞれで電源電圧が印加された際の電流波形のシミュレーション結果を示す図である。図２０は、電流の波形を示す（ａ）と、電源電圧の波形を示す（ｂ）とを含む。電流の波形を示す（ａ）の横軸は、時刻を示している。電流の波形を示す（ａ）の縦軸は、電流をログスケールで示している。電流の波形を示す（ａ）において、第２実施形態の電流波形は実線で示され、第２比較例の電流波形は破線で示されている。電源電圧の波形を示す（ｂ）の横軸は、時刻を示している。電源電圧の波形を示す（ｂ）の縦軸は、電圧を示している。電源電圧の波形を示す（ｂ）において、電圧の波形は第２実施形態と第２比較例とで同様であり、実線で示している。電源電圧の波形を示す（ｂ）に示すように、電源電圧は０Ｖから１．２Ｖまで、１ｕｓかけて上昇している（Ｔｒｉｓｅ＝１ｕｓ）。この電源電圧の上昇によって突入電流が生じるが、第２実施形態のＩｄｄ＿ｐｅａｋは、第２比較例のＩｄｄ＿ｐｅａｋよりも小さく抑制されている。
第２比較例は、検出部にＲＣ回路を用いている。ＲＣ回路は、ＲＣ時定数を活用して、電源電圧の上昇を検出している。しかし、検出部にＲＣ回路を用いた場合、電源電圧が印加され０Ｖから電源電圧まで電圧が上昇した場合でも、電圧の上昇を検出し得る。このため、通常の電源電圧を印加した場合であっても、突入電流が大きくなり得る。
これに対して、第２実施形態は、検出部にダイオードと抵抗とが直列接続された回路を用いている。第２実施形態では、ダイオードの順方向電圧を活用して、電源電圧の上昇を検出している。このため、ダイオードの順方向電圧に満たない電圧では、検出部は電圧の上昇を検出しない。これにより、第２実施形態は、通常の電源電圧を印加した場合に、突入電流が抑制される。なお、検出部が同様の構成を有する第１実施形態及び第１比較例についても同様である。
（抵抗値の変動による影響について）
図２１は、第２実施形態と第２比較例とのそれぞれで抵抗値が変動した際のシミュレーション結果を示すテーブルである。第２実施形態と第２比較例とのそれぞれにおいて、抵抗値を０．９倍又は１．１倍に変動させた場合と、変動が無い１倍の場合とのそれぞれについて、シミュレーションを行った。シミュレーションは、ＨＢＭかつ＋２ｋＶにおけるＶｄｄ＿ｐｅａｋと、Ｔｒｉｓｅ＝１ｕｓにおけるＩｄｄ＿ｐｅａｋとについて行った。図２１は、これらのシミュレーション結果をまとめて示している。
図２１に示すように、ＨＢＭかつ＋２ｋＶの場合のＶｄｄ＿ｐｅａｋは、第２実施形態において、抵抗変動比が０．９倍の場合に２．１８Ｖ、抵抗変動比が１倍の場合に２．１７Ｖ、抵抗変動比が１．１倍の場合に２．１７Ｖとなった。ＨＢＭかつ＋２ｋＶの場合のＶｄｄ＿ｐｅａｋは、第２比較例において、抵抗変動比が０．９倍の場合に３．３４Ｖ、抵抗変動比が１倍の場合に２．９５Ｖ、抵抗変動比が１．１倍の場合に２．５９Ｖとなった。Ｔｒｉｓｅ＝１ｕｓの場合のＩｄｄ＿ｐｅａｋは、第２実施形態において、抵抗変動比が０．９倍の場合に３０．８ｕＡ、抵抗変動比が１倍の場合に３１．４ｕＡ、抵抗変動比が１．１倍の場合に３１．９ｕＡとなった。Ｔｒｉｓｅ＝１ｕｓの場合のＩｄｄ＿ｐｅａｋは、第２比較例において、抵抗変動比が０．９倍の場合に１４３ｕＡ、抵抗変動比が１倍の場合に７２４ｕＡ、抵抗変動比が１．１倍の場合に３３１２７ｕＡとなった。
第２比較例は、抵抗値が変動すると、ＨＢＭかつ＋２ｋＶにおけるＶｄｄ＿ｐｅａｋと、Ｔｒｉｓｅ＝１ｕｓにおけるＩｄｄ＿ｐｅａｋとのいずれも、大きく変動した。これは、ＥＳＤの検出に用いているＲＣ時定数が、抵抗値の変動を受けて変化したためである。
これに対して、第２実施形態は、抵抗値が変動しても、ＨＢＭかつ＋２ｋＶにおけるＶｄｄ＿ｐｅａｋと、Ｔｒｉｓｅ＝１ｕｓにおけるＩｄｄ＿ｐｅａｋとのいずれも、変動が抑制されている。これは、ＥＳＤの検出に用いているダイオードの順方向電圧は、抵抗値が変動しても変化しないからである。つまり、第２実施形態は、第２比較例に対して、抵抗値の変動に対するロバスト性が高い。なお、検出部が同様の構成を有する第１実施形態及び第１比較例についても同様である。
［５］その他変形例等
本明細書において、電圧が略等しいとは、トランジスタのオン抵抗、リーク電流、配線の抵抗成分等の影響による微少な電圧差があった場合でも、略等しいと見なすことを示している。
半導体装置２０の構成及び実行する動作は、実施形態に示した例に限定されない。例えば、半導体装置２０は、アンテナから送信される高周波信号を増幅するための高周波電力増幅器でも良いし、アンテナで受信された微弱な高周波信号を増幅する高周波低雑音増幅器でも良いし、高周波信号の経路を切り替える高周波スイッチでも良い。
実施形態では、検出部に２つのダイオード（ダイオードＤＩ１１及びＤＩ１２）が直列に接続されている場合を例に説明した。これは、１．２Ｖの電源電圧を例に説明したからである。直列接続されるダイオードの数は、電源電圧に応じて変更して良い。例えば、電源電圧が１．２Ｖを越える場合には、ダイオードの順方向電圧の合計が電源電圧よりも大きくなるように、ダイオードを３つ以上直列に接続する構成に変更することが望ましい。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。また、明細書において“オン状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧以上の電圧が印加されていることを示している。“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１ａ…半導体システム、１０～１４，２０，２１…半導体装置、１０１，１０１ｅｖｅｎ，１０１ｏｄｄ…Ｎ型拡散領域、１０２，１０２ａ，１０２ｂ…Ｎ型拡散領域、１０３…Ｐ型拡散領域、１０４，１０４ａ，１０４ｂ…Ｐ型拡散領域、１０５…Ｐ型拡散領域、１０６…Ｎ型拡散領域、１０７…Ｎ型拡散領域、１１１…導電体、１１２…導電体、１１３…導電体、１１４…導電体、１１５…導電体、１２０…絶縁膜、２００…支持基板、２１０…絶縁体層、２２０…半導体層、２３０…配線層、３００…絶縁体、Ｃ２１…キャパシタ、ＤＩ０，ＤＩ１１，ＤＩ１２，ＤＩ２１，ＤＩ３１，ＤＩ３２，ＤＩ１１１，ＤＩ１１２，ＤＩ１２１，ＤＩ２２１…ダイオード、ＩＮＶ１，ＩＮＶ２，ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ２１～ＩＮＶ２３…インバータ、ＮＭ１～ＮＭ３，ＮＭ１１～ＮＭ１３，ＮＭ２１～ＮＭ２４…トランジスタ、ＰＬ１，ＰＬ２…電源線、ＰＭ１，ＰＭ２，ＰＭ１１，ＰＭ１２，ＰＭ２１～ＰＭ２３…トランジスタ、Ｒ１，Ｒ１１，Ｒ２１…抵抗、Ｔ１～Ｔ３…端子、ＴＤ１，ＴＤ２…ＥＳＤ試験装置。

Claims (8)

  1. 基板と、前記基板上に設けられた絶縁体層と、前記絶縁体層上に設けられた半導体層とを備えるＳＯＩ（Silicon On Insulator）基板上に形成された半導体装置であって、
    第１電源線と、
    第２電源線と、
    前記第１電源線と第１ノードとの間に、前記第１電源線側をアノードとする向きで直列に接続された複数の第１ダイオードと、
    前記第１ノードと前記第２電源線との間に接続された第１抵抗と、
    ゲートが前記第１ノードに接続され、ソースが前記第１電源線に接続され、ボディが前記第１電源線に接続され、ドレインが第２ノードに接続された第１のＰ型トランジスタと、
    ゲートが前記第１ノードに接続され、ソースが前記第２電源線に接続され、ボディが前記第２電源線に接続され、ドレインが前記第２ノードに接続された第１のＮ型トランジスタと、
    ゲートが前記第２ノードに接続され、ソースが前記第１電源線に接続され、ボディが前記第１電源線に接続され、ドレインが第３ノードに接続された第２のＰ型トランジスタと、
    ゲートが前記第２ノードに接続され、ソースが前記第２電源線に接続され、ボディが前記第２電源線に接続され、ドレインが前記第３ノードに接続された第２のＮ型トランジスタと、
    ゲートが前記第３ノードに接続され、ソースが前記第２電源線に接続され、ボディが前記第２電源線に接続され、ドレインが前記第１電源線に接続された第３のＮ型トランジスタと、
    を備え、
    前記第１のＰ型トランジスタのゲート幅をゲート長で除算した値は、前記第１のＮ型トランジスタのゲート幅をゲート長で除算した値よりも小さく、
    前記第２のＮ型トランジスタのゲート幅をゲート長で除算した値は、前記第２のＰ型トランジスタのゲート幅をゲート長で除算した値よりも小さく、
    前記第２のＮ型トランジスタのゲート幅をゲート長で除算した値は、前記第１のＮ型トランジスタのゲート幅をゲート長で除算した値よりも小さく、
    前記第１のＮ型トランジスタのゲート幅をゲート長で除算した値は、前記第３のＮ型トランジスタのゲート幅をゲート長で除算した値よりも小さい、
    半導体装置。
  2. アノードが前記第２電源線に接続され、カソードが前記第１電源線に接続された第２ダイオードをさらに備え、
    前記複数の第１ダイオードそれぞれのＰＮ接合の面積は、前記第２ダイオードのＰＮ接合の面積よりも小さい、
    請求項１に記載の半導体装置。
  3. 前記第１及び第２のＰ型トランジスタ、並びに前記第１乃至第３のＮ型トランジスタのそれぞれは、完全空乏型のトランジスタである、
    請求項１又は２に記載の半導体装置。
  4. 前記半導体層は、
    第１方向に延伸し、前記第１方向と交差する第２方向に並んで設けられる第１のＮ型拡散領域及び第２のＮ型拡散領域と、
    前記第１方向に延伸し、前記第２方向において前記第１のＮ型拡散領域と前記第２のＮ型拡散領域との間に設けられる第３のＮ型拡散領域と、
    前記第１のＮ型拡散領域と前記第３のＮ型拡散領域との間に設けられる第１部分と、前記第２のＮ型拡散領域と前記第３のＮ型拡散領域との間に設けられる第２部分と、前記第３のＮ型拡散領域を前記第１方向に分断し、前記第１部分と前記第２部分とを接続する第３部分と、を含む、第１のＰ型拡散領域と、
    前記第３のＮ型拡散領域と前記第１のＰ型拡散領域の前記第３部分とに周囲を囲われ、前記第１のＰ型拡散領域の前記第３部分と前記第１方向で接している第２のＰ型拡散領域と、
    を含み、
    前記第３のＮ型拡散領域上に設けられた第１コンタクトと、
    前記第２のＰ型拡散領域上に設けられた第２コンタクトと、
    前記第１コンタクト及び前記第２コンタクトと接続されている配線と、
    をさらに備え、
    前記第１のＮ型拡散領域及び前記第２のＮ型拡散領域は、前記第３のＮ型トランジスタのドレインとして機能し、
    前記第３のＮ型拡散領域は、前記第３のＮ型トランジスタのソースとして機能し、
    前記第１のＰ型拡散領域は、前記第３のＮ型トランジスタのボディとして機能する、
    請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 信号線と、
    アノードが前記信号線に接続され、カソードが前記第１電源線に接続された第３ダイオードと、
    アノードが前記第２電源線に接続され、カソードが前記信号線に接続された第４ダイオードと、
    をさらに備え、
    前記第３及び第４ダイオードそれぞれのＰＮ接合の面積は、前記複数の第１ダイオードそれぞれのＰＮ接合の面積のいずれよりも大きい、
    請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記半導体層は、第１の拡散領域と、前記第１の拡散領域と接して設けられる第３のＰ型拡散領域と、前記第１の拡散領域と接して設けられる第４のＮ型拡散領域と、を含み、
    前記第１の拡散領域上に設けられた酸化膜と、
    前記酸化膜上に設けられた導電体と、
    をさらに備え、
    前記第３のＰ型拡散領域と前記第４のＮ型拡散領域とは、前記第１の拡散領域を挟むように設けられ、
    前記第１の拡散領域は、Ｐ型の拡散領域又はＮ型の拡散領域であり、
    前記導電体は、電気的にフローティング状態であり、
    前記第１の拡散領域と前記第３のＰ型拡散領域との接触面、又は前記第１の拡散領域と前記第４のＮ型拡散領域との接触面が、前記複数の第１ダイオードの一部として機能する、
    請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記第１の拡散領域がＰ型の拡散領域である場合、前記第１の拡散領域に含まれるＰ型の不純物の濃度は、前記第３のＰ型拡散領域に含まれるＰ型の不純物の濃度よりも低く、
    前記第１の拡散領域がＮ型の拡散領域である場合、前記第１の拡散領域に含まれるＮ型の不純物の濃度は、前記第４のＮ型拡散領域に含まれるＮ型の不純物の濃度よりも低い、
    請求項６に記載の半導体装置。
  8. 請求項１乃至７のいずれか１項に記載の半導体装置と、
    前記第１電源線と接続された第１端子と、
    前記第２電源線と接続された第２端子と、
    前記第１電源線と前記第２電源線とに接続され、高周波信号を増幅する第２半導体装置と、
    を備え、
    前記第２半導体装置は、前記第１端子と前記第２端子との間に、第１の電圧を印加されて動作し、
    前記複数の第１ダイオードのそれぞれの順方向電圧の合計は、前記第１の電圧よりも大きい、
    半導体システム。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093496A (ja) 2003-09-12 2005-04-07 Toshiba Corp 半導体集積回路装置
JP2009267410A (ja) 2008-04-24 2009-11-12 Robert Bosch Gmbh 面積の最適化されたｅｓｄ保護回路
JP2010050312A (ja) 2008-08-22 2010-03-04 Kawasaki Microelectronics Inc Ｅｓｄ保護回路
US20140029144A1 (en) 2012-07-24 2014-01-30 Kabushiki Kaisha Toshiba Esd protective circuit
US20180115154A1 (en) 2016-10-24 2018-04-26 Kabushiki Kaisha Toshiba Esd protection circuit
WO2019012839A1 (ja) 2017-07-12 2019-01-17 ソニーセミコンダクタソリューションズ株式会社 トランジスタ及び電子機器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093496A (ja) 2003-09-12 2005-04-07 Toshiba Corp 半導体集積回路装置
JP2009267410A (ja) 2008-04-24 2009-11-12 Robert Bosch Gmbh 面積の最適化されたｅｓｄ保護回路
JP2010050312A (ja) 2008-08-22 2010-03-04 Kawasaki Microelectronics Inc Ｅｓｄ保護回路
US20140029144A1 (en) 2012-07-24 2014-01-30 Kabushiki Kaisha Toshiba Esd protective circuit
JP2014026996A (ja) 2012-07-24 2014-02-06 Toshiba Corp Ｅｓｄ保護回路
US20180115154A1 (en) 2016-10-24 2018-04-26 Kabushiki Kaisha Toshiba Esd protection circuit
JP2018073865A (ja) 2016-10-24 2018-05-10 株式会社東芝 Ｅｓｄ保護回路
WO2019012839A1 (ja) 2017-07-12 2019-01-17 ソニーセミコンダクタソリューションズ株式会社 トランジスタ及び電子機器

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