CN112420688A - 一种静电保护电路 - Google Patents

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Abstract

本发明实施例涉及静电保护电路设计，公开了一种静电保护电路，包括：静电保护模块；输入输出端、电源端以及接地端；所述静电保护模块包括第一NMOS晶体管、第一电容及第一电阻，所述第一NMOS晶体管的源极和衬底均与所述输入输出端连接、漏极与所述接地端连接；所述第一电容的第一端与所述接地端连接、第二端与所述第一NMOS晶体管的栅极连接；所述第一电阻的第一端与所述输入输出端连接、第二端与所述第一NMOS晶体管的栅极连接。本发明中，所述静电保护电路能够在不影响内部电路工作的同时，有效实现内部电路的静电保护。

Description

一种静电保护电路
技术领域
本发明涉及集成电路领域，特别涉及一种静电保护电路。
背景技术
集成电路在制造、封装、测试和应用中，很容易遭受静电放电(ESD，electro-static discharge)的损伤。ESD通常电压可以达到几千伏特，电流可以达到几个安培。ESD测试模型通常分为三类，第一类是由于人与IC接触产生，通常对应该类型的ESD可以制作HBM(human body model)类型的ESD保护电路，HBM类型的ESD脉冲上升时间大约为10ns；第二类是由于机械设备与IC的接触而产生，通常对应该类型的ESD可以制作MM(machinemodel)类型的ESD保护电路；第三类是由于IC自身的带电而产生，其放电可以通过IC的单个引脚发生，这种类型的ESD可以制作CDM(charged-device-model)类型的ESD保护电路来进行放电保护，而CDM类型的ESD脉冲上升时间甚至小于1ns。
发明人发现现有技术中至少存在如下问题：半导体集成电路产品的输入、输出和电源焊盘在正常工作时的工作电压通常大于或等于0伏特，有相应静电保护电路保护焊盘。然而，对于一些特殊的应用，有的焊盘在正常工作时是负电压，此时没有相应的静电保护电路保护焊盘。
发明内容
本发明实施方式的目的在于提供一种静电保护电路，其能够在不影响内部电路工作的同时，有效实现内部电路的静电保护。
为解决上述技术问题，本发明的实施方式提供了一种静电保护电路，包括：
静电保护模块；输入输出端、电源端以及接地端；所述静电保护模块包括第一NMOS晶体管、第一电容及第一电阻，所述第一NMOS晶体管的源极和衬底均与所述输入输出端连接、漏极与所述接地端连接；所述第一电容的第一端与所述接地端连接、第二端与所述第一NMOS晶体管的栅极连接；所述第一电阻的第一端与所述输入输出端连接、第二端与所述第一NMOS晶体管的栅极连接。
具体的说，关于静电保护模块的工作状态，可以分为正常工作、以及ESD发生两种状态。在正常工作时，输入输出端VBBSVT为负电压，并作为第一NMOS晶体管的栅极，由于第一NMOS晶体管的源极和衬底均与输入输出端VBBSVT连接，因此源极和衬底均为与输入输出端电压VBBSVT大小相同的负电压，此时第一NMOS晶体管的漏极接地，第一NMOS晶体管关掉，静电保护模块不影响内部电路的工作，保证了内部电路的正常工作。当有ESD发生时，又分为两种情况，一种是从输入输出端VBBSVT到接地端VSS产生正的静电脉冲，此时输入输出端VBBSVT的电压会不断升高，直至第一NMOS晶体管的寄生二极管导通，从而通过寄生二极管向接地端VSS泄放静电电流；一种是从接地端VSS到输入输出端VBBSVT产生正的静电脉冲，在接地端VSS的静电脉冲上升阶段，相当于接地端VSS加上一快速上升电压，这个阶段第一电容相当于导线，第一NMOS晶体管的栅极电压会跟随接地端VSS电压的变化而变化(由于接地端VSS的电压在不断升高，因此第一NMOS晶体管的栅极电压也在不断升高)，当静电脉冲上升到一定值时(例如Vth)，第一NMOS晶体管导通，第一NMOS晶体管开始泄放静电电荷。由于开始第一NMOS晶体管的导通程度较弱，导致第一NMOS晶体管的泄放静电能力较弱，接地端VSS上积累的电荷比泄放的电荷更多，导致接地端VSS的电压继续上升，使得第一NMOS晶体管的栅极电压更高，进而使第一NMOS晶体管的导通能力和泄放电荷能力更强，直至第一NMOS晶体管泄放电荷能力等于接地端VSS上电荷积累能力，接地端VSS的电压由升高趋势变为下降趋势，VSS的电压不断下降，直至VSS电压降为0，整个ESD过程结束，从而在不影响内部电路工作的同时，有效实现内部电路的静电保护。此外，由于第一电容在整个电路静电泄放的过程中处于导通状态，通过在接地端VSS和输入输出端VBBSVT之间设置第一电阻，有效的避免了接地端VSS和输入输出端VBBSVT因直接连接而短路，提高了静电保护电路的可靠性。
另外，还包括与所述电源端和所述接地端相连的第二静电保护电路；所述第二静电保护电路包括第二电容、第二电阻和第二NMOS晶体管和第三NMOS晶体管，所述第二电容的第一端与所述电源端相连，所述第二电容的第二端与所述第二NNOS晶体管的漏极相连，所述第二电阻的第一端与所述第二NNOS晶体管的栅极相连，所述第二电阻的第二端与所述电源端相连，所述第三NMOS晶体管的栅极与所述第二NMOS晶体管的漏极相连，所述第三NMOS晶体管的漏极和源极分别与所述电源端、所述接地端相连。通过设置第二静电保护电路，能够泄放整个电路中的电源端和接地端之间的静电电流，进一步确保内部电路的静电保护。通过此种方式，使得静电电流经由第三NMOS晶体管进行泄放，从而实现了泄放整个电路的电源端和接地端之间的静电电流。
另外，所述静电保护模块包括半导体衬底、位于所述半导体衬底上的P阱，所述第一NMOS晶体管位于所述P阱上，所述第一NMOS晶体管的源极、漏极位于栅极两侧的P阱内，所述P阱内还具有第一P型掺杂区，所述源极与所述第一P型掺杂区电连接。
另外，还包括深N阱，所述深N阱位于所述半导体衬底上，所述P阱位于所述深N阱内。由于ESD器件静电泄放时会有大电流，为了不影响其他电路，用深N阱将其与其他电路隔离开，从而提高静电保护电路的可靠性。
另外，所述深N阱内具有N型掺杂区，所述N型掺杂区均与所述电源端连接。
另外，还包括二极管，所述二极管的阳极连接所述输入输出端，所述二极管的阴极连接所述电源端。
另外，所述第一NMOS晶体管的总沟道宽度大于300微米。
另外，所述第一NMOS晶体管的沟道长度小于或等于所述第三NMOS晶体管的沟道长度。
另外，所述第一电容的电容值在1至10皮法之间。
另外，所述第一电阻的阻值在1千欧姆至1万欧姆之间。
另外，所述第一NMOS晶体管的漏极不包含轻掺杂漏结构。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是根据本发明第一实施方式提供的静电保护电路的电路图；
图2是根据本发明第二实施方式提供的静电保护模块的剖视图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明的第一实施方式涉及一种静电保护电路100，具体结构如图1所示，包括：
静电保护模块1；输入输出端VBBSVT、电源端VDD以及接地端VSS；静电保护模块1包括第一NMOS晶体管11、第一电容12及第一电阻13，第一NMOS晶体管11的源极和衬底均与输入输出端VBBSVT连接、漏极与接地端VSS连接；第一电容12的第一端与接地端VSS连接、第二端与第一NMOS晶体管11的栅极连接；第一电阻13的第一端与输入输出端VBBSVT连接、第二端与第一NMOS晶体管11的栅极连接。
在实际应用中，上述电路结构可应用于集成电路的输入输出焊盘的静电保护，可应用于各类半导体集成电路如逻辑，模拟以及各类存储器芯片的静电保护。
本发明实施方式相对于现有技术而言，静电保护模块1用于给内部电路静电保护。具体的说，关于静电保护模块1的工作状态，可以分为正常工作、以及ESD发生两种状态。在正常工作时，输入输出端VBBSVT为负电压，并作为第一NMOS晶体管11的栅极，由于第一NMOS晶体管11的源极和衬底均与输入输出端VBBSVT连接，因此源极和衬底均为与输入输出端电压VBBSVT大小相同的负电压，此时第一NMOS晶体管11的漏极接地，第一NMOS晶体管11关掉，静电保护模块1不影响内部电路4的工作，保证了内部电路4的正常工作。当有ESD发生时，又分为两种情况，一种是从输入输出端VBBSVT到接地端VSS产生正的静电脉冲，此时输入输出端VBBSVT的电压会不断升高，直至第一NMOS晶体管11的寄生二极管导通，从而通过寄生二极管向接地端VSS泄放静电电流；一种是从接地端VSS到输入输出端VBBSVT产生正的静电脉冲，在接地端VSS的静电脉冲上升阶段，相当于接地端VSS加上一快速上升电压，这个阶段第一电容12相当于导线，第一NMOS晶体管11的栅极电压会跟随接地端VSS电压的变化而变化(由于接地端VSS的电压在不断升高，因此第一NMOS晶体管11的栅极电压也在不断升高)，当静电脉冲上升到一定值时(例如Vth)，第一NMOS晶体管11导通，第一NMOS晶体管11开始泄放静电电荷。由于开始第一NMOS晶体管11的导通程度较弱，导致第一NMOS晶体管11的泄放静电能力较弱，接地端VSS上积累的电荷比泄放的电荷更多，导致接地端VSS的电压继续上升，使得第一NMOS晶体管11的栅极电压更高，进而使第一NMOS晶体管11的导通能力和泄放电荷能力更强，直至第一NMOS晶体管11泄放电荷能力等于接地端VSS上电荷积累能力，接地端VSS的电压由升高趋势变为下降趋势，VSS的电压不断下降，直至VSS电压降为0，整个ESD过程结束，从而在不影响内部电路4工作的同时，有效实现内部电路4的静电保护。此外，由于第一电容12在整个电路静电泄放的过程中处于导通状态，通过在接地端VSS和输入输出端VBBSVT之间设置第一电阻13，有效的避免了接地端VSS和输入输出端VBBSVT因直接连接而短路，提高了静电保护电路100的可靠性。
本实施方式中，还包括与电源端VDD和接地端VSS相连的第二静电保护电路2；第二静电保护电路2包括第二电容21、第二电阻22和第二NMOS晶体管Mr和第三NMOS晶体管Mesd。第二电容21的第一端与电源端VDD相连，第二电容21的第二端与第二NNOS晶体管Mr的漏极相连，第二电阻22的第一端与第二NNOS晶体管Mr的栅极相连，第二电阻22的第二端与电源端VDD相连，第三NMOS晶体管Mesd的栅极与第二NMOS晶体管Mr的漏极相连，第三NMOS晶体管Mesd的漏极和源极分别与电源端VDD、接地端VSS相连。第二保护电路2可以设置于电源端VDD和接地端VSS附近，用来泄放整个芯片的电源端VDD和接地端VSS之间的静电电流，具体的说，在正常工作时，第二NMOS晶体管Mr的栅极经由第二电阻22与VDD端连接，此时第二NMOS晶体管Mr处于导通状态，电容21的阻抗远大于第二NMOS晶体管Mr的阻抗，因此第三NMOS晶体管Mesd的栅极电压较小，使得第三NMOS晶体管Mesd处于断开状态，此时，第三NMOS晶体管Mesd不影响电路的工作；当有静电脉冲产生、导致电源端VDD的电势升高时，进而导致第三NMOS晶体管Mesd的栅极电压相应升高，触发第三NMOS晶体管Mesd导通，由于第三NMOS晶体管Mesd的导通程度较弱，导致泄放能力较弱，VDD上积累的电荷比泄放的电荷更多，导致VDD的电压继续上升，使得第三NMOS晶体管Mesd栅极得电压更高，进而使第三NMOS晶体管Mesd的导通能力和泄放电荷能力更强，直至第三NMOS晶体管Mesd泄放电荷能力等于VDD上电荷积累能力，VDD的电压由升高趋势变为下降趋势。VDD的电压不断下降，直至VDD电压降为0，从而实现泄放整个电路的电源端VDD和接地端VSS之间的静电电流。
可选地，还包括二极管Dp，二极管Dp的阳极连接输入输出端VBBSVT，二极管Dp的阴极连接电源端VDD。在正常工作时，由于电源端VDD的电势高于接地端VSS的电势，使得第二极管Dp的正极的电压不高于负极的电压，从而第二极管Dp处于断开状态，此时，二极管Dp不影响电路的工作；当VBBSVT到VDD有正的静电脉冲产生、导致接地端VBBSVT的电势升高时，静电脉冲使得二极管Dp导通，从而静电电流经由二极管Dp泄放，实现了泄放整个静电保护电路100的输入输出端VBBSVT和电源端VDD之间的静电电流。
具体的说，本实施方式中，第一NMOS晶体管11的总沟道宽度大于300微米；第一NMOS晶体管11的沟道长度小于或等于第三NMOS晶体管Mesd的沟道长度；第一电容12的电容值在1至10皮法之间；第一电阻13的阻值在1千欧姆至1万欧姆之间。在满足静电保护要求的前提下，尽可能的减小静电保护电路的面积。
本发明的第二实施方式涉及一种静电保护模块200，如图2所示，包括：半导体衬底3、位于半导体衬底3上的P阱4，第一NMOS晶体管位于P阱4上，第一NMOS晶体管的源极、漏极位于栅极两侧的P阱4内，P阱4内还具有第一P型掺杂区，第一NMOS晶体管的源极与第一P型掺杂区电连接。
本发明实施方式相对于现有技术而言，静电保护模块200用于给内部电路静电保护。具体的说，关于静电保护模块的工作状态，可以分为正常工作、以及ESD发生两种状态。在正常工作时，输入输出端VBBSVT为负电压，并作为第一NMOS晶体管的栅极，由于第一NMOS晶体管的源极和衬底均与输入输出端VBBSVT连接，因此源极和衬底均为与输入输出端电压VBBSVT大小相同的负电压，此时第一NMOS晶体管的漏极接地，第一NMOS晶体管关掉，静电保护模块不影响内部电路的工作，保证了内部电路的正常工作。当有ESD发生时，又分为两种情况，一种是从输入输出端VBBSVT到接地端VSS产生正的静电脉冲，此时输入输出端VBBSVT的电压会不断升高，直至第一NMOS晶体管的寄生二极管导通，从而通过寄生二极管向接地端VSS泄放静电电流；一种是从接地端VSS到输入输出端VBBSVT产生正的静电脉冲，在接地端VSS的静电脉冲上升阶段，相当于接地端VSS加上一快速上升电压，这个阶段第一电容相当于导线，第一NMOS晶体管的栅极电压会跟随接地端VSS电压的变化而变化(由于接地端VSS的电压在不断升高，因此第一NMOS晶体管的栅极电压也在不断升高)，当静电脉冲上升到一定值时(例如Vth)，第一NMOS晶体管导通，第一NMOS晶体管开始泄放静电电荷。由于开始第一NMOS晶体管的导通程度较弱，导致第一NMOS晶体管的泄放静电能力较弱，接地端VSS上积累的电荷比泄放的电荷更多，导致接地端VSS的电压继续上升，使得第一NMOS晶体管的栅极电压更高，进而使第一NMOS晶体管的导通能力和泄放电荷能力更强，直至第一NMOS晶体管泄放电荷能力等于接地端VSS上电荷积累能力，接地端VSS的电压由升高趋势变为下降趋势，VSS的电压不断下降，直至VSS电压降为0，整个ESD过程结束，从而在不影响内部电路工作的同时，有效实现内部电路的静电保护。此外，由于第一电容在整个电路静电泄放的过程中处于导通状态，通过在接地端VSS和输入输出端VBBSVT之间设置第一电阻，有效的避免了接地端VSS和输入输出端VBBSVT因直接连接而短路，提高了静电保护电路的可靠性。
值得一提的是，静电保护模块200还包括深N阱5，深N阱5位于半导体衬底3上，P阱4位于所述深N阱5内。由于ESD器件静电泄放时会有大电流，为了不影响其他电路，用深N阱5将其与其他电路隔离开，从而提高静电保护模块200的可靠性。
优选地，深N阱5内具有N型掺杂区，所述N型掺杂区均与所述电源端连接。通过此种方式，使得N型掺杂区形成了一堵带电墙，带电墙两边电路可以互不影响。
具体的说，第一NMOS晶体管的漏极不包含轻掺杂漏结构，第一NMOS晶体管的源极包含轻掺杂漏结构。第一NMOS晶体管的漏极不包含轻掺杂漏结构可以减小其导通阻抗，提升其电流泄放能力。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (11)

1.一种静电保护电路，其特征在于，包括：
静电保护模块；
输入输出端、电源端以及接地端；
所述静电保护模块包括第一NMOS晶体管、第一电容及第一电阻，所述第一NMOS晶体管的源极和衬底均与所述输入输出端连接、漏极与所述接地端连接；
所述第一电容的第一端与所述接地端连接、第二端与所述第一NMOS晶体管的栅极连接；
所述第一电阻的第一端与所述输入输出端连接、第二端与所述第一NMOS晶体管的栅极连接。
2.根据权利要求1所述的静电保护电路，其特征在于，还包括与所述电源端和所述接地端相连的第二静电保护电路；所述第二静电保护电路包括第二电容、第二电阻和第二NMOS晶体管和第三NMOS晶体管，所述第二电容的第一端与所述电源端相连，所述第二电容的第二端与所述第二NNOS晶体管的漏极相连，所述第二电阻的第一端与所述第二NNOS晶体管的栅极相连，所述第二电阻的第二端与所述电源端相连，所述第三NMOS晶体管的栅极与所述第二NMOS晶体管的漏极相连，所述第三NMOS晶体管的漏极和源极分别与所述电源端、所述接地端相连。
3.根据权利要求1所述的静电保护电路，其特征在于，所述静电保护模块包括半导体衬底、位于所述半导体衬底上的P阱，所述第一NMOS晶体管位于所述P阱上，所述第一NMOS晶体管的源极、漏极位于栅极两侧的P阱内，所述P阱内还具有第一P型掺杂区，所述源极与所述第一P型掺杂区电连接。
4.根据权利要求3所述的静电保护电路，其特征在于，还包括深N阱，所述深N阱位于所述半导体衬底上，所述P阱位于所述深N阱内。
5.根据权利要求4所述的静电保护电路，其特征在于，所述深N阱内具有N型掺杂区，所述N型掺杂区均与所述电源端连接。
6.根据权利要求2所述的静电保护电路，其特征在于，还包括二极管，所述二极管的阳极连接所述输入输出端，所述二极管的阴极连接所述电源端。
7.根据权利要求6所述的静电保护电路，其特征在于，所述第一NMOS晶体管的总沟道宽度大于300微米。
8.根据权利要求7所述的静电保护电路，其特征在于，所述第一NMOS晶体管的沟道长度小于或等于所述第三NMOS晶体管的沟道长度。
9.根据权利要求1所述的静电保护电路，其特征在于，所述第一电容的电容值在1至10皮法之间。
10.根据权利要求1所述的静电保护电路，其特征在于，所述第一电阻的阻值在1千欧姆至1万欧姆之间。
11.根据权利要求1所述的静电保护电路，其特征在于，所述第一NMOS晶体管的漏极不包含轻掺杂漏结构。
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