KR20000059751A - 이에스디 보호 회로를 구비한 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 ESD(Electro Static Discharge)에 의한 반도체 메모리 장치 내부 회로의 전압 상승을 방지하기 위한 클램프 회로에 관한 것으로서, VDD 및 VSS 파워 라인에 양방향 다이오드쌍이 연결된다.

Description

이에스디 보호 회로를 구비한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH ELECTRO STATIC DISCHARGE PROTECTION CIRCUIT}

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 ESD(Electro Static Discharge)에 의한 내부 회로의 전압이 상승되는 것을 방지하기 위한 반도체 메모리 장치의 ESD 보호 회로에 관한 것이다.

반도체 메모리 장치의 고 집적화 및 저 전력화 현상은, 일반적으로, 메모리 장치의 신뢰성과 관련하여 어려움을 수반하게 되며, 그 일례로 ESD(Electro Static Discharge)에 의한 신뢰성 저하를 들 수 있다. 지금까지 알려진 ESD 모델로는 HBM(Human Body Model), MM(Machine Model), 그리고 CDM(Charged Device Model)으로 구분된다. 상기 HBM은 사람에 의한 ESD 모델을 의미하며, 상기 MM은 장비에 의한 ESD 모델을 의미한다. 그리고, 상기 CDM은 제품 조립 과정에서 패키지에 +/- 전하가 대전되어 발생하는 ESD 모델을 의미한다. ESD 레벨을 결정짓는 요소로는 ESD 보호 회로, 레이아웃, 그리고 제조 공정을 들 수 있다. 최근 저전력화에 따른 게이트 산화막 두께(gate oxide thickness, Tox)의 축소(scale down)도 ESD에 취약한 요소로 인식되고 있다. 상기한 ESD 모델 중 최근 이슈로써 부각되고 있는 CDM은 조립 과정에서 대전된 전하에 의해 칩이 파괴되기 때문에 제품의 수율에 직접적으로 영향을 미치게 된다.

도 1은 종래 기술에 따른 ESD 보호 회로를 구비하는 회로를 보여주고 있다.

도 1을 참조하면, ESD 보호 회로 (10)는 VDD (1)와 VSS (2) 사이에 연결되는 다이오드 (D1)로 구성된다. 상기 다이오드 (D1)는 외부의 전계 또는 IC 칩의 마찰에 의해 칩에 충전된 챠지를 I/O 및 전원 핀이 접지되면서 상기 접지된 핀으로 방전시킨다. 상기 VDD (1)와 VSS (2) 사이에는 칩 내부 회로 (20)가 연결된다.

상기 CDM ESD는 앞서 설명된 두 모델에 비해 방전 주파수가 7배 정도 빠르고, 순간 피크 전류가 20A로 크기 때문에 종래의 보호 방법으로는 방전 경로를 형성하기 어렵다. 상기 CDM ESD 보호 회로는 특정 핀이 접지 될 때, 상기 핀의 관점에서 보면 칩내부 회로들이 VDD와 VSS 사이에 병렬로 연결되어 방전 경로가 형성된다. CDM 방전 경로를 통해 챠지가 방전될 때, 20A나 되는 과도한 전류로 인해 내부 회로들의 전압이 상승하게 된다. 상기 전압 상승은 내부 회로의 게이트 절연막 (gate oxide)을 파괴시키는 원인이 된다. 즉, 방전 경로가 형성된 경우 파워 라인의 기생 임피던스 (parasitic impedance)(Z_VDD, Z_VSS) 성분에 의해 내부 회로 (20)의 게이트와 파워라인간의 전압이 상승하여 게이트 절연막이 브레이크다운 (breakdown)에 의해 손상된다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, ESD(Electro Static Discharge)의 방전 경로 형성시 파워 라인의 기생 임피던스에 의한 내부 회로의 전압 상승을 방지할 수 있는 반도체 메모리 장치를 제공하는데 있다.

도 1은 종래에 따른 ESD 보호 회로를 보여주는 회로도;

도 2는 본 발명에 따른 반도체 메모리 장치의 ESD 보호 회로의 보여주는 회로도 및;

도 3은 도 2의 파워 라인에 연결되는 양방향 다이오드들을 보여주는 단면도이다.

*도면의 주요 부분에 대한 부호 설명

10, 20 : ESD 보호 회로 20, 200 : 내부 회로

300 : 클램프 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, VDD 파워 라인과 VSS 파워 라인 사이에 다이오드가 접속되는 ESD 보호 회로를 구비하는 반도체 메모리 장치는 상기 ESD 보호 회로를 통해 방전 경로가 형성될 때, 반도체 메모리 장치내의 내부 회로의 전압 상승을 막기 위해 VDD 파워라인에 한 쌍의 양방향 다이오드를 연결하고, VSS 라인에 한 쌍의 양방향 다이오드를 연결한다.

바람직한 실시예에 있어서, 상기 VDD 파워라인에 연결되는 다이오드들은 P 기판내의 n 웰내에 형성되며, 상기 VSS 라인에 연결되는 다이오드들은 상기 n 웰과 거리를 두고 상기 P 기판 내에 형성된다.

바람직한 실시예에 있어서, 상기 다이오드들은 VDD 파워라인 및 VSS 파워라인 아래에 형성되는 순방향 다이오드들이다.

(작용)

본 발명에 의하면, 파워 라인에 다이오드들이 연결되므로 ESD 보호 회로를 통해 방전 경로가 형성될 때 파워 라인의 기생 임피던스로 인해 내부 회로들의 전압이 상승되는 것을 방지할 수 있다.

(실시예)

이하 본 발명의 실시예에 따른 참조도면 도 2 및 도 3에 의거하여 상세히 설명한다.

도 2를 참조하면, 파워 라인에 다이오드 쌍을 연결하므로서 내부 회로의 기생 임피던스에 의해 내부 회로의 전압이 상승되더라도 다이오드로 인해 일정 전압 이상으로 상승되지 않는다.

본 발명의 바람직한 실시예에 따른 ESD 보호 회로를 구비하는 회로의 동작을 상세하게 설명하기로 한다.

도 2는 본 발명의 바람직한 실시예에 따른 ESD 보호 회로 및 내부 회로를 보여주는 회로도가 도시되어 있다.

도 2를 참조하면, 반도체 메모리 장치는 ESD 보호 회로 (ESD protection circuit)(100), 내부 회로 (internal circuit)(200) 및 클램프 회로 (clamping circuit)(300)로 구성된다. 상기 ESD 보호 회로 (100)는 캐소드와 애노드가 VDD (1)와 VSS (2)에 각각 연결되는 다이오드 (D1)를 포함한다. 상기 내부 회로 (200)는 VDD (1)와 VSS (2)사이에 연결되며, MOS 트랜지스터들 (Q1∼Q6)로 이루어진 인버터들을 포함한다. 상기 인버터들의 입력은 동일 IC 칩 내의 다른 내부 회로들로부터 입력되는 신호들 (ICC1, ICC3)이다. 그리고 상기 클램프 회로 (300)는 파워 라인 VDD (1)와 VSS (2)에 각각 연결되는 다이오드쌍들(D11/D12, D13/D14)을 포함한다. 상기 VDD (1)에 대응하는 상기 다이오드들은 애노드와 캐소드가 VDD 파워 라인 (1)에 연결되는 제 1 다이오드 (D11)와 상기 제 1 다이오드 (D11)와 반대 방향으로 애노드와 캐소드가 연결되는 제 2 다이오드 (D12)이다. 상기 VSS에 대응하는 다이오드들은 애노드가 캐소드가 VSS 파워 라인 (2)에 연결되는 제 3 다이오드 (D13)와 상기 제 3 다이오드 (D13)와 반대 방향으로 애노드와 캐소드가 연결되는 제 4 다이오드 (D14)이다. 상기 다이오드들 (D11, D12, D13, D14)은 모두 순방향 다이오드 (forward diode)이다.

도 3은 본 발명의 바람직한 실시예에 따른 클램프 회로의 다이오드 구조를 보여주는 단면도이다.

도 3을 참조하면, P 기판 (50)내에 n 웰 (60)이 형성되고, 상기 n 웰 (60) 내에 일정 간격을 두고 상대적으로 높은 농도를 갖는 제 1 도전형 불순물 이온 (n+)을 주입하여 제 1 불순물 영역 (62)이 형성된다. 그리고 상기 제 1 불순물 영역 (62) 사이에 상대적으로 높은 농도를 갖는 제 2 도전형 불순물 이온 (p+)을 주입하여 제 2 불순물 영역 (64)이 형성된다. 상기 제 1 및 제 2 불순물 영역들 (62, 64)은 파워 라인 VDD에 공통으로 연결된다.

상기 n 웰 (50)과 일정 간격을 두고 제 2 도전형 불순물 이온 (p+)을 주입하여 제 3 불순물 영역 (52)이 형성된다. 상기 제 3 불순물 영역 (52) 사이에 제 1 도전형 불순물 이온 (n+)을 주입하여 제 4 불순물 영역 (54)이 형성된다. 상기 제 3 및 제 4 불순물 영역들 (52, 54)은 파워 라인 VSS에 공통으로 연결된다.

상술한 바와 같은 구조를 갖는 다이오드들은 파워 라인 아래에 형성되기 때문에 별도의 면적을 차지하지 않는다.

이하 본 발명의 바람직한 실시예에 ESD 보호 회로를 포함하는 회로의 동작을 상세하게 설명한다.

도 2를 참조하면, 전원 핀 (VDD 또는 VSS)이나 다른 핀이 접지에 연결되어 방전 경로가 형성되면 CDM ESD 순간 방전 전류가 크므로 기생 임피던스가 큰 파워 라인의 전압이 상승하게 된다. 그러나 본 발명에 따르면, 클램프 회로의 다이오드들이 파워 라인에 연결되어 있어 상기 다이오드들이 동작하는 전압레벨 이상으로 전압이 상승하게 되면 상기 다이오드들에 의해 전압 상승이 방지된다.

이때, 상기 VDD 파워 라인에 연결되는 제 1 및 제 2 다이오드들 (D11, D12)중 VDD가 포지티브 레벨인 경우에는 제 1 다이오드 (D11)가 동작하고, VDD가 네가티브 레벨일 경우에는 제 2 다이오드 (D12)가 동작하게 된다.

반면에, 상기 VSS 파워 라인에 연결되는 제 3 및 제 4 다이오드들 (D13, D14) 중 VSS가 포지티브 레벨인 경우에 제 3 다이오드 (D13)가 동작하고, 상기 VSS가 네가티브 레벨일 경우에는 제 4 다이오드 (D14)가 동작하게 된다.

상기 클램프 회로 (300)의 다이오드들 (D11, D12, D13, D14)은 파워 라인 및 내부 회로에 연결되기 때문에 보호 회로의 다이오드보다 큰 스케일 (large scale)을 갖는다.

상기한 바와 같이, 파워 라인에 다이오드들이 연결되므로 ESD 보호 회로를 통해 방전 경로가 형성될 때 파워 라인의 기생 임피던스로 인해 내부 회로들의 전압이 상승되는 것을 방지하는 효과가 있다.

Claims (3)

1. VDD 파워 라인과 VSS 파워 라인 사이에 다이오드가 접속되는 ESD 보호 회로를 구비하는 반도체 메모리 장치에 있어서,

   상기 ESD 보호 회로를 통해 방전 경로가 형성될 때, 반도체 메모리 장치내의 내부 회로의 전압 상승을 막기 위해 VDD 파워라인에 한 쌍의 양방향 다이오드를 연결하고, VSS 라인에 한 쌍의 양방향 다이오드를 연결하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 VDD 파워라인에 연결되는 다이오드들은 P 기판내의 n 웰내에 형성되며, 상기 VSS 라인에 연결되는 다이오드들은 상기 n웰과 거리를 두고 상기 P 기판 내에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 다이오드들은 VDD 파워라인 및 VSS 파워라인 아래에 형성되는 순방향 다이오드들인 것을 특징으로 하는 반도체 메모리 장치.