KR100283902B1 - 반도체소자의정전방전보호회로 - Google Patents

Abstract

본 발명은 반도체소자의 정전방전 보호회로에 관한 것으로, 종래에는 Vss보다 낮은 전압의 정전기가 입력보호의 디자인 룰을 가지지 않는 입력버퍼를 통해 빠져나가게 됨으로써, 입력버퍼의 내부소자들이 파괴되는 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 전원전압단자와 접지단자 사이에 직렬접속된 풀업 피모스트랜지스터 및 풀다운 엔모스트랜지스터와; 상기 트랜지스터들의 드레인접속점에 접속된 입출력패드와; 상기 입출력패드와 접속된 입력버퍼와; 상기 엔모스트랜지스터의 드레인과 접지단자 사이에 접속된 내부 다이오드와; 게이트가 상기 접지단자에 접속되고, 드레인이 전원전압단자에, 소스가 입출력패드에 접속된 엔모스트랜지스터로 구성되는 반도체소자의 정전방전 보호회로를 제공하여 입력버퍼의 내부소자들이 파괴되는 것을 방지할 수 있는 효과가 있다.

Description

반도체소자의 정전방전 보호회로{ELECTROSTATIC DISCHARGE CIRCUIT OF SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 정전방전 보호회로에 관한 것으로, 특히 입출력패드에 Vss보다 낮은 전압의 정전기가 인가되는 네가티브 스트레스(negative stress) 상태에서 정전방전 특성을 향상시키기에 적당하도록 한 반도체소자의 정전방전 보호회로에 관한 것이다.

일반적으로, 디램의 입출력버퍼는 16M 디램 이래로 씨모스(CMOS)버퍼를 가장 많이 사용하고 있으며, 그 씨모스버퍼는 버퍼의 역할뿐만 아니라 자체로 정전방전 보호회로의 역할도 하고 있다. 이와같은 종래 반도체소자의 정전방전 보호회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 반도체소자의 정전방전 보호회로도로서, 이에 도시한 바와같이 전원전압 단자(1)와 접지 단자(2)에 직렬접속되어 게이트에 풀업신호(PU)를 입력받는 피모스트랜지스터(Q1) 및 게이트에 풀다운신호(PD)를 입력받는 엔모스트랜지스터(Q2)와; 그 피모스트랜지스터(Q1) 및 엔모스트랜지스터(Q2)의 공통 드레인접속점에 접속된 입출력패드(3)와; 이미터가 상기 피모스트랜지스터(Q1)의 소스에 접속되고, 컬렉터가 드레인에 접속된 기생 피엔피 바이폴라트랜지스터(Q3)와; 그 입출력패드(3)와 접속된 입력버퍼(4)와; 캐소드(cathode)가 상기 엔모스트랜지스터(Q2)의 드레인과 접속되고, 애노드(anode)가 피형 기판과 접속되는 접지단자(2)에 접속된 내부 다이오드(D1)로 구성된다.

그리고, 도2는 상기한 바와같은 종래 정전방전 보호부의 단면도로서, 이에 도시한 바와같이 피형 반도체기판(11)상의 필드산화막(FOX1,FOX2)사이에 엔웰(12)이 형성되어 있고, 그 엔웰(12)에는 풀업신호(PU)를 입력받는 게이트전극(13)과 전원전압단자(1)에 접속된 소스(14) 및 입출력패드(3)에 접속된 드레인(15)으로 이루어진 피모스트랜지스터가 형성되어 있다. 이때, 소스(14) 및 드레인(15)은 엔웰(12)내에 고농도의 p형 불순물이온을 주입하여 형성한다. 그리고, 피모스트랜지스터의 소스(14), 엔웰(12) 및 드레인(15)을 각각 이미터(14), 베이스(12) 및 컬렉터(15)로 하는 수평방향의 기생 피엔피 바이폴라트랜지스터가 형성되어 있고, 그 피모스트랜지스터의 소스(14)와 필드산화막(FOX3)을 통해 이격되어, 그 필드산화막(FOX3)과 상기 필드산화막(FOX1)사이에 형성된 Vcc확산층(16)이 전원전압단자(1)에 접속되어 있다. 이때, Vcc확산층(16)은 엔웰(12)내에 고농도의 n형 불순물이온을 주입하여 형성하며, 엔웰(12)과 전원전압단자(1)를 접속시키는 영역이다. 그리고, 상기 필드산화막(FOX1)과 필드산화막(FOX4) 사이의 피형 반도체기판(11)에는 풀다운신호(PD)를 입력받는 게이트전극(17)과 입출력패드(3)에 접속된 소스(18) 및 접지단자(2)에 접속된 드레인(19)으로 이루어진 엔모스트랜지스터가 형성되어 있다. 이때, 소스(18) 및 드레인(19)은 반도체기판(11)내에 고농도의 n형 불순물이온을 주입하여 형성한다. 그리고, 상기 엔모스트랜지스터의 드레인(19)과 필드산화막(FOX5)을 통해 이격되어, 그 필드산화막(FOX5)과 상기 필드산화막(FOX1)사이에 형성된 Vss확산층(20)이 접지단자(2)에 접속되어 있다. 이때, Vss확산층(20)은 반도체기판(11)내에 고농도의 p형 불순물이온을 주입하여 형성하며, 반도체기판(11)과 접지단자(2)를 접속시키는 영역이다. 이하, 상기한 바와같은 종래 반도체소자의 정전방전 보호회로의 동작을 설명한다.

입출력패드(3)에 Vss보다 낮은 전압의 정전기가 인가되면, 전원전압단자(1)가 그라운드로 되어 입출력패드(3)로부터 전원전압단자(1)로 전자가 빠져나가게 된다.

이와같이 전자가 빠져나가는 경로는 두가지로 볼수 있다.

첫 번째 경로는 피모스트랜지스터(Q1)의 기생 피엔피 바이폴라트랜지스터(Q3)가 턴온되어 전자가 입출력패드(3)로부터 전원전압단자(1)로 빠져나가는 것이고, 두 번째 경로는 엔모스트랜지스터(Q2)의 드레인과 접지단자(2) 사이에 접속된 내부 다이오드(D1)가 순방향 턴온되어 전자가 접지단자(2)에 주입되고, 이 접지단자(2)에 주입된 전자가 입력버퍼(4)를 통해 전원전압단자(1)로 빠져나가는 것이다.

이때, 입출력패드(3)에 Vss보다 낮은 전압의 정전기가 인가되면, 기생 피엔피 바이폴라트랜지스터의 트리거링(triggering)전압이 높기 때문에 순방향 다이오드를 통한 두 번째의 경로가 일반적으로 먼저 발생하는 경향이 있다.

그러나, 상기한 바와같은 종래 반도체소자의 입력보호회로는 Vss보다 낮은 전압의 정전기가 입력보호의 디자인 룰(design rule)을 가지지 않는 입력버퍼를 통해 빠져나가게 됨으로써, 입력버퍼의 내부소자들이 파괴되는 문제점이 있었다.

본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 입출력패드에 Vss보다 낮은 전압의 정전기가 인가되는 네가티브 스트레스 상태의 정전방전 특성을 향상시킬 수 있는 반도체소자의 정전방전 보호회로를 제공하는데 있다.

도1은 종래 반도체소자의 정전방전 보호회로도.

도2는 도1에 있어서, 단면도.

도3은 본 발명의 일 실시예를 보인 회로도.

도4는 도3에 있어서, 단면도.

*도면의 주요 부분에 대한 부호의 설명*

21:전원전압 단자 22:접지 단자

23:입출력패드 24:입력버퍼

Q21:피모스트랜지스터 Q22,Q23:엔모스트랜지스터

D21:내부 다이오드 PU:풀업신호

PD:풀다운신호

상기한 바와같은 본 발명의 목적은 전원전압단자와 접지단자 사이에 직렬접속된 풀업 피모스트랜지스터 및 풀다운 엔모스트랜지스터와; 상기 트랜지스터들의 드레인접속점에 접속된 입출력패드와; 상기 입출력패드와 접속된 입력버퍼와; 상기 엔모스트랜지스터의 드레인과 접지단자 사이에 접속된 내부 다이오드와; 게이트가 상기 접지단자에 접속되고, 드레인이 전원전압단자에, 소스가 입출력패드에 접속된 엔모스트랜지스터로 구성됨으로써 달성되는 것으로, 본 발명에 의한 반도체소자의 정전방전 보호회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도3은 본 발명의 일 실시예를 보인 회로도로서, 이에 도시한 바와같이 전원전압 단자(21)와 접지 단자(22)에 직렬접속되어 게이트에 풀업신호(PU)를 입력받는 피모스트랜지스터(Q21) 및 게이트에 풀다운신호(PD)를 입력받는 엔모스트랜지스터(Q22)와; 그 피모스트랜지스터(Q21) 및 엔모스트랜지스터(Q22)의 공통 드레인접속점에 접속된 입출력패드(23)와; 그 입출력패드(23)와 접속된 입력버퍼(24)와; 캐소드가 상기 엔모스트랜지스터(Q22)의 드레인과 접속되고, 애노드가 피형 기판과 접속되는 접지단자(22)에 접속된 내부 다이오드(D21)와; 게이트가 접지단자(22)에 접속되고, 드레인이 전원전압단자(21)에 접속되며, 소스가 입출력패드(23)에 접속된 엔모스트랜지스터(Q23)로 구성된다.

그리고, 도4는 상기한 바와같은 본 발명의 일 실시예의 단면도로서, 이에 도시한 바와같이 피형 반도체기판(31)상의 필드산화막(FOX31,FOX32)사이에 엔웰(32)이 형성되어 있고, 그 엔웰(32)에는 풀업신호(PU)를 입력받는 게이트전극(33)과 전원전압단자(21)에 접속된 소스(34) 및 입출력패드(23)에 접속된 드레인(35)으로 이루어진 피모스트랜지스터가 형성되어 있다. 이때, 소스(34) 및 드레인(35)은 엔웰(32)내에 고농도의 p형 불순물이온을 주입하여 형성한다. 그리고, 피모스트랜지스터의 소스(34)와 필드산화막(FOX33)을 통해 이격되어, 그 필드산화막(FOX33)과 상기 필드산화막(FOX31)사이에 형성된 Vcc확산층(36)이 전원전압단자(21)에 접속되어 있다. 이때, Vcc확산층(36)은 엔웰(32)내에 고농도의 n형 불순물이온을 주입하여 형성하며, 엔웰(32)과 전원전압단자(21)를 접속시키는 영역이다. 그리고, 상기 필드산화막(FOX31)과 필드산화막(FOX34) 사이의 피형 반도체기판(31)에는 풀다운신호(PD)를 입력받는 게이트전극(37)과 입출력패드(23)에 접속된 소스(38) 및 접지단자(22)에 접속된 드레인(39)으로 이루어진 제1엔모스트랜지스터가 형성되어 있고, 그 제1엔모스트랜지스터의 드레인(39)과 소정거리 이격되어 접지단자(22)에 접속된 게이트전극(40)과 입출력패드(23)에 접속된 소스(41) 및 전원전압단자(21)에 접속된 드레인(42)으로 이루어진 제2엔모스트랜지스터가 형성되어 있다. 이때, 소스(38,41) 및 드레인(39,42)은 반도체기판(31)내에 고농도의 n형 불순물이온을 주입하여 형성한다. 그리고, 상기 제1엔모스트랜지스터의 드레인(39)과 필드산화막(FOX35)을 통해 이격되어, 그 필드산화막(FOX35)과 상기 필드산화막(FOX31)사이에 형성된 Vss확산층(43)이 접지단자(22)에 접속되어 있다. 이때, Vss확산층(43)은 반도체기판(31)내에 고농도의 p형 불순물이온을 주입하여 형성하며, 반도체기판(31)과 접지단자(22)를 접속시키는 영역이다. 이하, 상기한 바와같은 본 발명의 일 실시예에 따른 반도체소자의 정전방전 보호회로의 동작을 설명한다.

입출력패드(23)에 Vss보다 낮은 전압의 정전기가 인가되면, 전원전압단자(21)가 그라운드로 되어 입출력패드(23)로부터 전원전압단자(21)로 전자가 빠져나가게 된다.

이때, 피모스트랜지스터(Q21)의 기생 피엔피 바이폴라트랜지스터의 트리거링 전압이 높기 때문에 엔모스트랜지스터(Q22)의 드레인과 접지단자(22)에 접속된 다이오드(D21)를 통해 경로가 형성된다.

따라서, 엔모스트랜지스터(Q22)의 드레인과 접지단자(22) 사이에 접속된 내부 다이오드(D21)가 순방향 턴온되어 접지단자(22)로부터 입출력패드(23)로 전류 경로가 형성되고, 이에 따라 전원전압단자(21)와 입출력패드(23) 사이에 접속된 엔모스트랜지스터(Q23)의 게이트 전위가 상승하여 엔모스트랜지스터(Q23)가 턴온됨으로써, Vss보다 낮은 전압의 정전기가 턴온된 엔모스트랜지스터(Q23)를 통해 입출력패드(23)로부터 전원전압단자(21)로 빠져나가게 된다.

한편, 엔모스트랜지스터(Q23)의 게이트가 접지단자(22)를 통해 접지(Vss)에 접속되므로, 정상적인 칩의 동작에는 영향을 미치지 않게 된다.

상기한 바와같은 본 발명에 의한 반도체소자의 정전방전 보호회로는 게이트가 접지단자에 접속되어 입출력패드로부터 인가되는 Vss보다 낮은 전압의 정전기를 전원전압단자로 방전하는 엔모스트랜지스터를 통해 입력버퍼의 내부소자들이 파괴되는 것을 방지할 수 있는 효과가 있다.

Claims (1)

1. 전원전압단자와 접지단자 사이에 직렬접속된 풀업 피모스트랜지스터 및 풀다운 엔모스트랜지스터와; 상기 트랜지스터들의 드레인접속점에 접속된 입출력패드와; 상기 입출력패드와 접속된 입력버퍼와; 상기 엔모스트랜지스터의 드레인과 접지단자 사이에 접속된 내부 다이오드와; 게이트가 상기 접지단자에 접속되고, 드레인이 전원전압단자에, 소스가 입출력패드에 접속된 엔모스트랜지스터로 구성된 것을 특징으로 하는 반도체소자의 정전방전 보호회로.