JPH0376153A - 半導体入出力保護装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体入出力保護装置に関し、特に入出力端子
の静電耐量向上技術を含む半導体入出力保護装置に関す
る。

〔従来の技術〕

従来、ＣＭＯ８集積回路を含む半導体入出力保護装置の
入力端子においては、十分な静電耐量を得るために第５
図に示すＭＮＩＩ　ＭＰＩのような保護素子を付加して
いた。ＭＨＩはＮチャネルＭＯ３ＦＥＴでゲートがソー
スとショートされたダイオード接続となっており、また
、ＭＰＩはＰチャネルＭＯ８ＦＥＴで同様にゲートがソ
ースとショートされたダイオード接続となっている。

この保護素子の動作を説明すると、次のようになる。ま
ず、入力端子１とＶＳＳ端子との間に入力端子側が高電
位となるような静電気が加わった場合、入力端子１の電
位がＶ９Ｓ端子に対して上昇して行き、その電位差がＮ
チャネルＭＯ３Ｆ’ＥＴＭ□のブレーク・ダウン電圧を
越えると、ＭＮＩはブレーク・ダウンして第６図に示す
ように一部員性抵抗性を示しながらソース・ドレイン間
に大電流を流して静電気を放電して内部回路を保護する
。

以上の説明はＰ型基板を仮定しているが、Ｎ型基板でも
同様である。

この大電流はゲー゛トに正の電圧を印加することによっ
て得られる通常のチャネル電流ではなく、ドレイン接合
のアンバランシェ破壊によるホール基板電流によりソー
ス接合部が順方向バイアスされることによって、ソース
をエミッタ、基板をベース、−ドレインをコレクタとし
てバイポーラ動作が起こることによって得られるもので
ある。

−度このバイポーラ動作が起がるとそのコレクタ電流を
担う電子がドレイン接合部の高電界により加速して衝突
イオン化を起し、さらに基板ホール電流を増加させると
いう正帰還が起り、大電流を発生するのである。従って
、この場合、保護が行われる前提条件として、ドレイン
接合部の７バランシエ破壊によって発生する基板ホール
電流によってソース・基板接合が十分に順方向バイアス
されなければならない。これは基板抵抗を任意に低くで
きないことを意味する。さらに、十分な帰還量が得られ
るためには、ドレイン近傍の電界が十分に大きい必要が
ある。

次に、入力端子ＶＳＩ端子との間に入力端子側１が低電
位となるように静電気が加わった場合を説明する。この
場合には、ＮチャネルＭＯ８ＦＥＴＭＮ＋のドレイン接
合が順方向バイアスされるため、このＰＮ接合ダイオー
ド電流によって静電気は放電され、内部回路は保護され
る。

また、入力端子１とｖ、、Ｄ端子との間に静電気が加わ
った場合は、ＶＳＳ端子との間に加わった場合にＮチャ
ネルＭＯ８ＦＥＴ　　ＭＮ＋が演じた役割をＰチャネル
ＭＯ８ＦＥＴ　　Ｍ、、が果すことになるが、動作とし
ては同様である。但し、入力端子側が低電位側となるよ
うに静電気が加わった場合にＰチャネルＭＯ８ＦＥＴの
ブレーク・ダウンによって保護され、入力端子側が高電
位側なるように静電気が加わった場合にＰＮ接合ダイオ
ードの順方向電流によって保護される。この場合のＰＮ
接合とは、ＰチャネルＭＯ８ＦＥＴのＰ型ドレイン拡散
層とＮウェル拡散層とで形成されるものである。

次に、従来のＣＭＯ３集積回路の出力端子における静電
耐量向上策について述べる。第７図は従来のＣＭＯ３集
積向集積出路端子の回路図である。

この場合、特に保護素子は追加されず、出力ＭＯ８Ｆ　
Ｅ　Ｔ　　ＭＮ２　、　ＭＰ２自体が前述の入力端子の
保護素子Ｍ、！、、　Ｍ、、と同様な働きをして、この
出力端子を保護する。但し、この時ＭＯ３ＦＥＴ　　Ｍ
Ｎ２゜Ｍｐｚのゲート幅は入力端子に追加されたＭ）１
１１ＭＰ＋と同程度の大きさか、またはそれより大きく
される。

上述のように、入出力保護素子としてＭＯＳＦＥＴを利
用した場合の特徴は正負両方向の静電気に対して高い放
電能力を有することである。ＰＮ接合ダイオードでは、
順方向側は非常に高い放電能力を有するが、逆方向側は
著しく放電能力が低い。

〔発明が解決しようとする課題〕

上述した従来のＣＭＯ３集積回路における入出力保護装
置では、ＭＯＳＦＥＴのブレーク・ダウンつまりソース
がエミッタ、基板またはウェルがベース、ドレインがコ
レクタとして起るバイポーラ動作を利用している。その
ためラッチ・アップ防止としての基板もしくはウェルの
低抵抗化やホット・エレクトロンによるＭＯＳＦＥＴの
特性劣化防止を目的として行われるＬＤＤ等のドレイン
近傍の電界緩和策を自由に行えないため、静電耐量を維
持したままＣＭＯ８集積回路を微細化出来ないという欠
点がる。また、一般的にＭＯＳ　ＦＥＴを入出力保護素
子として利用した場合、ゲート絶縁膜の耐圧もが問題と
なるため、任意にゲート絶縁膜を薄く出来ないという、
やはり微細化の妨げとなる欠点を生ずる。

本発明の目的は入出力保護としての機能を低下させるこ
となく、微細化が可能な半導体入出力保護装置を提供す
ることにある。

〔課題を解決するための手段〕

本発明の半導体入出力保護装置は、ＭＩＳＦＥＴ集積回
路装置の入力あるいは出力となる端子と、前記端子と高
電圧源との間に高電圧源側がカソード前記端子側がアノ
ードとなるように抵抗を介せず直接接合した第１のダイ
オードと、前記端子と低電圧源との間に低電圧源側がア
ノード前記端子側がカソードとなるように抵抗を介せず
直接接合した第２のダイオードと、前記端子に直接ある
いは抵抗を介してソース、ドレイン、ゲートの少なくと
もいずれか１つの電極が接続されるＭＩＳＦＥＴのゲー
ト絶縁膜とを有し、前記ゲート絶縁膜より厚い絶縁膜に
よって互いひ分離された２つの一導電型半導体層と逆導
電型の拡散層のそれぞれ異なる一方ずつに接続されてな
ることを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を説明するための回路図
である。本実施例はＰ型基板Ｎウェル方式のＣＭＯ８集
積回路装置の１つの入力端子に注目した回路図である。

外部と接続される入力パッドｌから抵抗Ｒ１を通して内
部回路２に信号が入力される。ＤＩ、Ｄ２は入力保護素
子としての接合ダイオードである。ＤｌはＰ型基板をア
ノード、その上に形成されるＮチャネルＭＯ３Ｆ’ＥＴ
のソース・ドレインと同時に形成される高濃度Ｎ型拡散
層をカソードとして形成され、Ｄ２はＰ型基板上に形成
されたＮウェルをカソードとしそのＮウェル中に形成さ
れるＰチャネルＭＯ８ＦＥＴのソース・ドレインと同時
に形成される高濃度Ｐ型拡散層をアノードとして形成さ
れる。等価バイポーラトランジスタ３は第２図に示され
るように高電圧源ＶＤＩＩＩと低電圧源ＶＳＳとの間に
接続される。高濃度Ｐ型拡散層４はＰ型基板１０をＶＳ
Ｓにオーミック接続するための拡散層であり、これはＤ
２のアノードと同様ＰチャネルＭＯ８ＦＥＴのソース・
ドレインと同時に形成される。高濃度Ｎ型拡散層５．６
はＤｌのカソードと同様、ＮチャネルＭＯ８ＦＥＴのソ
ース・ドレインと同時に形成され、５は■、ｓに、６は
ＶＤ、、に接続される。７はフィールド酸化膜である。

第１図に示すように、この素子は５がエミッタ、６がコ
レクタ、１０がベースに当たるバイポーラ・トランジス
タとして表わされている。第１図中の抵抗Ｒ１は第２図
中の基板抵抗Ｒ２を表現したものである。この第２図に
示される素子が、第１図中に示されるよう実際にバイポ
ーラ・トランジスタと等価な働きをする。

すなわち、Ｎ型拡散層６．つまりｖ、）、）と、Ｐ型基
板１０．つまりＶＳＳとの間にｐ　ＶＤＤ側を高電位側
として、Ｎ型拡散層６とＰ型基板ｌＯの接合耐圧より高
い電圧を印加した場合アバランシェ破壊が起り、ホール
基板電流８が基板抵抗Ｒ２を通して基板コンタクト４に
向って流れ、そのためにエミッタと等価な高濃度Ｎ型拡
散層５近傍の基板電位が上昇し、Ｎ型拡散層５とベース
と等価なＰ型基板１０との接合が順バイアスされること
によりＮ型拡散層５よりエレクトロンが注入され、コレ
クタと等価なＮ型拡散層６に向ってエレクトロン流９が
流れる。これがＮ型拡散層６とＰ型基板１０との接合中
の高電界による加速されて衝突イオン化を起し、さらに
ホール基板電流を増加するという正帰還が行こるのであ
る。

本実施例の第１図中で、等価バイポーラトランジスタ３
がなく接合ダイオードＤＩ、Ｄ２だゆでは前述のように
よう単方向性の保護能力しかない。

つまり、例えば、ＶＳＳと入力パッドｌとの間に静電気
が加わった場合Ｄ１が順方向バイアスされるように入力
パッド側が低電位となっている場合には、Ｄｌの放電能
力が高いため内部回路２は保護される。しかし、入力パ
ッド側が高電位側となりＤｌが逆バイアスされる場合に
はＤＩの放電能力が著しく低いため内部回路２を保護す
るどころか、入力パッドとＤｌとの間ににΩオーダーの
抵抗をいれないと通常Ｄ１自体が永久破壊してしまう。

ダイオードＤ１の前ににΩオーダーの抵抗をいれること
は、信号遅延を大きくし、必ずしも許されることではな
い。以上のことは■Ｄｆ、と入力パッドとの間に静電気
が加わった場合も同様である。

次に、３を追加することによって、本実施例で正負方向
の静電気に対して高い放電能力が得られることを説明す
る。まず、入力パッド１とＶＳＳ端子との間に入力パッ
ド側を高電位側として静電気が加わった場合、ダイオー
ドＤ２を通して■、Ｄ端子もＶＳＳ端子に対して高電圧
がかかるため、素子３の第２図中のＮ型拡散層６とＰ型
基板１０との接合が７バランシエ破壊を起し、前述のよ
うに素子３が静電気を放電する。また、入力バッド１と
ＶＤＤ端子との間に入力パッド側を低電位側として静電
気が加わった場合、ダイオードＤ１を通してＶ３ｇ端子
もＶＤＤ端子に対して高電圧がかかるため、全く同様に
して素子３を通して静電気が放電される。

しかし、高電圧の静電気が加わり、ＶＤＤＩ　Ｖｓｓ間
にＶｌ）２）側が正極として高電圧がかかると第１の実
施例と同様にして、１５をエミッタ、１６をコレクタ、
２０をベースとしてバイポーラ・トランジスタと等価な
動作をするが、この素子１３の場合にはその電流に加え
て、ゲートに加わった高電圧のために、ゲート直下のフ
ィールド・シリコン酸化膜とＰ型基板２０の界面にＮ型
反転層が出来、そこを流れるチャネル電流も加算される
。そのため、第１の実施例の素子３より本実施例中の素
子１３は高い放電能力を有する。尚、ＭＯ８ＦＥＴ１３
は内部素子のＭＯＳＦＥＴとは異なり、内部素子ＭＯ３
ＦＥＴのゲート絶縁膜とは独立に形成される厚いゲート
絶縁膜を有すると同時に、通常動作中はオフしているた
めホット・エレクトロンに対する配慮は必要なくドレイ
ン１６と基板２０との接合部の電界緩和策を施す必要は
なく、静電気が加わった場合の高い放電能力を維持する
ことが出来る。

第２図は本発明の第２の実施例を説明するための回路図
である。本実施例も第１の実施例と同様、正逆両方向の
静電気に対して高い放電能力を有するが、バイポーラ・
トランジスタと等価な素子３のかわりにゲート絶縁膜が
フィールド・シリコン酸化膜１７とゲート電極となる第
１層配線と第２金属配線層との絶縁を行うための層間絶
縁膜２１の積層部分よりなり、ゲート電極が前述の第２
金属配線層２２よりなるＮチャネルＭＯ３ＦＥＴが用い
られている。第４図はその模式化した断面図である。ゲ
ートはＶＤＤに接続されているがゲート絶縁膜が厚いこ
とや内部素子ＭＯ８ＦＥＴのしきい電圧調整用イオン注
入がフィールド絶縁膜１７に阻止されて注入されないた
め通常動作中の電源電圧より高いしぎい電圧となってお
り、通常動作中はオンすることはなく問題とならない。

〔発明の効果〕

以上説明したように本発明は、内部素子ＭＯ３ＦＥＴを
保護素子として利用せずに従来と同等な保護能力を有す
るため、今後のＭＯＳＦＥＴの微細化を保護素子として
も能力とは無関係に進めることができる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を説明するための回路図
、第２図は第１図中の素子３の模式的断面図、第３図は
本発明の第２の実施例を説明するための回路図、第４図
は第３図中の素子１３の模式的断面図、第５図は従来の
入力端子回路図、第６図はＭＯＳＦＥＴのゲート・ソー
ス間電圧が０■の時のドレイン電流対ドレイン電圧の相
関図、第７図は従来の出力端子回路図である。 １．１１・・・・・・入力バッド、２５・・・・・・出
力パッド、２・・・・・・内部回路、ｎｌ、　Ｒｓ、　
Ｒｓ・・・・・・抵抗、Ｒ２゜Ｒ４・・・・・・等価基
板抵抗、Ｄ１〜Ｄ４・・・・・・接合ダイオード、ＶＳ
Ｓ・・・・・・低電圧源、ＶＤＤ・・・・・・高電圧源
、４．１４・・・・・・高濃度Ｐ型拡散層、５，６，１
５゜１６・・・・・・高濃度Ｎ型拡散層、１０．２０・
・・・・・Ｐ型基板、７，１７・・・・・・フィールド
絶縁膜、２１・・・・・・層間絶縁膜、２２・・・・・
・金属配線、８，１８・・・・・・基板ホール電流、９
，１９・・・・・・エレクトロン流。

Claims (1)

【特許請求の範囲】
1. ＭＩＳＦＥＴ集積回装置の入力あるいは出力となる端子
   と、前記端子と高電圧源との間に高電圧源側がカソード
   前記端子側がアノードとなるように抵抗を介せず直接接
   合した第１のダイオードと、前記端子と低電圧源との間
   に低電圧源側がアノード前記端子側がカソードとなるよ
   うに抵抗を介せず直接接合した第２のダイオードと、前
   記端子に直接あるいは抵抗を介してソース、ドレイン、
   ゲートの少なくともいずれか１つの電極が接続されるＭ
   ＩＳＦＥＴのゲート絶縁膜とを有し、前記ゲート絶縁膜
   より厚い絶縁膜によって互いに分離された２つの一導電
   型半導体層のうちの一方と逆導電型の拡散層とを接続す
   ることを特徴とする半導体入出力保護装置。