JP3033739B2 - 静電気保護回路 - Google Patents
静電気保護回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、主としてＬＳＩ
等に用いられ、静電気放電に対する電源端子あるいは入
出力端子の保護に用いて好適な静電気保護回路に関す
る。
等に用いられ、静電気放電に対する電源端子あるいは入
出力端子の保護に用いて好適な静電気保護回路に関す
る。
【０００２】
【従来の技術】静電破壊からＬＳＩ等を保護するため
に、半導体で構成される保護回路が入力部または出力部
に設けられる。図７は従来用いられている静電気放電に
対する保護回路（特開平６−１５１７４４号）の構成を
示す。この静電気保護回路はＰＭＯＳＦＥＴ・Ｑ４、Ｎ
ＭＯＳＦＥＴ・Ｑ５、抵抗Ｒ２、抵抗Ｒ３から構成され
ている。ＰＭＯＳＦＥＴ・Ｑ４のゲートおよびソースは
電源端子１に接続され、ドレインは入力端子ＩＮに接続
される。ＮＭＯＳＦＥＴ・Ｑ５のゲートおよびソースは
接地端子２に接続され、ドレインは入力端子ＩＮに接続
される。抵抗Ｒ２は電源端子１とＰＭＯＳＦＥＴ・Ｑ４
のバックゲートに接続される。抵抗Ｒ３はＮＭＯＳＦＥ
Ｔ・Ｑ５のバックゲートと接地端子２に接続される。
に、半導体で構成される保護回路が入力部または出力部
に設けられる。図７は従来用いられている静電気放電に
対する保護回路（特開平６−１５１７４４号）の構成を
示す。この静電気保護回路はＰＭＯＳＦＥＴ・Ｑ４、Ｎ
ＭＯＳＦＥＴ・Ｑ５、抵抗Ｒ２、抵抗Ｒ３から構成され
ている。ＰＭＯＳＦＥＴ・Ｑ４のゲートおよびソースは
電源端子１に接続され、ドレインは入力端子ＩＮに接続
される。ＮＭＯＳＦＥＴ・Ｑ５のゲートおよびソースは
接地端子２に接続され、ドレインは入力端子ＩＮに接続
される。抵抗Ｒ２は電源端子１とＰＭＯＳＦＥＴ・Ｑ４
のバックゲートに接続される。抵抗Ｒ３はＮＭＯＳＦＥ
Ｔ・Ｑ５のバックゲートと接地端子２に接続される。
【０００３】ＭＯＳＦＥＴにはソースをエミッタ、バッ
クゲートをベース、ドレインをコレクタとする寄生ラテ
ラルバイポーラトランジスタが寄生する。この静電気保
護回路は、ＰＭＯＳＦＥＴ・Ｑ４およびＮＭＯＳＦＥＴ
・Ｑ５に寄生する前記の寄生ラテラルバイポーラトラン
ジスタのベース・エミッタ間の抵抗を大きくするため
に、抵抗Ｒ２を電源端子１とＰＭＯＳＦＥＴ・Ｑ４のバ
ックゲートに、抵抗Ｒ３をＮＭＯＳＦＥＴ・Ｑ５のバッ
クゲートと接地端子２に挿入している。このベース・エ
ミッタ間の抵抗を大きくし、ＰＭＯＳＦＥＴ・Ｑ４およ
びＮＭＯＳＦＥＴ・Ｑ５に寄生する寄生ラテラルバイポ
ーラトランジスタをＯＮし易くすることでスナップバッ
クさせ、寄生ラテラルバイポーラトランジスタのエミッ
タとコレクタ間の耐圧でクランプし、静電気を放電させ
て内部回路の保護を実現している。
クゲートをベース、ドレインをコレクタとする寄生ラテ
ラルバイポーラトランジスタが寄生する。この静電気保
護回路は、ＰＭＯＳＦＥＴ・Ｑ４およびＮＭＯＳＦＥＴ
・Ｑ５に寄生する前記の寄生ラテラルバイポーラトラン
ジスタのベース・エミッタ間の抵抗を大きくするため
に、抵抗Ｒ２を電源端子１とＰＭＯＳＦＥＴ・Ｑ４のバ
ックゲートに、抵抗Ｒ３をＮＭＯＳＦＥＴ・Ｑ５のバッ
クゲートと接地端子２に挿入している。このベース・エ
ミッタ間の抵抗を大きくし、ＰＭＯＳＦＥＴ・Ｑ４およ
びＮＭＯＳＦＥＴ・Ｑ５に寄生する寄生ラテラルバイポ
ーラトランジスタをＯＮし易くすることでスナップバッ
クさせ、寄生ラテラルバイポーラトランジスタのエミッ
タとコレクタ間の耐圧でクランプし、静電気を放電させ
て内部回路の保護を実現している。
【０００４】以下に、２重拡散法による高耐圧ＭＯＳＦ
ＥＴを用いて図７に示す静電気保護回路を実現しようと
した場合について述べる。図８は、２重拡散法による高
耐圧ＮＭＯＳＦＥＴの構造の断面図である。この図に示
すように、Ｐ￣￣基板１２の上にＮ￣￣ウェル３が形成
され、前記Ｎ￣￣ウェル３の中にＰ￣￣ウェル４が形成
される。前記Ｐ￣￣ウェル４の表面には、ソースとなる
Ｎ＋拡散領域５と、フィールド酸化膜６を介してバック
ゲートとなるＰ＋拡散領域７とが形成される。前記Ｎ￣
￣ウェル３の表面には、ドレインとなるＮ＋拡散領域８
が前記Ｐ￣￣ウェル４と前記Ｎ￣￣ウェル３の接合部か
らフィールド酸化膜６を介し、離して形成される。さら
に、前記Ｎ￣￣ウェル３および前記Ｐ￣￣ウェル４上に
おいて、絶縁層９を介してゲート電極１０が形成され
る。２重拡散法による高耐圧ＮＭＯＳＦＥＴ構造では、
このようにして高耐圧を実現しており、ドレイン接合を
濃度の薄いＮ￣￣ウェル３と濃度の薄いＰ￣￣ウェル４
で形成している。
ＥＴを用いて図７に示す静電気保護回路を実現しようと
した場合について述べる。図８は、２重拡散法による高
耐圧ＮＭＯＳＦＥＴの構造の断面図である。この図に示
すように、Ｐ￣￣基板１２の上にＮ￣￣ウェル３が形成
され、前記Ｎ￣￣ウェル３の中にＰ￣￣ウェル４が形成
される。前記Ｐ￣￣ウェル４の表面には、ソースとなる
Ｎ＋拡散領域５と、フィールド酸化膜６を介してバック
ゲートとなるＰ＋拡散領域７とが形成される。前記Ｎ￣
￣ウェル３の表面には、ドレインとなるＮ＋拡散領域８
が前記Ｐ￣￣ウェル４と前記Ｎ￣￣ウェル３の接合部か
らフィールド酸化膜６を介し、離して形成される。さら
に、前記Ｎ￣￣ウェル３および前記Ｐ￣￣ウェル４上に
おいて、絶縁層９を介してゲート電極１０が形成され
る。２重拡散法による高耐圧ＮＭＯＳＦＥＴ構造では、
このようにして高耐圧を実現しており、ドレイン接合を
濃度の薄いＮ￣￣ウェル３と濃度の薄いＰ￣￣ウェル４
で形成している。
【０００５】
【発明が解決しようとする課題】２重拡散法による高耐
圧ＮＭＯＳＦＥＴの高耐圧を上記の製造方法により実現
しているために、前記のドレイン接合が静電気によって
強くバイアスされた場合でも強電界状態とはならずイン
パクト・イオン化を起こさない。従って、図８に示すエ
ミッターをＮ＋拡散領域５，ベースをＰ＋拡散領域７、
コレクターをＮ＋拡散領域８とする寄生ラテラルバイポ
ーラトランジスタ１１のベース電流は発生しない。図７
に示す、従来の静電気保護回路を構成するＭＯＳＦＥＴ
・Ｑ５を２重拡散法による高耐圧ＮＭＯＳＦＥＴを用い
て実現する場合に、バックゲートと接地端子２の間に抵
抗Ｒ３を挿入しても寄生ラテラルバイポーラトランジス
タ１１がＯＮすることは無く、スナップバックを起こさ
ないので静電気に対する保護能力が低下するという問題
がある。
圧ＮＭＯＳＦＥＴの高耐圧を上記の製造方法により実現
しているために、前記のドレイン接合が静電気によって
強くバイアスされた場合でも強電界状態とはならずイン
パクト・イオン化を起こさない。従って、図８に示すエ
ミッターをＮ＋拡散領域５，ベースをＰ＋拡散領域７、
コレクターをＮ＋拡散領域８とする寄生ラテラルバイポ
ーラトランジスタ１１のベース電流は発生しない。図７
に示す、従来の静電気保護回路を構成するＭＯＳＦＥＴ
・Ｑ５を２重拡散法による高耐圧ＮＭＯＳＦＥＴを用い
て実現する場合に、バックゲートと接地端子２の間に抵
抗Ｒ３を挿入しても寄生ラテラルバイポーラトランジス
タ１１がＯＮすることは無く、スナップバックを起こさ
ないので静電気に対する保護能力が低下するという問題
がある。
【０００６】この発明は、上記の点に鑑みてなされたも
ので、本発明の目的は、スナップバックを起こしにくい
高耐圧ＭＯＳＦＥＴ でも確実にスナップバックを起さ
せることによって静電気放電にたいする保護能力の高い
静電気保護回路を提供する事にある。
ので、本発明の目的は、スナップバックを起こしにくい
高耐圧ＭＯＳＦＥＴ でも確実にスナップバックを起さ
せることによって静電気放電にたいする保護能力の高い
静電気保護回路を提供する事にある。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、静電破壊から半導体集
積回路の内部回路を保護する静電気保護回路において、
高電位の端子にドレインを接続し、低電位の端子にソー
スを接続した第１のＭＯＳＦＥＴと、前記第１のＭＯＳ
ＦＥＴのゲートにアノードが接続され、前記低電位の端
子にカソードが接続されたダイオードと、前記高電位の
端子と前記第１のＭＯＳＦＥＴのバックゲートとの間に
前記第１のＭＯＳＦＥＴとは別に設けた第１の半導体素
子と、前記第１のＭＯＳＦＥＴのバックゲートと前記低
電位の端子の間に前記第１のＭＯＳＦＥＴとは別に設け
た第２の半導体素子とを具備し、前記第１の半導体素子
のカソードは前記高電位の端子に接続され、前記第１の
半導体素子のアノードは前記第１のＭＯＳＦＥＴのバッ
クゲートに接続され、前記第２の半導体素子のカソード
は前記低電位の端子に接続され、前記第２の半導体素子
のアノードは前記第１のＭＯＳＦＥＴのバックゲートに
接続され、前記第１のＭＯＳＦＥＴのゲートと前記第１
のＭＯＳＦＥＴのバックゲートとの間を短絡したことを
特徴とする。
めに、請求項１に記載の発明は、静電破壊から半導体集
積回路の内部回路を保護する静電気保護回路において、
高電位の端子にドレインを接続し、低電位の端子にソー
スを接続した第１のＭＯＳＦＥＴと、前記第１のＭＯＳ
ＦＥＴのゲートにアノードが接続され、前記低電位の端
子にカソードが接続されたダイオードと、前記高電位の
端子と前記第１のＭＯＳＦＥＴのバックゲートとの間に
前記第１のＭＯＳＦＥＴとは別に設けた第１の半導体素
子と、前記第１のＭＯＳＦＥＴのバックゲートと前記低
電位の端子の間に前記第１のＭＯＳＦＥＴとは別に設け
た第２の半導体素子とを具備し、前記第１の半導体素子
のカソードは前記高電位の端子に接続され、前記第１の
半導体素子のアノードは前記第１のＭＯＳＦＥＴのバッ
クゲートに接続され、前記第２の半導体素子のカソード
は前記低電位の端子に接続され、前記第２の半導体素子
のアノードは前記第１のＭＯＳＦＥＴのバックゲートに
接続され、前記第１のＭＯＳＦＥＴのゲートと前記第１
のＭＯＳＦＥＴのバックゲートとの間を短絡したことを
特徴とする。
【０００８】請求項２に記載の発明は、請求項１に記載
の静電気保護回路において、前記第１、第２の半導体素
子を各々ダイオードとしたことを特徴としている。請求
項３に記載の発明は、静電破壊から半導体集積回路の内
部回路を保護する静電気保護回路において、高電位の端
子にドレインが接続され、低電位の端子にソースが接続
され、二重拡散法によって構成された第１のＭＯＳＦＥ
Ｔと、前記高電位の端子と前記第１のＭＯＳＦＥＴのバ
ックゲートとの間に前記第１のＭＯＳＦＥＴとは別に設
けた第１の半導体素子と、前記第１のＭＯＳＦＥＴのバ
ックゲートと前記低電位の端子の間に前記第１のＭＯＳ
ＦＥＴとは別に設けた第２の半導体素子とを具備し、前
記第１の半導体素子のカソードは前記高電位の端子に接
続され、前記第１の半導体素子のアノードは前記第１の
ＭＯＳＦＥＴのバックゲートに接続され、前記第２の半
導体素子のカソードは前記低電位の端子に接続され、前
記第２の半導体素子のアノードは前記第１のＭＯＳＦＥ
Ｔのバックゲートに接続され、前記第１のＭＯＳＦＥＴ
のゲートと前記低電位の端子との間を短絡したことを特
徴とする。
の静電気保護回路において、前記第１、第２の半導体素
子を各々ダイオードとしたことを特徴としている。請求
項３に記載の発明は、静電破壊から半導体集積回路の内
部回路を保護する静電気保護回路において、高電位の端
子にドレインが接続され、低電位の端子にソースが接続
され、二重拡散法によって構成された第１のＭＯＳＦＥ
Ｔと、前記高電位の端子と前記第１のＭＯＳＦＥＴのバ
ックゲートとの間に前記第１のＭＯＳＦＥＴとは別に設
けた第１の半導体素子と、前記第１のＭＯＳＦＥＴのバ
ックゲートと前記低電位の端子の間に前記第１のＭＯＳ
ＦＥＴとは別に設けた第２の半導体素子とを具備し、前
記第１の半導体素子のカソードは前記高電位の端子に接
続され、前記第１の半導体素子のアノードは前記第１の
ＭＯＳＦＥＴのバックゲートに接続され、前記第２の半
導体素子のカソードは前記低電位の端子に接続され、前
記第２の半導体素子のアノードは前記第１のＭＯＳＦＥ
Ｔのバックゲートに接続され、前記第１のＭＯＳＦＥＴ
のゲートと前記低電位の端子との間を短絡したことを特
徴とする。
【０００９】請求項４に記載の発明は、静電破壊から半
導体集積回路の内部回路を保護する静電気保護回路にお
いて、高電位の端子にドレインを接続し、低電位の端子
にソースを接続した第１のＭＯＳＦＥＴと、前記高電位
の端子と前記第１のＭＯＳＦＥＴのバックゲートとの間
に前記第１のＭＯＳＦＥＴとは別に設けた第１の半導体
素子と、前記第１のＭＯＳＦＥＴのバックゲートと前記
低電位の端子の間に前記第１のＭＯＳＦＥＴとは別に設
けた第２の半導体素子とを具備し、前記第１のＭＯＳＦ
ＥＴは、第１導電型の基板の上に第２導電型のウエルが
形成され、第２導電型のウエルの中に第１導電型のウエ
ルが形成されてなり、前記第１のＭＯＳＦＥＴのドレイ
ンは前記第２導電型のウエルの表面に形成され、前記第
１のＭＯＳＦＥＴのソースは前記第１導電型のウエルの
表面に形成されてなることを特徴とするＭＯＳＦＥＴで
あり、前記第１の半導体素子のカソードは前記高電位の
端子に接続され、前記第１の半導体素子のアノードは前
記第１のＭＯＳＦＥＴのバックゲートに接続され、前記
第２の半導体素子のカソードは前記低電位の端子に接続
され、前記第２の半導体素子のアノードは前記第１のＭ
ＯＳＦＥＴのバックゲートに接続され、前記第１のＭＯ
ＳＦＥＴのゲートと前記低電位の端子との間を短絡した
ことを特徴とする。
導体集積回路の内部回路を保護する静電気保護回路にお
いて、高電位の端子にドレインを接続し、低電位の端子
にソースを接続した第１のＭＯＳＦＥＴと、前記高電位
の端子と前記第１のＭＯＳＦＥＴのバックゲートとの間
に前記第１のＭＯＳＦＥＴとは別に設けた第１の半導体
素子と、前記第１のＭＯＳＦＥＴのバックゲートと前記
低電位の端子の間に前記第１のＭＯＳＦＥＴとは別に設
けた第２の半導体素子とを具備し、前記第１のＭＯＳＦ
ＥＴは、第１導電型の基板の上に第２導電型のウエルが
形成され、第２導電型のウエルの中に第１導電型のウエ
ルが形成されてなり、前記第１のＭＯＳＦＥＴのドレイ
ンは前記第２導電型のウエルの表面に形成され、前記第
１のＭＯＳＦＥＴのソースは前記第１導電型のウエルの
表面に形成されてなることを特徴とするＭＯＳＦＥＴで
あり、前記第１の半導体素子のカソードは前記高電位の
端子に接続され、前記第１の半導体素子のアノードは前
記第１のＭＯＳＦＥＴのバックゲートに接続され、前記
第２の半導体素子のカソードは前記低電位の端子に接続
され、前記第２の半導体素子のアノードは前記第１のＭ
ＯＳＦＥＴのバックゲートに接続され、前記第１のＭＯ
ＳＦＥＴのゲートと前記低電位の端子との間を短絡した
ことを特徴とする。
【００１０】請求項５に記載の発明は、静電破壊から半
導体集積回路の内部回路を保護する静電気保護回路にお
いて、高電位の端子にドレインを接続し、低電位の端子
にソースを接続した第１のＭＯＳＦＥＴと、前記高電位
の端子と前記第１のＭＯＳＦＥＴのバックゲートとの間
に前記第１のＭＯＳＦＥＴとは別に設けた第１の半導体
素子と、前記第１のＭＯＳＦＥＴのバックゲートと前記
低電位の端子の間に前記第１のＭＯＳＦＥＴとは別に設
けた第２の半導体素子とを具備し、前記第１のＭＯＳＦ
ＥＴは、Ｐ型基板の上にＮ型のウエルが形成され、Ｎ型
のウエルの中にＰ型のウエルが形成されてなり、前記第
１のＭＯＳＦＥＴのドレインは前記Ｎ型のウエルの表面
に形成され、前記第１のＭＯＳＦＥＴのソースは前記Ｐ
型のウエルの表面に形成されてなることを特徴とするＭ
ＯＳＦＥＴであり、前記第１の半導体素子のカソードは
前記高電位の端子に接続され、前記第１の半導体素子の
アノードは前記第１のＭＯＳＦＥＴのバックゲートに接
続され、前記第２の半導体素子のカソードは前記低電位
の端子に接続され、前記第２の半導体素子のアノードは
前記第１のＭＯＳＦＥＴのバックゲートに接続され、前
記第１のＭＯＳＦＥＴのゲートと前記低電位の端子との
間を短絡したことを特徴とする。
導体集積回路の内部回路を保護する静電気保護回路にお
いて、高電位の端子にドレインを接続し、低電位の端子
にソースを接続した第１のＭＯＳＦＥＴと、前記高電位
の端子と前記第１のＭＯＳＦＥＴのバックゲートとの間
に前記第１のＭＯＳＦＥＴとは別に設けた第１の半導体
素子と、前記第１のＭＯＳＦＥＴのバックゲートと前記
低電位の端子の間に前記第１のＭＯＳＦＥＴとは別に設
けた第２の半導体素子とを具備し、前記第１のＭＯＳＦ
ＥＴは、Ｐ型基板の上にＮ型のウエルが形成され、Ｎ型
のウエルの中にＰ型のウエルが形成されてなり、前記第
１のＭＯＳＦＥＴのドレインは前記Ｎ型のウエルの表面
に形成され、前記第１のＭＯＳＦＥＴのソースは前記Ｐ
型のウエルの表面に形成されてなることを特徴とするＭ
ＯＳＦＥＴであり、前記第１の半導体素子のカソードは
前記高電位の端子に接続され、前記第１の半導体素子の
アノードは前記第１のＭＯＳＦＥＴのバックゲートに接
続され、前記第２の半導体素子のカソードは前記低電位
の端子に接続され、前記第２の半導体素子のアノードは
前記第１のＭＯＳＦＥＴのバックゲートに接続され、前
記第１のＭＯＳＦＥＴのゲートと前記低電位の端子との
間を短絡したことを特徴とする。
【００１１】請求項６に記載の発明は、請求項３〜請求
項５のいずれかの項に記載の静電気保護回路において、
前記第１、第２の半導体素子を各々ダイオードとしたこ
とを特徴とする。
項５のいずれかの項に記載の静電気保護回路において、
前記第１、第２の半導体素子を各々ダイオードとしたこ
とを特徴とする。
【００１２】請求項７に記載の発明は、請求項３〜請求
項５のいずれかの項に記載の静電気保護回路において、
前記第１のＭＯＳＦＥＴのゲートと前記低電位の端子の
間を、短絡に代え抵抗接続したことを特徴とする。請求
項８に記載の発明は、請求項３〜請求項５のいずれかの
項に記載の静電気保護回路において、前記第２の半導体
素子に代えて、ドレインおよびバックゲートを前記第１
のＭＯＳＦＥＴのバックゲートに接続し、ソースおよび
ゲートを前記低電位の端子に接続した第２のＭＯＳＦＥ
Ｔにより構成したことを特徴とする。請求項９に記載の
発明は、請求項３〜請求項５のいずれかの項に記載の静
電気保護回路において、前記第１のＭＯＳＦＥＴのゲー
トと前記低電位の端子の間を、短絡に代えてダイオード
を介して接続し、さらに、前記第１のＭＯＳＦＥＴのゲ
ートを同ＭＯＳＦＥＴのバックゲートに接続したことを
特徴とする。 請求項１０に記載の発明は、請求項３〜請
求項５のいずれかの項に記載の静電気保護回路におい
て、前記第１の半導体素子に代えて、ソースおよびゲー
トを前記高電位の端子に接続し、ドレインを前記第１の
ＭＯＳＦＥＴのバックゲートに接続した第３のＭＯＳＦ
ＥＴにより構成したことを特徴とする。 請求項１１に記
載の発明は、高電位の電源端子と信号入力端子との間お
よび前記信号入力端子と低電位の接地端子との間に各
々、請求項１〜請求項１０のいずれかの項に記載の静電
気保護回路を挿入したことを特徴とする静電気保護回路
である。
項５のいずれかの項に記載の静電気保護回路において、
前記第１のＭＯＳＦＥＴのゲートと前記低電位の端子の
間を、短絡に代え抵抗接続したことを特徴とする。請求
項８に記載の発明は、請求項３〜請求項５のいずれかの
項に記載の静電気保護回路において、前記第２の半導体
素子に代えて、ドレインおよびバックゲートを前記第１
のＭＯＳＦＥＴのバックゲートに接続し、ソースおよび
ゲートを前記低電位の端子に接続した第２のＭＯＳＦＥ
Ｔにより構成したことを特徴とする。請求項９に記載の
発明は、請求項３〜請求項５のいずれかの項に記載の静
電気保護回路において、前記第１のＭＯＳＦＥＴのゲー
トと前記低電位の端子の間を、短絡に代えてダイオード
を介して接続し、さらに、前記第１のＭＯＳＦＥＴのゲ
ートを同ＭＯＳＦＥＴのバックゲートに接続したことを
特徴とする。 請求項１０に記載の発明は、請求項３〜請
求項５のいずれかの項に記載の静電気保護回路におい
て、前記第１の半導体素子に代えて、ソースおよびゲー
トを前記高電位の端子に接続し、ドレインを前記第１の
ＭＯＳＦＥＴのバックゲートに接続した第３のＭＯＳＦ
ＥＴにより構成したことを特徴とする。 請求項１１に記
載の発明は、高電位の電源端子と信号入力端子との間お
よび前記信号入力端子と低電位の接地端子との間に各
々、請求項１〜請求項１０のいずれかの項に記載の静電
気保護回路を挿入したことを特徴とする静電気保護回路
である。
【００１３】
【発明の実施の形態】以下、図１〜図６を参照してこの
発明の実施の形態について説明する。図１はこの発明の
第１の実施形態による静電気保護回路の構成を示す回路
図である。図１に示すように、本実施形態の静電気保護
回路は、内部回路を静電破壊から保護するための保護用
のＭＯＳＦＥＴ・Ｑ１と、該ＭＯＳＦＥＴ・Ｑ１のバッ
クゲートと電源端子１を接続するダイオードＤ１と、前
記ＭＯＳＦＥＴ・Ｑ１のバックゲートと接地端子２を接
続するダイオードＤ２から構成されている。前記ＭＯＳ
ＦＥＴ・Ｑ１はＮチャンネルＭＯＳＦＥＴであり、ドレ
インは電源端子１に、ゲートおよびソースは接地端子２
に接続されている。前記ダイオードＤ１はカソードが電
源端子１に、アノードが前記ＮＭＯＳＦＥＴ・Ｑ１のバ
ックゲートに接続されている。そして、前記ダイオード
Ｄ２はアノードが前記ＮＭＯＳＦＥＴ・Ｑ１のバックゲ
ートに、カソードが接地端子２に接続されている。
発明の実施の形態について説明する。図１はこの発明の
第１の実施形態による静電気保護回路の構成を示す回路
図である。図１に示すように、本実施形態の静電気保護
回路は、内部回路を静電破壊から保護するための保護用
のＭＯＳＦＥＴ・Ｑ１と、該ＭＯＳＦＥＴ・Ｑ１のバッ
クゲートと電源端子１を接続するダイオードＤ１と、前
記ＭＯＳＦＥＴ・Ｑ１のバックゲートと接地端子２を接
続するダイオードＤ２から構成されている。前記ＭＯＳ
ＦＥＴ・Ｑ１はＮチャンネルＭＯＳＦＥＴであり、ドレ
インは電源端子１に、ゲートおよびソースは接地端子２
に接続されている。前記ダイオードＤ１はカソードが電
源端子１に、アノードが前記ＮＭＯＳＦＥＴ・Ｑ１のバ
ックゲートに接続されている。そして、前記ダイオード
Ｄ２はアノードが前記ＮＭＯＳＦＥＴ・Ｑ１のバックゲ
ートに、カソードが接地端子２に接続されている。
【００１４】図１に示す、電源端子１に静電気が印加さ
れると、先ずダイオードＤ１の逆方向バイアスが逆耐圧
より高くなるために、ダイオードＤ１がアバランシェ・
ブレークダウンを起こし、ＮＭＯＳＦＥＴ・Ｑ１のバッ
クゲートの電位が接地電位ＧＮＤに対しダイオードＤ２
のフォワード電圧ＶＦだけ高くなる。従って、図８に示
すソース領域５をエミッター，バックゲート領域７をベ
ース，ドレイン領域８をコレクターとする寄生ラテラル
バイポーラトランジスタ１１がＯＮの状態になり、確実
にスナップバックを起す。そして、一気にドレイン・ソ
ース間耐圧ＢＶｄｓを下げこの耐圧ＢＶｄｓでクランプ
することで、静電気は接地回路へ放電され内部回路が保
護される。
れると、先ずダイオードＤ１の逆方向バイアスが逆耐圧
より高くなるために、ダイオードＤ１がアバランシェ・
ブレークダウンを起こし、ＮＭＯＳＦＥＴ・Ｑ１のバッ
クゲートの電位が接地電位ＧＮＤに対しダイオードＤ２
のフォワード電圧ＶＦだけ高くなる。従って、図８に示
すソース領域５をエミッター，バックゲート領域７をベ
ース，ドレイン領域８をコレクターとする寄生ラテラル
バイポーラトランジスタ１１がＯＮの状態になり、確実
にスナップバックを起す。そして、一気にドレイン・ソ
ース間耐圧ＢＶｄｓを下げこの耐圧ＢＶｄｓでクランプ
することで、静電気は接地回路へ放電され内部回路が保
護される。
【００１５】以下に、クランプする状態でのドレイン・
ソース間耐圧ＢＶｄｓについて述べる。ドレイン・ソー
ス間耐圧ＢＶｄｓは次の第（１）式で表される。
ソース間耐圧ＢＶｄｓについて述べる。ドレイン・ソー
ス間耐圧ＢＶｄｓは次の第（１）式で表される。
【００１６】 ＢＶｄｓ＝ＢＶｂｄ／（１＋ｈＦＥ）０．２ ・・・（１） ここに、 ＢＶｄｓ： ドレイン・ソース間耐圧 ＢＶｂｄ： バックゲート・ドレイン間耐圧 ｈＦＥ ： 寄生ラテラルバイポーラトランジスタの電
流増幅率
流増幅率
【００１７】２重拡散法による高耐圧ＭＯＳＦＥＴにお
いては、一般的に、バックゲート・ドレイン間耐圧ＢＶ
ｂｄは６０Ｖであり、前記寄生ラテラルバイポーラトラ
ンジスタ１１の電流増幅率ｈＦＥは５０である。これら
の数値を用いて数１によりドレイン・ソース間耐圧ＢＶ
ｄｓを求めると２３Ｖとなる。このように、電源端子１
に静電気が印加されると、ドレイン・ソース間耐圧ＢＶ
ｄｓが２３Ｖでクランプし、静電気を接地端子２へ放電
して内部回路を保護する。
いては、一般的に、バックゲート・ドレイン間耐圧ＢＶ
ｂｄは６０Ｖであり、前記寄生ラテラルバイポーラトラ
ンジスタ１１の電流増幅率ｈＦＥは５０である。これら
の数値を用いて数１によりドレイン・ソース間耐圧ＢＶ
ｄｓを求めると２３Ｖとなる。このように、電源端子１
に静電気が印加されると、ドレイン・ソース間耐圧ＢＶ
ｄｓが２３Ｖでクランプし、静電気を接地端子２へ放電
して内部回路を保護する。
【００１８】図２は、本発明の第２の実施の形態を示す
回路図である。図２に示す実施の形態は、図１に示す、
静電気保護回路を構成するＮＭＯＳＦＥＴ・Ｑ１のゲー
トと接地端子２の間に抵抗Ｒ１を設けたことを特徴とす
る。該抵抗Ｒ１は、接地端子２に静電気が印加された場
合に発生する、ゲート酸化膜における消費電力を低減す
る。通常、ゲート酸化膜の場合５ＭＶ／ｃｍの電界が印
加され、ゲート酸化膜での消費電力が約２μＪの時にゲ
ート破壊が起きる。前記抵抗Ｒ１を設け、静電気が印加
された場合に発生するゲート酸化膜における消費電力を
前記ゲート破壊が起きる電力より下げることによって、
静電気保護回路の耐静電気放電の能力を向上することが
できる。
回路図である。図２に示す実施の形態は、図１に示す、
静電気保護回路を構成するＮＭＯＳＦＥＴ・Ｑ１のゲー
トと接地端子２の間に抵抗Ｒ１を設けたことを特徴とす
る。該抵抗Ｒ１は、接地端子２に静電気が印加された場
合に発生する、ゲート酸化膜における消費電力を低減す
る。通常、ゲート酸化膜の場合５ＭＶ／ｃｍの電界が印
加され、ゲート酸化膜での消費電力が約２μＪの時にゲ
ート破壊が起きる。前記抵抗Ｒ１を設け、静電気が印加
された場合に発生するゲート酸化膜における消費電力を
前記ゲート破壊が起きる電力より下げることによって、
静電気保護回路の耐静電気放電の能力を向上することが
できる。
【００１９】図３は、本発明の第３の実施の形態を示す
回路図である。図３に示す実施の形態は、図１に示す、
静電気保護回路を構成するＮＭＯＳＦＥＴ・Ｑ１のゲー
トと接地端子２の間にダイオードＤ３を設け、さらに、
該ダイオードＤ３のアノードを前記ＮＭＯＳＦＥＴ・Ｑ
１のバックゲートに接続したことを特徴とする。
回路図である。図３に示す実施の形態は、図１に示す、
静電気保護回路を構成するＮＭＯＳＦＥＴ・Ｑ１のゲー
トと接地端子２の間にダイオードＤ３を設け、さらに、
該ダイオードＤ３のアノードを前記ＮＭＯＳＦＥＴ・Ｑ
１のバックゲートに接続したことを特徴とする。
【００２０】図３に示す静電気保護回路は、第１の実施
形態における静電気保護回路の動作と同様に、電源端子
１に静電気が印加されると、先ず、ダイオードＤ１の逆
方向バイアスが逆耐圧より高くなり、ダイオードＤ１が
アバランシェ・ブレークダウンを起こす。それによっ
て、ＮＭＯＳＦＥＴ・Ｑ１のゲートの電位が接地電位Ｇ
ＲＤに対しダイオードＤ３のフォワード電圧ＶＦだけ高
くなる。通常、ＮＭＯＳＦＥＴは電源電圧の約半分の電
圧がゲートとソースの間にバイアスされた時にスナップ
バック開始電圧が最小となる。ＮＭＯＳＦＥＴ・Ｑ１の
ゲートと接地端子２の間にダイオードＤ３を設けること
によって、上記のように、静電気が印加された時に、ダ
イオードＤ３のフォワード電圧ＶＦだけ前記ＮＭＯＳＦ
ＥＴ・Ｑ１のゲートとソース間のバイアス電圧が持ち上
がり、スナップバック開始電圧が下がる。前記ＮＭＯＳ
ＦＥＴ・Ｑ１のスナップバック電圧を下げることによっ
て、スナップバックはより低い電圧で起こり、静電気保
護回路の保護能力が向上する。
形態における静電気保護回路の動作と同様に、電源端子
１に静電気が印加されると、先ず、ダイオードＤ１の逆
方向バイアスが逆耐圧より高くなり、ダイオードＤ１が
アバランシェ・ブレークダウンを起こす。それによっ
て、ＮＭＯＳＦＥＴ・Ｑ１のゲートの電位が接地電位Ｇ
ＲＤに対しダイオードＤ３のフォワード電圧ＶＦだけ高
くなる。通常、ＮＭＯＳＦＥＴは電源電圧の約半分の電
圧がゲートとソースの間にバイアスされた時にスナップ
バック開始電圧が最小となる。ＮＭＯＳＦＥＴ・Ｑ１の
ゲートと接地端子２の間にダイオードＤ３を設けること
によって、上記のように、静電気が印加された時に、ダ
イオードＤ３のフォワード電圧ＶＦだけ前記ＮＭＯＳＦ
ＥＴ・Ｑ１のゲートとソース間のバイアス電圧が持ち上
がり、スナップバック開始電圧が下がる。前記ＮＭＯＳ
ＦＥＴ・Ｑ１のスナップバック電圧を下げることによっ
て、スナップバックはより低い電圧で起こり、静電気保
護回路の保護能力が向上する。
【００２１】図４は、本発明の第４の実施の形態を示す
回路図である。図４に示す実施の形態は、図１に示す静
電気保護回路を構成する第１のＮＭＯＳＦＥＴ・Ｑ１の
バックゲートと接地端子２の間に第２のＮＭＯＳＦＥＴ
・Ｑ２を設けたことを特徴とする。第２のＮＭＯＳＦＥ
Ｔ・Ｑ２は第１のＮＭＯＳＦＥＴ・Ｑ１と同じ構造であ
り、ドレインとバックゲートが第１のＮＭＯＳＦＥＴ・
Ｑ１のバックゲートに接続され、ソースとゲートが接地
端子２に接続される。
回路図である。図４に示す実施の形態は、図１に示す静
電気保護回路を構成する第１のＮＭＯＳＦＥＴ・Ｑ１の
バックゲートと接地端子２の間に第２のＮＭＯＳＦＥＴ
・Ｑ２を設けたことを特徴とする。第２のＮＭＯＳＦＥ
Ｔ・Ｑ２は第１のＮＭＯＳＦＥＴ・Ｑ１と同じ構造であ
り、ドレインとバックゲートが第１のＮＭＯＳＦＥＴ・
Ｑ１のバックゲートに接続され、ソースとゲートが接地
端子２に接続される。
【００２２】上記のように、第２のＮＭＯＳＦＥＴ・Ｑ
２のドレインとバックゲートが接続されている回路は、
図８に示すソース領域５をエミッター，バックゲート領
域７をベース，ドレイン領域８をコレクターとする寄生
ラテラルバイポーラトランジスタ１１のコレクタとベー
スをショートすることになり、ダイオードと等価な回路
を構成する。従って、第１のＮＭＯＳＦＥＴ・Ｑ１のバ
ックゲートと接地端子２の間に寄生ラテラルバイポーラ
トランジスタによるダイオード回路を挿入したことにな
り、より確実にスナップバックさせることができ、静電
破壊に対する保護能力を向上できる。
２のドレインとバックゲートが接続されている回路は、
図８に示すソース領域５をエミッター，バックゲート領
域７をベース，ドレイン領域８をコレクターとする寄生
ラテラルバイポーラトランジスタ１１のコレクタとベー
スをショートすることになり、ダイオードと等価な回路
を構成する。従って、第１のＮＭＯＳＦＥＴ・Ｑ１のバ
ックゲートと接地端子２の間に寄生ラテラルバイポーラ
トランジスタによるダイオード回路を挿入したことにな
り、より確実にスナップバックさせることができ、静電
破壊に対する保護能力を向上できる。
【００２３】図５は、本発明の第５の実施の形態を示す
回路図である。図５に示す実施の形態は、図４に示す第
４の実施の形態におけるダイオードＤ１をＰＭＯＳＦＥ
Ｔ・Ｑ３に置き換えたことを特徴とする。該ＰＭＯＳＦ
ＥＴ・Ｑ３のソースおよびゲートが電源端子１に接続さ
れ、ドレインがＮＭＯＳＦＥＴ・Ｑ１のバックゲートに
接続されている。電源端子１に静電気が印加されると、
前記ＰＭＯＳＦＥＴ・Ｑ３のドレイン・ソース間耐圧お
よびゲート・ドレイン間オバーラップ容量を介して、瞬
時にＮＭＯＳＦＥＴ・Ｑ１のバックゲートの電位が接地
電位ＧＲＤに対しもち上がる。ＮＭＯＳＦＥＴ・Ｑ１の
バックゲートの電位が上がることによって、寄生ラテラ
ルバイポーラトランジスタがＯＮの状態になり、ＮＭＯ
ＳＦＥＴ・Ｑ１はより短い動作時間でスナップバックに
突入できる。従って、瞬時に印可される静電気に対応で
きる、十分に速い動作速度をもつ静電気保護回路を実現
できる。
回路図である。図５に示す実施の形態は、図４に示す第
４の実施の形態におけるダイオードＤ１をＰＭＯＳＦＥ
Ｔ・Ｑ３に置き換えたことを特徴とする。該ＰＭＯＳＦ
ＥＴ・Ｑ３のソースおよびゲートが電源端子１に接続さ
れ、ドレインがＮＭＯＳＦＥＴ・Ｑ１のバックゲートに
接続されている。電源端子１に静電気が印加されると、
前記ＰＭＯＳＦＥＴ・Ｑ３のドレイン・ソース間耐圧お
よびゲート・ドレイン間オバーラップ容量を介して、瞬
時にＮＭＯＳＦＥＴ・Ｑ１のバックゲートの電位が接地
電位ＧＲＤに対しもち上がる。ＮＭＯＳＦＥＴ・Ｑ１の
バックゲートの電位が上がることによって、寄生ラテラ
ルバイポーラトランジスタがＯＮの状態になり、ＮＭＯ
ＳＦＥＴ・Ｑ１はより短い動作時間でスナップバックに
突入できる。従って、瞬時に印可される静電気に対応で
きる、十分に速い動作速度をもつ静電気保護回路を実現
できる。
【００２４】図１〜図５に示す実施の形態では電源端子
の保護回路として説明したが、本発明は電源回路の保護
に限られるものではなく、入力端子の保護回路として用
いることができる。図６は、本発明の第６の実施の形態
を示す回路図で、入力端子の保護回路として用いる静電
気保護回路を示す。図６に示すように、この静電気保護
回路は、電源端子１と入力端子ＩＮの間に第１の静電気
保護回路を、入力端子ＩＮと接地端子２の間に第２の静
電気保護回路を備えていることを特徴としている。第１
と第２の静電気保護回路の構成は、図１に示す第１の実
施の形態の構成と同じである。このように、入力端子Ｉ
Ｎと電源端子１にそれぞれ前記静電気保護回路を備える
ことによって、入力端子ＩＮまたは電源端子１に静電気
が印加された時の静電破壊から内部回路が保護される。
の保護回路として説明したが、本発明は電源回路の保護
に限られるものではなく、入力端子の保護回路として用
いることができる。図６は、本発明の第６の実施の形態
を示す回路図で、入力端子の保護回路として用いる静電
気保護回路を示す。図６に示すように、この静電気保護
回路は、電源端子１と入力端子ＩＮの間に第１の静電気
保護回路を、入力端子ＩＮと接地端子２の間に第２の静
電気保護回路を備えていることを特徴としている。第１
と第２の静電気保護回路の構成は、図１に示す第１の実
施の形態の構成と同じである。このように、入力端子Ｉ
Ｎと電源端子１にそれぞれ前記静電気保護回路を備える
ことによって、入力端子ＩＮまたは電源端子１に静電気
が印加された時の静電破壊から内部回路が保護される。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
スナップバックを起こしにくい高耐圧ＭＯＳＦＥＴでも
確実にスナップバックを起こさせることが可能となり、
これにより、保護能力が高い静電気保護回路を提供する
ことができる。また、請求項３に記載の発明によれば、
抵抗を挿入することで保護用のＭＯＳＦＥＴのゲートの
酸化膜における消費電力を下げるようにしたので、さら
に静電気保護能力を高めることができる。また、請求項
４に記載の発明によれば、静電気が印加された時に、ゲ
ートおよびバックゲートの電位がダイオードの順方向電
圧分持ち上がり、この結果、保護用のＭＯＳＦＥＴの動
作がより確実になる効果が得られる。
スナップバックを起こしにくい高耐圧ＭＯＳＦＥＴでも
確実にスナップバックを起こさせることが可能となり、
これにより、保護能力が高い静電気保護回路を提供する
ことができる。また、請求項３に記載の発明によれば、
抵抗を挿入することで保護用のＭＯＳＦＥＴのゲートの
酸化膜における消費電力を下げるようにしたので、さら
に静電気保護能力を高めることができる。また、請求項
４に記載の発明によれば、静電気が印加された時に、ゲ
ートおよびバックゲートの電位がダイオードの順方向電
圧分持ち上がり、この結果、保護用のＭＯＳＦＥＴの動
作がより確実になる効果が得られる。
【図１】 この発明の第１の実施の形態を示す回路図で
ある。
ある。
【図２】 この発明の第２の実施の形態を示す回路図で
ある。
ある。
【図３】 この発明の第３の実施の形態を示す回路図で
ある。
ある。
【図４】 この発明の第４の実施の形態を示す回路図で
ある。
ある。
【図５】 この発明の第５の実施の形態を示す回路図で
ある。
ある。
【図６】 この発明の第６の実施の形態を示す回路図で
ある。
ある。
【図７】 従来の静電気保護回路の構成を示す回路図で
ある。
ある。
【図８】 ２重拡散法による高耐圧ＮＭＯＳＦＥＴの構
造図である。
造図である。
１ 電源端子 ２ 接地端子 Ｄ１，Ｄ２，Ｄ３ ダイオード Ｒ１ 抵抗 Ｑ１、Ｑ２ ＮＭＯＳＦＥＴ Ｑ３ ＰＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 27/04 H01L 29/78
Claims (11)
- 【請求項１】 静電破壊から半導体集積回路の内部回路
を保護する静電気保護回路において、 高電位の端子にドレインを接続し、低電位の端子にソー
スを接続した第１のＭＯＳＦＥＴと、前記第１のＭＯＳＦＥＴのゲートにアノードが接続さ
れ、前記低電位の端子にカソードが接続されたダイオー
ドと、 前記高電位の端子と前記第１のＭＯＳＦＥＴのバックゲ
ートとの間に前記第１のＭＯＳＦＥＴとは別に設けた第
１の半導体素子と、 前記第１のＭＯＳＦＥＴのバックゲートと前記低電位の
端子の間に前記第１のＭＯＳＦＥＴとは別に設けた第２
の半導体素子とを具備し、 前記第１の半導体素子のカソードは前記高電位の端子に
接続され、前記第１の半導体素子のアノードは前記第１
のＭＯＳＦＥＴのバックゲートに接続され、 前記第２の半導体素子のカソードは前記低電位の端子に
接続され、前記第２の半導体素子のアノードは前記第１
のＭＯＳＦＥＴのバックゲートに接続され、前記第１のＭＯＳＦＥＴのゲートと前記第１のＭＯＳＦ
ＥＴのバックゲートとの間を短絡した ことを特徴とする
静電気保護回路。 - 【請求項２】 前記第１、第２の半導体素子は各々ダイ
オードである請求項１に記載の静電気保護回路。 - 【請求項３】 静電破壊から半導体集積回路の内部回路
を保護する静電気保護回路において、 高電位の端子にドレインが接続され、低電位の端子にソ
ースが接続され、二重拡散法によって構成された第１の
ＭＯＳＦＥＴと、 前記高電位の端子と前記第１のＭＯＳＦＥＴのバックゲ
ートとの間に前記第１のＭＯＳＦＥＴとは別に設けた第
１の半導体素子と、 前記第１のＭＯＳＦＥＴのバックゲートと前記低電位の
端子の間に前記第１のＭＯＳＦＥＴとは別に設けた第２
の半導体素子とを具備し、 前記第１の半導体素子のカソードは前記高電位の端子に
接続され、前記第１の半導体素子のアノードは前記第１
のＭＯＳＦＥＴのバックゲートに接続され、 前記第２の半導体素子のカソードは前記低電位の端子に
接続され、前記第２の半導体素子のアノードは前記第１
のＭＯＳＦＥＴのバックゲートに接続され、 前記第１のＭＯＳＦＥＴのゲートと前記低電位の端子と
の間を短絡したことを特徴とする 静電気保護回路。 - 【請求項４】 静電破壊から半導体集積回路の内部回路
を保護する静電気保護回路において、 高電位の端子にドレインを接続し、低電位の端子にソー
スを接続した第１のＭＯＳＦＥＴと、 前記高電位の端子と前記第１のＭＯＳＦＥＴのバックゲ
ートとの間に前記第１のＭＯＳＦＥＴとは別に設けた第
１の半導体素子と、 前記第１のＭＯＳＦＥＴのバックゲートと前記低電位の
端子の間に前記第１のＭＯＳＦＥＴとは別に設けた第２
の半導体素子とを具備し、 前記第１のＭＯＳＦＥＴは、第１導電型の基板の上に第
２導電型のウエルが形成され、第２導電型のウエルの中
に第１導電型のウエルが形成されてなり、前記第１のＭ
ＯＳＦＥＴのドレインは前記第２導電型のウエルの表面
に形成され、前記第１のＭＯＳＦＥＴのソースは前記第
１導電型のウエルの表面に形成されてなることを特徴と
するＭＯＳＦＥＴであり、 前記第１の半導体素子のカソードは前記高電位の端子に
接続され、前記第１の半導体素子のアノードは前記第１
のＭＯＳＦＥＴのバックゲートに接続され、 前記第２の半導体素子のカソードは前記低電位の端子に
接続され、前記第２の半導体素子のアノードは前記第１
のＭＯＳＦＥＴのバックゲートに接続され、 前記第１のＭＯＳＦＥＴのゲートと前記低電位の端子と
の間を短絡したことを特徴とする 静電気保護回路。 - 【請求項５】 静電破壊から半導体集積回路の内部回路
を保護する静電気保護回路において、 高電位の端子にドレインを接続し、低電位の端子にソー
スを接続した第１のＭＯＳＦＥＴと、 前記高電位の端子と前記第１のＭＯＳＦＥＴのバックゲ
ートとの間に前記第１のＭＯＳＦＥＴとは別に設けた第
１の半導体素子と、 前記第１のＭＯＳＦＥＴのバックゲートと前記低電位の
端子の間に前記第１のＭＯＳＦＥＴとは別に設けた第２
の半導体素子とを具備し、 前記第１のＭＯＳＦＥＴは、Ｐ型基板の上にＮ型のウエ
ルが形成され、Ｎ型のウエルの中にＰ型のウエルが形成
されてなり、前記第１のＭＯＳＦＥＴのドレインは前記
Ｎ型のウエルの表面に形成され、前記第１のＭＯＳＦＥ
Ｔのソースは前記Ｐ型のウエルの表面に形成されてなる
ことを特徴とするＭＯＳＦＥＴであり、 前記第１の半導体素子のカソードは前記高電位の端子に
接続され、前記第１の半導体素子のアノードは前記第１
のＭＯＳＦＥＴのバックゲートに接続され、 前記第２の半導体素子のカソードは前記低電位の端子に
接続され、前記第２の半導体素子のアノードは前記第１
のＭＯＳＦＥＴのバックゲートに接続され、 前記第１のＭＯＳＦＥＴのゲートと前記低電位の端子と
の間を短絡したことを特徴とする 静電気保護回路。 - 【請求項６】 前記第１、第２の半導体素子は各々ダイ
オードである請求項３〜請求項５のいずれかの項に記載
の静電気保護回路。 - 【請求項７】 前記第１のＭＯＳＦＥＴのゲートと前記
低電位の端子の間を、短絡に代え抵抗接続したことを特
徴とする請求項３〜請求項５のいずれかの項に記載の静
電気保護回路。 - 【請求項８】 前記第２の半導体素子に代えて、ドレイ
ンおよびバックゲートを前記第１のＭＯＳＦＥＴのバッ
クゲートに接続し、ソースおよびゲートを前記低電位の
端子に接続した第２のＭＯＳＦＥＴにより構成したこと
を特徴とする請求項３〜請求項５のいずれかの項に記載
の静電気保護回路。 - 【請求項９】 前記第１のＭＯＳＦＥＴのゲートと前記
低電位の端子の間を、短絡に代えてダイオードを介して
接続し、さらに、前記第１のＭＯＳＦＥＴのゲートを同
ＭＯＳＦＥＴのバックゲートに接続したことを特徴とす
る請求項３〜請求項５のいずれかの項に記載の静電気保
護回路。 - 【請求項１０】 前記第１の半導体素子に代えて、ソー
スおよびゲートを前記高電位の端子に接続し、ドレイン
を前記第１のＭＯＳＦＥＴのバックゲートに接続した第
３のＭＯＳＦＥＴにより構成したことを特徴とする請求
項３〜請求項５のいずれかの項に記載の静電気保護回
路。 - 【請求項１１】 高電位の電源端子と信号入力端子との
間および前記信号入力端子と低電位の接地端子との間に
各々、請求項１〜請求項１０のいずれかの項に記載の静
電気保護回路を挿入したことを特徴とする静電気保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10228361A JP3033739B2 (ja) | 1998-08-12 | 1998-08-12 | 静電気保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10228361A JP3033739B2 (ja) | 1998-08-12 | 1998-08-12 | 静電気保護回路 |
Publications (2)
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|---|---|
| JP2000058666A JP2000058666A (ja) | 2000-02-25 |
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Family
ID=16875264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10228361A Expired - Fee Related JP3033739B2 (ja) | 1998-08-12 | 1998-08-12 | 静電気保護回路 |
Country Status (1)
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-
1998
- 1998-08-12 JP JP10228361A patent/JP3033739B2/ja not_active Expired - Fee Related
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