JP5240354B2 - 配線システム - Google Patents
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Description
図1は、本発明に係る第1実施形態の配線システム1Aの概略図である。この配線システム1Aは、所定の電子素子が実装される第1〜第8配線パターン5〜12を有する回路基板2と、所定のパターンに配列された第1〜第8端子14〜21を有し、回路基板2に実装される端子配列部13と、所定の電気部品を有する第1〜第8電気回路32〜39に接続されると共に、第1〜第8端子14〜21に接続された第1〜第8電気配線23〜30とを含む。
図3は、本発明に係る第2実施形態の配線システム1Bの概略図である。第1実施形態では、第3端子16に接続された第3配線パターン7を接地経路として構成していたが、第2実施形態では、第3端子16に接続された第3電気配線25を接地経路として構成している。すなわち、第3電気配線25は、第3電気回路34の一部を構成する電気部品40であるスイッチ素子を介して第3電気回路に接続されている。スイッチ素子40は第1〜第3接点41〜43を有しており、第3電気配線25は、スイッチ素子40の第1接点41を介して第3電気回路34に接続されている。スイッチ素子40の第2接点42は、常に接地されている。これにより、スイッチ素子40の第1接点41と第2接点42とが接続されているとき、第3電気配線25は、接地経路を形成すると共に、第3電気配線25に接続された第3端子16は、接地端子として構成される。
図5は、本発明の第3実施形態に係る配線システム1Cの概略図である。本実施形態では、第3配線パターン7には、例えばMOSFET素子のような電子素子47が実装されており、第3電気配線25は、例えば電磁リレースイッチを構成する第3電気回路34に接続されている。第3配線パターン7に実装される電子素子47は、静電気Vのような高電圧が印加されるとアバランシェ効果により静電気Vをアースすることが可能な低インピーダンスの電子素子であればよい。そのような電子素子47を選択することで、第3配線パターン7を、低インピーダンスの接地配線パターンとして構成できると共に、第3配線パターン7に接続される第3端子16を、低インピーダンス端子、つまり接地端子として構成できる。第3実施形態のその他の構成は、第1実施形態の構成と同一なので、その説明を省略する。
2 回路基板
3 ECU
5〜12 第1〜第8配線パターン
13 端子配列部
14〜21 第1〜第8端子
22 電子素子
23〜30 第1〜第8電気配線
32〜39 第1〜第8電気回路
V 静電気
Claims (1)
- 電子素子が実装される配線パターンを有する回路基板と、複数の端子が配列された端子配列部とを備えた配線システムであって、
前記端子配列部は、互いに隣接して配置された第1端子と第2端子とを含み、
前記第1端子は、前記配線パターンのうち、接地経路を有する配線パターンに接続されており、
前記第2端子は、前記配線パターンのうち、静電気に対して易破壊性の電子素子が実装される配線パターンに接続され、
前記接地経路を有する前記配線パターンに実装される電子素子が、アバランシェ効果を有する電子素子である配線システム。
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