JP3732834B2 - 入力保護回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力保護回路に係り、特に半導体集積回路の静電破壊を防止する入力保護回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、入出力端子として電界効果トランジスタ等のゲート入力回路を有する。入出力端子に接続されるゲート入力回路は、人体または各種装置からの静電気放電（ESD：electrostatic discharge）により破壊されてしまうことがある。特に、回路基板等に半導体集積回路を実装する以前において、ＥＳＤが入出力端子間に印加されることにより、入力回路に用いられる電界効果トランジスタのゲートが破壊されることがある。
【０００３】
これに対し、特許文献１には、ダイオードにより入出力端子の電圧レベルが電源電圧以上にならない入力保護回路が開示されている（以下、「第１の従来技術」という。）。第１の従来技術に係る入力保護回路は、カソード端子を電源に接続し、アノード端子を入出力端子に接続するダイオードと、カソード端子をグランドに接続し、アノード端子を入出力端子に接続するダイオードとにより構成される。第１の従来技術によれば、入出力端子にESDが印加された時には、ダイオード順方向通電または逆方向ブレークダウンにより電源またはグランドへの電流経路を作り、半導体集積回路の内部素子に高電圧が印加されるのを防止することができる。
【０００４】
また、特許文献２には、入出力端子とダイオードとの間にヒューズを設けた入力保護回路が開示されている（以下において「第２の従来技術」という。）。第２の従来技術に係る入力保護回路は、半導体集積回路を実装後、ヒューズに直流電流が加えられると溶断する。ヒューズが溶断されると、入力保護回路は入出力端子から分離され、ダイオードの有する寄生容量の影響を受けない。ダイオードの寄生容量の影響がなければ、入力信号の高速性は損なわれない。
【０００５】
【特許文献１】
特開平５−１２１６６２号公報
【０００６】
【特許文献２】
特開２００１−２２４３３８号公報
【０００７】
【発明が解決しようとする課題】
しかし、第１の従来技術に係る半導体保護回路のダイオードの接合面積は、高電圧の静電気放電に伴う大量の電荷を瞬時に流すために数平方ミクロン程度に設計される。この場合、ダイオードの接合容量は、数ｐＦに達することもある。ダイオード等の寄生容量により信号レベルの減衰や信号の伝搬遅延が生じるという問題点があった。
【０００８】
また、第２の従来技術に係る半導体保護回路は、ダイオードをセル内に有しており、半導体集積回路の面積増大の原因となる問題があった。
【０００９】
本発明の目的は、このような課題を解決し、入出力信号の信号レベルの減衰や伝搬遅延を生じることなく、小型化が可能な入力保護回路を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、半導体チップと、半導体チップ上に配置された内部回路と、半導体チップ上に配置され、内部回路に接続された第１の入出力端子と、半導体チップ上に配置され、第１の入出力端子に隣接した位置に配置された第２の入出力端子と、半導体チップ上に配置され、第１の入出力端子と第２の入出力端子間に接続された溶断部とを備えることを要旨とする。
【００１１】
本発明の第２の特徴は、半導体チップと、半導体チップ上に配置された内部回路と、半導体チップ上に配置され、内部回路に接続された複数の入出力端子と、半導体チップ上に配置され、複数の入出力端子のうち互いに隣接する入出力端子間に配置された溶断部とを備えることを要旨とする。
【００１２】
本発明の第３の特徴は、半導体チップと、半導体チップ上に配置された内部回路と、半導体チップ上に配置され、内部回路に接続され、複数の入出力端子を有する複数の端子群と、半導体チップ上に配置され、複数の端子群を互いに接続する電気配線と、半導体チップ上に配置され、複数の入出力端子のうち互いに隣接する入出力端子間のそれぞれに配置された溶断部とを備えることを要旨とする。
【００１３】
本発明の第１〜第３の特徴によれば、信号レベルの減衰や信号の伝搬遅延が生じることなく、半導体集積回路の小型化を可能にする入力保護回路を提供できる。
【００１４】
【発明の実施の形態】
次に、図面を参照して本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。
【００１５】
（第１の実施の形態）
本発明の第１の実施の形態に係る入力保護回路は、図１に示すように、半導体チップ１と、半導体チップ１上に配置された内部回路２と、半導体チップ１上に配置され、内部回路２に接続された第１の入出力端子３と、半導体チップ１上に配置され、第１の入出力端子３に隣接した位置に配置された第２の入出力端子４と、半導体チップ１上に配置され、第１の入出力端子３と第２の入出力端子４との間に接続された溶断部５とを備える。溶断部５は、第１の入出力端子３と第２の入出力端子４との間に接続されたヒューズＦ１を備える。ヒューズＦ１は、第１の入出力端子３と第２の入出力端子４との間に溶断設定電流を流すと溶断される。ヒューズＦ１としては、図２に示すように、半導体チップ１上に配置される金属配線の長方形短片状の部分のうち最も断面積の小さい部分を用いる。金属配線としては、例えばアルミニウム膜、多結晶シリコン膜等が考えられる。
【００１６】
第１の入出力端子３は、図３（ａ）に示すように、例えば内部回路２の電界効果トランジスタＱ１のゲート端子に接続される。あるいは、図３（ｂ）に示すように、例えば内部回路２の電界効果トランジスタＱ２のソース端子（またはドレイン端子）に接続される。第２の入出力端子４は、図３（ａ）及び図３（ｂ）に示した第１の入出力端子３と同様に内部回路２の電界効果トランジスタのゲート端子、ソース端子、及びドレイン端子のいずれかに接続される。
【００１７】
第１の実施の形態に係る入力保護回路の溶断部５の溶断前の動作を、図１を参照しながら説明する。ここで、半導体集積回路の製造される工程中のESDの印加による半導体集積回路内部のゲート酸化膜破壊について述べる。ＥＳＤによる半導体集積回路内部のゲート酸化膜破壊は、組立工程、選別工程、梱包工程、基板実装工程において発生する頻度が最も高い。逆に、半導体集積回路の回路基板実装後は、入出力端子が外部から直接静電気の影響を受ける可能性が低くなる。すなわち、半導体集積回路は、回路基板に実装前段階において保護する必要がある。
【００１８】
溶断部５の溶断前において、ESDが第１の入出力端子３と第２の入出力端子４との間に印加されると、ヒューズＦ１にESDが印加される。すなわち、ＥＳＤは、ヒューズＦ１を介して第１の入出力端子３から第２の入出力端子４に出力されるので、入出力端子に接続された半導体集積回路内部のゲート酸化膜破壊は発生しない。尚、ESDにより発生する電流は微弱であるので、ヒューズＦ１は溶断されない。
【００１９】
半導体集積回路を回路基板に実装後、半導体集積回路の第１の入出力端子３と第２の入出力端子４との間に溶断設定電流を流しヒューズＦ１を溶断し、第１の入出力端子と第２の入出力端子を電気的に分離させる。ヒューズＦ１の溶断条件は、金属配線の材質と断面積によって定められる。
【００２０】
第１の実施の形態に係る入力保護回路によれば、実装以前の工程において、ＥＳＤによるゲート酸化膜破壊を抑制することができる。また、実装後、ヒューズＦ１を溶断することにより、第１の入出力端子３、第２の入出力端子４に容量成分を有する素子が接続されていないので、第１の入出力端子３、第２の入出力端子４から入出力される入出力信号の信号レベルの減衰や伝搬遅延を生じることなく、小型化が可能となる。
【００２１】
（第２の実施の形態）
本発明の第２の実施の形態に係る入力保護回路は、図４に示すように、半導体チップ１上に複数の入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉを備える。図１に示した入力保護回路は、第１の入出力端子３と第２の入出力端子４の２端子間に設けられると説明しているが、図４に示す入力保護回路は、互いに隣接する複数の入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉが複数の溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉによってそれぞれ接続されている。例えば、入出力端子１１ａは、溶断部２１ａによって入出力端子１１ｂに接続されている。ただし、複数の入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉは、それぞれ内部回路２に接続されているものとする。例えば、複数の溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉとしては、ヒューズを用いる。他は第１の実施の形態と実質的に同等であるので、重複した記載を省略する。
【００２２】
第２の実施の形態に係る入力保護回路の動作を、図５を参照しながら説明する。溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉの溶断前において、ESDが入出力端子１１ａと入出力端子１２ｉとの間に印加されるとする。入出力端子１１ａから入力されたＥＳＤは、電流経路１５を経て入出力端子１２ｉから出力される。溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉにESDが印加される。すなわち、ＥＳＤは、溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉを介して入出力端子１１ａから入出力端子１２ｉに出力されるので入出力端子に接続された半導体集積回路内部のゲート酸化膜破壊は発生しない。尚、ESDにより発生する電流は微弱であるので、溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉは溶断されない。
【００２３】
半導体集積回路を回路基板に実装後、半導体チップ１上に互いに隣接するように配置された複数の入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉのうち互いに隣接する入出力端子間に溶断設定電流を流し溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉを溶断し、複数の入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉをそれぞれ電気的に分離させる。溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉの溶断条件は、ヒューズとして用いられる金属配線の材質と断面積によって定められる。
【００２４】
第２の実施の形態に係る入力保護回路によれば、実装以前の工程において、ＥＳＤによるゲート酸化膜破壊を抑制することができる。また、実装後、溶断部を溶断することにより、複数の入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉに容量成分を有する素子が接続されていないので、入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉから入出力される入出力信号の信号レベルの減衰や伝搬遅延を生じることなく、小型化が可能となる。
【００２５】
（第３の実施の形態）
本発明の第３の実施の形態に係る入力保護回路は、図６に示すように、半導体チップ１と、半導体チップ１上に配置された内部回路２と、半導体チップ１上に配置され、内部回路２に接続され、複数の端子群３１〜３４と、半導体チップ１上に配置され、複数の端子群３１〜３４を互いに接続する電気配線２５とを備える。第１の端子群３１は、複数の入出力端子３１ａ〜３１ｉと、複数の入出力端子３１ａ〜３１ｉのうち互いに隣接する入出力端子間のそれぞれに配置された溶断部４１a〜４１ｈとを備える。第２の端子群３２は、複数の入出力端子３２ａ〜３２ｉと、複数の入出力端子３２ａ〜３２ｉのうち互いに隣接する入出力端子間のそれぞれに配置された溶断部４２ａ〜４２ｈとを備える。第３の端子群３３は、複数の入出力端子３３ａ〜３３ｉと、複数の入出力端子３３ａ〜３３ｉのうち互いに隣接する入出力端子間のそれぞれに配置された溶断部４３ａ〜４３ｈとを備える。第４の端子群３４は、複数の入出力端子３４ａ〜３４ｉと、複数の入出力端子３４ａ〜３４ｉのうち互いに隣接する入出力端子間のそれぞれに配置された溶断部４４a〜４４ｈとを備える。ここで、入出力端子３１ｅは、半導体チップ１上に配線されるループ状の電気配線２５によって、入出力端子３２ｅ、入出力端子３３ｅ、及び入出力端子３４ｅに接続される。
【００２６】
第３の実施の形態に係る入力保護回路の動作を、図７を参照しながら説明する。溶断部４１ａ〜４１ｈ，４２ａ〜４２ｈ，４３ａ〜４３ｈ，４４ａ〜４４ｈの溶断前において、ESDが入出力端子３１ａと入出力端子３２ｉとの間に印加されるとする。すなわち、入出力端子３１ａから入力されたＥＳＤは、電流経路３５を経て入出力端子３２ｉから出力されるので、入出力端子に接続された半導体集積回路内部のゲート酸化膜破壊は発生しない。尚、ESDにより発生する電流は微弱であるので、溶断部４１ａ〜４１ｄ，４２ｅ〜４２ｈは溶断されない。
【００２７】
半導体集積回路を回路基板に実装後、半導体チップ１上に互いに隣接するように配置された複数の入出力端子３１ａ〜３１ｉ，３２ａ〜３２ｉ，３３ａ〜３３ｉ，３４ａ〜３４ｉのうち互いに隣接する入出力端子間に溶断設定電流を流し溶断部４１ａ〜４１ｈ，４２ａ〜４２ｈ，４３ａ〜４３ｈ，４４ａ〜４４ｈを溶断し、複数の入出力端子３１ａ〜３１ｉ，３２ａ〜３２ｉ，３３ａ〜３３ｉ，３４ａ〜３４ｉをそれぞれ電気的に分離させる。溶断部４１ａ〜４１ｈ，４２ａ〜４２ｈ，４３ａ〜４３ｈ，４４ａ〜４４ｈの溶断条件は、ヒューズとして用いられる金属配線の材質と断面積によって定められる。
【００２８】
図６に示した入力保護回路の電気配線２５は、半導体チップ１上に配置されたループ状配線で示しているが、複数の端子群３１〜３４がそれぞれ接続されていればループ状でなくてもよい。また、図８に示すように、電気配線２５以外に、複数の端子群３１〜３４をそれぞれ接続する電気配線２６を更に備えても良い。電気配線の数を複数にすることにより、ＥＳＤが印加された場合の安全性が向上する。
【００２９】
第３の実施の形態に係る入力保護回路によれば、実装以前の工程において、ＥＳＤによるゲート酸化膜破壊を抑制することができる。また、実装後、溶断部を溶断することにより、複数の入出力端子３１ａ〜３１ｉ，３２ａ〜３２ｉ，３３ａ〜３３ｉ，３４ａ〜３４ｉに容量成分を有する素子が接続されていないので、入出力端子３１ａ〜３１ｉ，３２ａ〜３２ｉ，３３ａ〜３３ｉ，３４ａ〜３４ｉから入出力される入出力信号の信号レベルの減衰や伝搬遅延を生じることなく、小型化が可能となる。
【００３０】
（第４の実施の形態）
本発明の第４の実施の形態に係る入力保護回路は、図９に示すように、図１で示した入力保護回路の溶断部５に用いられるヒューズＦ１に並列に、更にアンチヒューズＡＦと再溶断用ヒューズＦ２からなる直列回路を備える。第１から第３の実施形態で示した入力保護回路では、内部回路２に電圧が印加されない構造となっているので、入力保護回路の溶断部５の溶断前は、内部回路２に電圧や信号が印加出来ない。チップの状態での特性評価が出来ないので、第１から第３の実施形態で示した入力保護回路は、ヒューズＦ１を形成する前にウエハダイソートで内部回路２の動作を評価していた。これに対し、第４の実施形態に係る入力保護回路は、出荷前にチップの状態で、特性評価を行うことができる。
【００３１】
本発明の第４の実施の形態に係る入力保護回路の溶断部５の溶断前の動作を、図９を参照しながら説明する。ウエハ上に形成されるチップの状態である内部回路２は、ヒューズＦ１によって保護されている。
【００３２】
溶断部５の溶断前において、ESDが第１の入出力端子３と第２の入出力端子４との間に印加される。すなわち、ＥＳＤは、第１の入出力端子３を介してヒューズＦ１に印加されるので、入出力端子に接続された半導体集積回路内部のゲート酸化膜破壊は発生しない。尚、ＥＳＤにより発生する電流は微弱であるので、ヒューズＦ１は溶断されない。
【００３３】
内部回路２の動作を確認するため、半導体集積回路をテストボードに装着後、半導体集積回路の第１の入出力端子３と第２の入出力端子４との間に溶断設定電流を流しヒューズＦ１を溶断し、第１の入出力端子３と第２の入出力端子４を電気的に分離させ、一旦保護状態を解除する。ヒューズＦ１の溶断条件は、金属配線の材質と断面積によって定められる。半導体集積回路上に搭載される内部回路２は、製品出荷前に確認すべき仕様の通り動作するか評価される。評価終了後に、アンチヒューズＡＦは、導通設定電圧が印加され、電気的に導通するようになる。アンチヒューズＡＦが導通すると、第１の入出力端子３及び第２の入力端子４がヒューズＦ２によって接続され、保護状態に戻る。アンチヒューズＡＦが導通後、チップの状態である半導体集積回路は、評価ボードから取り外される。
【００３４】
評価ボードから取り外された半導体集積回路は、出荷後回路基板に実装される。回路基板に実装された半導体集積回路の再溶断用ヒューズＦ２は、第１の入出力端子３と第２の入出力端子４との間に溶断設定電流を流すと溶断される。
【００３５】
第４の実施の形態に係る入力保護回路によれば、実装以前の工程において、ＥＳＤによるゲート酸化膜破壊を抑制することができる。また、実装後、溶断部を溶断することにより、第１の入出力端子３、第２の入出力端子４に容量成分を有する素子が接続されていないので、第１の入出力端子３、第２の入出力端子４から入出力される入出力信号の信号レベルの減衰や伝搬遅延を生じることなく、小型化が可能となる。更に、アンチヒューズＡＦに電圧を印加し再度入出力端子間をヒューズＦ２で接続し保護することにより、内部回路２の動作評価後も内部回路２を再び保護することができる。
【００３６】
（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３７】
既に述べた第２及び第３の実施の形態の説明においては、それぞれの入出力端子はヒューズで接続されると説明しているが、第４の実施の形態で示すようなアンチヒューズＡＦを含む溶断部５を用いることが可能である。
【００３８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００３９】
【発明の効果】
本発明によれば、実装以前の工程において、ＥＳＤによるゲート酸化膜破壊を抑制することができる。また、実装後、溶断部を溶断することにより、入出力信号の信号レベルの減衰や伝搬遅延を生じることなく、小型化が可能な入力保護回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る入力保護回路を説明する図である。
【図２】本発明の第１の実施の形態に係る入力保護回路の溶断部を説明する図である。
【図３】本発明の第１の実施の形態に係る入力保護回路の内部回路を説明する図である。
【図４】本発明の第２の実施の形態に係る入力保護回路を説明する図である。
【図５】本発明の第２の実施の形態に係る入力保護回路にＥＳＤが印加された場合の電流経路を説明する図である。
【図６】本発明の第３の実施の形態に係る入力保護回路を説明する図である。
【図７】本発明の第３の実施の形態に係る入力保護回路にＥＳＤが印加された場合の電流経路を説明する図である。
【図８】本発明の第３の実施の形態に係る入力保護回路を説明する図である。
【図９】本発明の第４の実施の形態に係る入力保護回路を説明する図である。
【符号の説明】
１…半導体チップ
２…内部回路
３…第１の入出力端子
４…第２の入出力端子
５…溶断部
１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉ…入出力端子
１５…電流経路
２１ａ〜２１ｉ，２２ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉ…溶断部
２５…電気配線
２６…電気配線
３１ａ〜３１ｉ，３２ａ〜３２ｉ，３３ａ〜３３ｉ，３４ａ〜３４ｉ…入出力
３１〜３４…第１〜第４の端子群
３５…電流経路
４１ａ〜４１ｈ，４２ａ〜４２ｈ，４３ａ〜４３ｈ，４４ａ〜４４ｈ…溶断部
ＡＦ…アンチヒューズ
Ｆ１…ヒューズ
Ｆ２…再溶断用ヒューズ
【発明の属する技術分野】
本発明は、入力保護回路に係り、特に半導体集積回路の静電破壊を防止する入力保護回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、入出力端子として電界効果トランジスタ等のゲート入力回路を有する。入出力端子に接続されるゲート入力回路は、人体または各種装置からの静電気放電（ESD：electrostatic discharge）により破壊されてしまうことがある。特に、回路基板等に半導体集積回路を実装する以前において、ＥＳＤが入出力端子間に印加されることにより、入力回路に用いられる電界効果トランジスタのゲートが破壊されることがある。
【０００３】
これに対し、特許文献１には、ダイオードにより入出力端子の電圧レベルが電源電圧以上にならない入力保護回路が開示されている（以下、「第１の従来技術」という。）。第１の従来技術に係る入力保護回路は、カソード端子を電源に接続し、アノード端子を入出力端子に接続するダイオードと、カソード端子をグランドに接続し、アノード端子を入出力端子に接続するダイオードとにより構成される。第１の従来技術によれば、入出力端子にESDが印加された時には、ダイオード順方向通電または逆方向ブレークダウンにより電源またはグランドへの電流経路を作り、半導体集積回路の内部素子に高電圧が印加されるのを防止することができる。
【０００４】
また、特許文献２には、入出力端子とダイオードとの間にヒューズを設けた入力保護回路が開示されている（以下において「第２の従来技術」という。）。第２の従来技術に係る入力保護回路は、半導体集積回路を実装後、ヒューズに直流電流が加えられると溶断する。ヒューズが溶断されると、入力保護回路は入出力端子から分離され、ダイオードの有する寄生容量の影響を受けない。ダイオードの寄生容量の影響がなければ、入力信号の高速性は損なわれない。
【０００５】
【特許文献１】
特開平５−１２１６６２号公報
【０００６】
【特許文献２】
特開２００１−２２４３３８号公報
【０００７】
【発明が解決しようとする課題】
しかし、第１の従来技術に係る半導体保護回路のダイオードの接合面積は、高電圧の静電気放電に伴う大量の電荷を瞬時に流すために数平方ミクロン程度に設計される。この場合、ダイオードの接合容量は、数ｐＦに達することもある。ダイオード等の寄生容量により信号レベルの減衰や信号の伝搬遅延が生じるという問題点があった。
【０００８】
また、第２の従来技術に係る半導体保護回路は、ダイオードをセル内に有しており、半導体集積回路の面積増大の原因となる問題があった。
【０００９】
本発明の目的は、このような課題を解決し、入出力信号の信号レベルの減衰や伝搬遅延を生じることなく、小型化が可能な入力保護回路を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、半導体チップと、半導体チップ上に配置された内部回路と、半導体チップ上に配置され、内部回路に接続された第１の入出力端子と、半導体チップ上に配置され、第１の入出力端子に隣接した位置に配置された第２の入出力端子と、半導体チップ上に配置され、第１の入出力端子と第２の入出力端子間に接続された溶断部とを備えることを要旨とする。
【００１１】
本発明の第２の特徴は、半導体チップと、半導体チップ上に配置された内部回路と、半導体チップ上に配置され、内部回路に接続された複数の入出力端子と、半導体チップ上に配置され、複数の入出力端子のうち互いに隣接する入出力端子間に配置された溶断部とを備えることを要旨とする。
【００１２】
本発明の第３の特徴は、半導体チップと、半導体チップ上に配置された内部回路と、半導体チップ上に配置され、内部回路に接続され、複数の入出力端子を有する複数の端子群と、半導体チップ上に配置され、複数の端子群を互いに接続する電気配線と、半導体チップ上に配置され、複数の入出力端子のうち互いに隣接する入出力端子間のそれぞれに配置された溶断部とを備えることを要旨とする。
【００１３】
本発明の第１〜第３の特徴によれば、信号レベルの減衰や信号の伝搬遅延が生じることなく、半導体集積回路の小型化を可能にする入力保護回路を提供できる。
【００１４】
【発明の実施の形態】
次に、図面を参照して本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。
【００１５】
（第１の実施の形態）
本発明の第１の実施の形態に係る入力保護回路は、図１に示すように、半導体チップ１と、半導体チップ１上に配置された内部回路２と、半導体チップ１上に配置され、内部回路２に接続された第１の入出力端子３と、半導体チップ１上に配置され、第１の入出力端子３に隣接した位置に配置された第２の入出力端子４と、半導体チップ１上に配置され、第１の入出力端子３と第２の入出力端子４との間に接続された溶断部５とを備える。溶断部５は、第１の入出力端子３と第２の入出力端子４との間に接続されたヒューズＦ１を備える。ヒューズＦ１は、第１の入出力端子３と第２の入出力端子４との間に溶断設定電流を流すと溶断される。ヒューズＦ１としては、図２に示すように、半導体チップ１上に配置される金属配線の長方形短片状の部分のうち最も断面積の小さい部分を用いる。金属配線としては、例えばアルミニウム膜、多結晶シリコン膜等が考えられる。
【００１６】
第１の入出力端子３は、図３（ａ）に示すように、例えば内部回路２の電界効果トランジスタＱ１のゲート端子に接続される。あるいは、図３（ｂ）に示すように、例えば内部回路２の電界効果トランジスタＱ２のソース端子（またはドレイン端子）に接続される。第２の入出力端子４は、図３（ａ）及び図３（ｂ）に示した第１の入出力端子３と同様に内部回路２の電界効果トランジスタのゲート端子、ソース端子、及びドレイン端子のいずれかに接続される。
【００１７】
第１の実施の形態に係る入力保護回路の溶断部５の溶断前の動作を、図１を参照しながら説明する。ここで、半導体集積回路の製造される工程中のESDの印加による半導体集積回路内部のゲート酸化膜破壊について述べる。ＥＳＤによる半導体集積回路内部のゲート酸化膜破壊は、組立工程、選別工程、梱包工程、基板実装工程において発生する頻度が最も高い。逆に、半導体集積回路の回路基板実装後は、入出力端子が外部から直接静電気の影響を受ける可能性が低くなる。すなわち、半導体集積回路は、回路基板に実装前段階において保護する必要がある。
【００１８】
溶断部５の溶断前において、ESDが第１の入出力端子３と第２の入出力端子４との間に印加されると、ヒューズＦ１にESDが印加される。すなわち、ＥＳＤは、ヒューズＦ１を介して第１の入出力端子３から第２の入出力端子４に出力されるので、入出力端子に接続された半導体集積回路内部のゲート酸化膜破壊は発生しない。尚、ESDにより発生する電流は微弱であるので、ヒューズＦ１は溶断されない。
【００１９】
半導体集積回路を回路基板に実装後、半導体集積回路の第１の入出力端子３と第２の入出力端子４との間に溶断設定電流を流しヒューズＦ１を溶断し、第１の入出力端子と第２の入出力端子を電気的に分離させる。ヒューズＦ１の溶断条件は、金属配線の材質と断面積によって定められる。
【００２０】
第１の実施の形態に係る入力保護回路によれば、実装以前の工程において、ＥＳＤによるゲート酸化膜破壊を抑制することができる。また、実装後、ヒューズＦ１を溶断することにより、第１の入出力端子３、第２の入出力端子４に容量成分を有する素子が接続されていないので、第１の入出力端子３、第２の入出力端子４から入出力される入出力信号の信号レベルの減衰や伝搬遅延を生じることなく、小型化が可能となる。
【００２１】
（第２の実施の形態）
本発明の第２の実施の形態に係る入力保護回路は、図４に示すように、半導体チップ１上に複数の入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉを備える。図１に示した入力保護回路は、第１の入出力端子３と第２の入出力端子４の２端子間に設けられると説明しているが、図４に示す入力保護回路は、互いに隣接する複数の入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉが複数の溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉによってそれぞれ接続されている。例えば、入出力端子１１ａは、溶断部２１ａによって入出力端子１１ｂに接続されている。ただし、複数の入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉは、それぞれ内部回路２に接続されているものとする。例えば、複数の溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉとしては、ヒューズを用いる。他は第１の実施の形態と実質的に同等であるので、重複した記載を省略する。
【００２２】
第２の実施の形態に係る入力保護回路の動作を、図５を参照しながら説明する。溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉの溶断前において、ESDが入出力端子１１ａと入出力端子１２ｉとの間に印加されるとする。入出力端子１１ａから入力されたＥＳＤは、電流経路１５を経て入出力端子１２ｉから出力される。溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉにESDが印加される。すなわち、ＥＳＤは、溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉを介して入出力端子１１ａから入出力端子１２ｉに出力されるので入出力端子に接続された半導体集積回路内部のゲート酸化膜破壊は発生しない。尚、ESDにより発生する電流は微弱であるので、溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉは溶断されない。
【００２３】
半導体集積回路を回路基板に実装後、半導体チップ１上に互いに隣接するように配置された複数の入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉのうち互いに隣接する入出力端子間に溶断設定電流を流し溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉを溶断し、複数の入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉをそれぞれ電気的に分離させる。溶断部２１ａ〜２１ｉ，２２ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉの溶断条件は、ヒューズとして用いられる金属配線の材質と断面積によって定められる。
【００２４】
第２の実施の形態に係る入力保護回路によれば、実装以前の工程において、ＥＳＤによるゲート酸化膜破壊を抑制することができる。また、実装後、溶断部を溶断することにより、複数の入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉに容量成分を有する素子が接続されていないので、入出力端子１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉから入出力される入出力信号の信号レベルの減衰や伝搬遅延を生じることなく、小型化が可能となる。
【００２５】
（第３の実施の形態）
本発明の第３の実施の形態に係る入力保護回路は、図６に示すように、半導体チップ１と、半導体チップ１上に配置された内部回路２と、半導体チップ１上に配置され、内部回路２に接続され、複数の端子群３１〜３４と、半導体チップ１上に配置され、複数の端子群３１〜３４を互いに接続する電気配線２５とを備える。第１の端子群３１は、複数の入出力端子３１ａ〜３１ｉと、複数の入出力端子３１ａ〜３１ｉのうち互いに隣接する入出力端子間のそれぞれに配置された溶断部４１a〜４１ｈとを備える。第２の端子群３２は、複数の入出力端子３２ａ〜３２ｉと、複数の入出力端子３２ａ〜３２ｉのうち互いに隣接する入出力端子間のそれぞれに配置された溶断部４２ａ〜４２ｈとを備える。第３の端子群３３は、複数の入出力端子３３ａ〜３３ｉと、複数の入出力端子３３ａ〜３３ｉのうち互いに隣接する入出力端子間のそれぞれに配置された溶断部４３ａ〜４３ｈとを備える。第４の端子群３４は、複数の入出力端子３４ａ〜３４ｉと、複数の入出力端子３４ａ〜３４ｉのうち互いに隣接する入出力端子間のそれぞれに配置された溶断部４４a〜４４ｈとを備える。ここで、入出力端子３１ｅは、半導体チップ１上に配線されるループ状の電気配線２５によって、入出力端子３２ｅ、入出力端子３３ｅ、及び入出力端子３４ｅに接続される。
【００２６】
第３の実施の形態に係る入力保護回路の動作を、図７を参照しながら説明する。溶断部４１ａ〜４１ｈ，４２ａ〜４２ｈ，４３ａ〜４３ｈ，４４ａ〜４４ｈの溶断前において、ESDが入出力端子３１ａと入出力端子３２ｉとの間に印加されるとする。すなわち、入出力端子３１ａから入力されたＥＳＤは、電流経路３５を経て入出力端子３２ｉから出力されるので、入出力端子に接続された半導体集積回路内部のゲート酸化膜破壊は発生しない。尚、ESDにより発生する電流は微弱であるので、溶断部４１ａ〜４１ｄ，４２ｅ〜４２ｈは溶断されない。
【００２７】
半導体集積回路を回路基板に実装後、半導体チップ１上に互いに隣接するように配置された複数の入出力端子３１ａ〜３１ｉ，３２ａ〜３２ｉ，３３ａ〜３３ｉ，３４ａ〜３４ｉのうち互いに隣接する入出力端子間に溶断設定電流を流し溶断部４１ａ〜４１ｈ，４２ａ〜４２ｈ，４３ａ〜４３ｈ，４４ａ〜４４ｈを溶断し、複数の入出力端子３１ａ〜３１ｉ，３２ａ〜３２ｉ，３３ａ〜３３ｉ，３４ａ〜３４ｉをそれぞれ電気的に分離させる。溶断部４１ａ〜４１ｈ，４２ａ〜４２ｈ，４３ａ〜４３ｈ，４４ａ〜４４ｈの溶断条件は、ヒューズとして用いられる金属配線の材質と断面積によって定められる。
【００２８】
図６に示した入力保護回路の電気配線２５は、半導体チップ１上に配置されたループ状配線で示しているが、複数の端子群３１〜３４がそれぞれ接続されていればループ状でなくてもよい。また、図８に示すように、電気配線２５以外に、複数の端子群３１〜３４をそれぞれ接続する電気配線２６を更に備えても良い。電気配線の数を複数にすることにより、ＥＳＤが印加された場合の安全性が向上する。
【００２９】
第３の実施の形態に係る入力保護回路によれば、実装以前の工程において、ＥＳＤによるゲート酸化膜破壊を抑制することができる。また、実装後、溶断部を溶断することにより、複数の入出力端子３１ａ〜３１ｉ，３２ａ〜３２ｉ，３３ａ〜３３ｉ，３４ａ〜３４ｉに容量成分を有する素子が接続されていないので、入出力端子３１ａ〜３１ｉ，３２ａ〜３２ｉ，３３ａ〜３３ｉ，３４ａ〜３４ｉから入出力される入出力信号の信号レベルの減衰や伝搬遅延を生じることなく、小型化が可能となる。
【００３０】
（第４の実施の形態）
本発明の第４の実施の形態に係る入力保護回路は、図９に示すように、図１で示した入力保護回路の溶断部５に用いられるヒューズＦ１に並列に、更にアンチヒューズＡＦと再溶断用ヒューズＦ２からなる直列回路を備える。第１から第３の実施形態で示した入力保護回路では、内部回路２に電圧が印加されない構造となっているので、入力保護回路の溶断部５の溶断前は、内部回路２に電圧や信号が印加出来ない。チップの状態での特性評価が出来ないので、第１から第３の実施形態で示した入力保護回路は、ヒューズＦ１を形成する前にウエハダイソートで内部回路２の動作を評価していた。これに対し、第４の実施形態に係る入力保護回路は、出荷前にチップの状態で、特性評価を行うことができる。
【００３１】
本発明の第４の実施の形態に係る入力保護回路の溶断部５の溶断前の動作を、図９を参照しながら説明する。ウエハ上に形成されるチップの状態である内部回路２は、ヒューズＦ１によって保護されている。
【００３２】
溶断部５の溶断前において、ESDが第１の入出力端子３と第２の入出力端子４との間に印加される。すなわち、ＥＳＤは、第１の入出力端子３を介してヒューズＦ１に印加されるので、入出力端子に接続された半導体集積回路内部のゲート酸化膜破壊は発生しない。尚、ＥＳＤにより発生する電流は微弱であるので、ヒューズＦ１は溶断されない。
【００３３】
内部回路２の動作を確認するため、半導体集積回路をテストボードに装着後、半導体集積回路の第１の入出力端子３と第２の入出力端子４との間に溶断設定電流を流しヒューズＦ１を溶断し、第１の入出力端子３と第２の入出力端子４を電気的に分離させ、一旦保護状態を解除する。ヒューズＦ１の溶断条件は、金属配線の材質と断面積によって定められる。半導体集積回路上に搭載される内部回路２は、製品出荷前に確認すべき仕様の通り動作するか評価される。評価終了後に、アンチヒューズＡＦは、導通設定電圧が印加され、電気的に導通するようになる。アンチヒューズＡＦが導通すると、第１の入出力端子３及び第２の入力端子４がヒューズＦ２によって接続され、保護状態に戻る。アンチヒューズＡＦが導通後、チップの状態である半導体集積回路は、評価ボードから取り外される。
【００３４】
評価ボードから取り外された半導体集積回路は、出荷後回路基板に実装される。回路基板に実装された半導体集積回路の再溶断用ヒューズＦ２は、第１の入出力端子３と第２の入出力端子４との間に溶断設定電流を流すと溶断される。
【００３５】
第４の実施の形態に係る入力保護回路によれば、実装以前の工程において、ＥＳＤによるゲート酸化膜破壊を抑制することができる。また、実装後、溶断部を溶断することにより、第１の入出力端子３、第２の入出力端子４に容量成分を有する素子が接続されていないので、第１の入出力端子３、第２の入出力端子４から入出力される入出力信号の信号レベルの減衰や伝搬遅延を生じることなく、小型化が可能となる。更に、アンチヒューズＡＦに電圧を印加し再度入出力端子間をヒューズＦ２で接続し保護することにより、内部回路２の動作評価後も内部回路２を再び保護することができる。
【００３６】
（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３７】
既に述べた第２及び第３の実施の形態の説明においては、それぞれの入出力端子はヒューズで接続されると説明しているが、第４の実施の形態で示すようなアンチヒューズＡＦを含む溶断部５を用いることが可能である。
【００３８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００３９】
【発明の効果】
本発明によれば、実装以前の工程において、ＥＳＤによるゲート酸化膜破壊を抑制することができる。また、実装後、溶断部を溶断することにより、入出力信号の信号レベルの減衰や伝搬遅延を生じることなく、小型化が可能な入力保護回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る入力保護回路を説明する図である。
【図２】本発明の第１の実施の形態に係る入力保護回路の溶断部を説明する図である。
【図３】本発明の第１の実施の形態に係る入力保護回路の内部回路を説明する図である。
【図４】本発明の第２の実施の形態に係る入力保護回路を説明する図である。
【図５】本発明の第２の実施の形態に係る入力保護回路にＥＳＤが印加された場合の電流経路を説明する図である。
【図６】本発明の第３の実施の形態に係る入力保護回路を説明する図である。
【図７】本発明の第３の実施の形態に係る入力保護回路にＥＳＤが印加された場合の電流経路を説明する図である。
【図８】本発明の第３の実施の形態に係る入力保護回路を説明する図である。
【図９】本発明の第４の実施の形態に係る入力保護回路を説明する図である。
【符号の説明】
１…半導体チップ
２…内部回路
３…第１の入出力端子
４…第２の入出力端子
５…溶断部
１１ａ〜１１ｉ，１２ａ〜１２ｉ，１３ａ〜１３ｉ，１４ａ〜１４ｉ…入出力端子
１５…電流経路
２１ａ〜２１ｉ，２２ａ〜２２ｉ，２３ａ〜２３ｉ，２４ａ〜２４ｉ…溶断部
２５…電気配線
２６…電気配線
３１ａ〜３１ｉ，３２ａ〜３２ｉ，３３ａ〜３３ｉ，３４ａ〜３４ｉ…入出力
３１〜３４…第１〜第４の端子群
３５…電流経路
４１ａ〜４１ｈ，４２ａ〜４２ｈ，４３ａ〜４３ｈ，４４ａ〜４４ｈ…溶断部
ＡＦ…アンチヒューズ
Ｆ１…ヒューズ
Ｆ２…再溶断用ヒューズ
Claims (13)
- 半導体チップと、
前記半導体チップ上に配置された内部回路と、
前記半導体チップ上に配置され、前記内部回路に接続された第１の入出力端子と、
前記半導体チップ上に配置され、前記内部回路に接続され、且つ、前記第１の入出力端子に隣接する位置に配置された第２の入出力端子と、
前記半導体チップ上に配置され、一端が前記第１の入出力端子に接続され、他端が前記第２の入出力端子に接続された溶断部
とを備えることを特徴とする入力保護回路。 - 前記溶断部は、前記第１の入出力端子と前記第２の入出力端子間に溶断設定電流を流すと溶断されることを特徴とする請求項１に記載の入力保護回路。
- 前記溶断部は、前記第１の入出力端子と前記第２の入出力端子との間に接続されたヒューズを備えることを特徴とする請求項１に記載の入力保護回路。
- 前記溶断部は、前記ヒューズと並列に、前記第１の入出力端子と前記第２の入出力端子間に直列に接続されたアンチヒューズ及び再溶断用ヒューズとを更に備えることを特徴とする請求項３に記載の入力保護回路。
- 前記アンチヒューズは、導通設定電圧が印加されると導通するようになることを特徴とする請求項４に記載の入力保護回路。
- 前記再溶断用ヒューズは、前記アンチヒューズの導通後に、更に前記第１の入出力端子と前記第２の入出力端子間に溶断設定電流を流すと溶断されることを特徴とする請求項５に記載の入力保護回路。
- 半導体チップと、
前記半導体チップ上に配置された内部回路と、
前記半導体チップ上に配置され、前記内部回路に接続された複数の入出力端子と、
前記半導体チップ上に配置され、前記複数の入出力端子のうち互いに隣接する入出力端子間に配置され、一端及び他端が前記隣接する入出力端子のそれぞれに接続された複数の溶断部
とを備えることを特徴とする入力保護回路。 - 半導体チップと、
前記半導体チップ上に配置された内部回路と、
前記半導体チップ上に配置され、前記内部回路に接続された複数の入出力端子を有する複数の端子群と、
前記半導体チップ上に配置され、前記複数の端子群を互いに接続する電気配線と、
前記半導体チップ上に配置され、前記複数の入出力端子のうち互いに隣接する入出力端子間のそれぞれに配置され、一端及び他端が前記隣接する入出力端子のそれぞれに接続された複数の溶断部
とを備えることを特徴とする入力保護回路。 - 前記複数の溶断部は、前記複数の入出力端子のうち互いに隣接する入出力端子間のそれぞれに溶断設定電流を流すと溶断されることを特徴とする請求項７または８に記載の入力保護回路。
- 前記溶断部は、前記複数の入出力端子のうち互いに隣接する入出力端子間のそれぞれの間に接続されたヒューズを備えることを特徴とする請求項７または８に記載の入力保護回路。
- 前記溶断部は、前記ヒューズと並列に、前記複数の入出力端子のうち互いに隣接する入出力端子間のそれぞれに直列に接続されたアンチヒューズ及び再溶断用ヒューズとを更に備えることを特徴とする請求項１０に記載の入力保護回路。
- 前記アンチヒューズは、前記複数の入出力端子のうち互いに隣接する入出力端子間のそれぞれの間に導通設定電圧が印加されると導通するようになることを特徴とする請求項１１に記載の入力保護回路。
- 前記再溶断用ヒューズは、前記アンチヒューズの導通後に、更に前記複数の入出力端子のうち互いに隣接する入出力端子間のそれぞれの間に溶断設定電流を流すと溶断されることを特徴とする請求項１２に記載の入力保護回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003113179A JP3732834B2 (ja) | 2003-04-17 | 2003-04-17 | 入力保護回路 |
| US10/702,488 US6969892B2 (en) | 2003-04-17 | 2003-11-07 | Input protection circuit preventing electrostatic discharge damage of semiconductor integrated circuit |
| US11/224,938 US7402888B2 (en) | 2003-04-17 | 2005-09-14 | Input protection circuit preventing electrostatic discharge damage of semiconductor integrated circuit |
| US12/127,611 US7602041B2 (en) | 2003-04-17 | 2008-05-27 | Input protection circuit preventing electrostatic discharge damage of semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003113179A JP3732834B2 (ja) | 2003-04-17 | 2003-04-17 | 入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004319846A JP2004319846A (ja) | 2004-11-11 |
| JP3732834B2 true JP3732834B2 (ja) | 2006-01-11 |
Family
ID=33157027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003113179A Expired - Fee Related JP3732834B2 (ja) | 2003-04-17 | 2003-04-17 | 入力保護回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6969892B2 (ja) |
| JP (1) | JP3732834B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4031423B2 (ja) * | 2003-10-29 | 2008-01-09 | 株式会社東芝 | 半導体集積回路 |
| CN1930676B (zh) * | 2004-03-12 | 2010-06-16 | 罗姆股份有限公司 | 半导体装置 |
| US7291930B2 (en) * | 2005-02-23 | 2007-11-06 | Faraday Technology Corp. | Input and output circuit of an integrated circuit chip |
| US7577809B2 (en) * | 2005-11-02 | 2009-08-18 | Promethean Storage Llc | Content control systems and methods |
| US7571368B1 (en) | 2006-01-26 | 2009-08-04 | Promethean Storage Llc | Digital content protection systems and methods |
| US10083826B2 (en) * | 2006-11-02 | 2018-09-25 | Shimadzu Corporation | Input protection circuit for high-speed analogue signal and time-of-flight mass spectrometer |
| US20080145958A1 (en) * | 2006-12-15 | 2008-06-19 | International Business Machines Corporation | Monitoring of electrostatic discharge (esd) events during semiconductor manufacture using esd sensitive resistors |
| US20080170457A1 (en) * | 2007-01-12 | 2008-07-17 | International Business Machines Corporation | Method for sensing a signal in an integrated circuit complementary fuse arrangement |
| US9040406B2 (en) | 2013-03-14 | 2015-05-26 | International Business Machines Corporation | Semiconductor chip with power gating through silicon vias |
| US8754499B1 (en) * | 2013-03-14 | 2014-06-17 | International Business Machines Corporation | Semiconductor chip with power gating through silicon vias |
| US11094387B2 (en) * | 2019-06-27 | 2021-08-17 | Taiwan Semiconductor Manufacturing Company Limited | Multi-fuse memory cell circuit and method |
| CN112151098A (zh) | 2019-06-27 | 2020-12-29 | 台湾积体电路制造股份有限公司 | 多熔丝记忆体单元电路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2929784B2 (ja) | 1991-08-02 | 1999-08-03 | 日本電気株式会社 | 半導体集積回路装置 |
| US5656967A (en) * | 1995-08-07 | 1997-08-12 | Micron Technology, Inc. | Two-stage fusible electrostatic discharge protection circuit |
| US5895942A (en) * | 1996-06-18 | 1999-04-20 | Kabushiki Kaisha Toshiba | Fuse selectable modules |
| US5998853A (en) * | 1997-07-25 | 1999-12-07 | Lsi Logic Corporation | Methods and apparatus for electrical marking of integrated circuits to record manufacturing test results |
| JP2001244338A (ja) | 2000-02-25 | 2001-09-07 | Toshiba Corp | 半導体集積回路装置、半導体集積回路実装基板装置および半導体集積回路装置の入力保護機能解除方法 |
| JP3907911B2 (ja) * | 2000-03-30 | 2007-04-18 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US6693783B2 (en) * | 2002-04-08 | 2004-02-17 | Exar Corporation | Bounce tolerant fuse trimming circuit with controlled timing |
| US6753482B1 (en) * | 2002-05-06 | 2004-06-22 | Micron Technology, Inc. | Semiconductor component with adjustment circuitry |
| US7705349B2 (en) * | 2002-08-29 | 2010-04-27 | Micron Technology, Inc. | Test inserts and interconnects with electrostatic discharge structures |
-
2003
- 2003-04-17 JP JP2003113179A patent/JP3732834B2/ja not_active Expired - Fee Related
- 2003-11-07 US US10/702,488 patent/US6969892B2/en not_active Expired - Fee Related
-
2005
- 2005-09-14 US US11/224,938 patent/US7402888B2/en not_active Expired - Fee Related
-
2008
- 2008-05-27 US US12/127,611 patent/US7602041B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7602041B2 (en) | 2009-10-13 |
| US7402888B2 (en) | 2008-07-22 |
| US20080230870A1 (en) | 2008-09-25 |
| US6969892B2 (en) | 2005-11-29 |
| JP2004319846A (ja) | 2004-11-11 |
| US20040207079A1 (en) | 2004-10-21 |
| US20060017134A1 (en) | 2006-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050621 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050818 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051004 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081021 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091021 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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