JPH11297837A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11297837A JPH11297837A JP9649198A JP9649198A JPH11297837A JP H11297837 A JPH11297837 A JP H11297837A JP 9649198 A JP9649198 A JP 9649198A JP 9649198 A JP9649198 A JP 9649198A JP H11297837 A JPH11297837 A JP H11297837A
- Authority
- JP
- Japan
- Prior art keywords
- address bus
- circuit
- becomes
- broken
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体装置のデザインルールが微細化されるに
伴い、上記の切断される配線も微細化されていく。例え
ば、半導体記憶装置の冗長回路使用時に一般的に使われ
るヒューズ配線も微細化されていくため、ヒューズ配線
を切断するためのレーザリペア装置のレーザ照射のため
の位置決め精度も高い精度のものが要求される。しか
し、新しい世代の製品に新しい装置を用いていたので
は、製造コストは上昇する一方である。 【解決手段】複数の配線のどれか１本でも切断されれ
ば、回路が切り替わる回路構成により課題を解決するも
のである。 【効果】レーザ光線の切断される配線への、照射位置ず
れによる切断不良により、回路切り替え不良の発生を低
減することができる。
伴い、上記の切断される配線も微細化されていく。例え
ば、半導体記憶装置の冗長回路使用時に一般的に使われ
るヒューズ配線も微細化されていくため、ヒューズ配線
を切断するためのレーザリペア装置のレーザ照射のため
の位置決め精度も高い精度のものが要求される。しか
し、新しい世代の製品に新しい装置を用いていたので
は、製造コストは上昇する一方である。 【解決手段】複数の配線のどれか１本でも切断されれ
ば、回路が切り替わる回路構成により課題を解決するも
のである。 【効果】レーザ光線の切断される配線への、照射位置ず
れによる切断不良により、回路切り替え不良の発生を低
減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、配線を切断するこ
とにより内部回路に切替えを行う回路を有する半導体装
置の回路構成に関する。
とにより内部回路に切替えを行う回路を有する半導体装
置の回路構成に関する。
【０００２】
【従来の技術】従来の、例えば多結晶シリコン配線を切
断することによって、内部回路の切り替えを行う場合、
１つの内部回路を切り替えるためには１つの多結晶シリ
コン配線を切断していた。
断することによって、内部回路の切り替えを行う場合、
１つの内部回路を切り替えるためには１つの多結晶シリ
コン配線を切断していた。
【０００３】従来の、１つの多結晶シリコン配線を切断
することによって、１つの内部回路の切り替えを行う部
分の回路方式は図２のようであった。図２は従来の方法
で作られている、半導体メモリーの冗長回路の切り替え
部分の回路図である。１０１は切断される多結晶シリコ
ンにより形成されるヒューズ、１０２は抵抗、１０３は
インバータ、１０４はアドレス・バス、１０５はトラン
スファゲート、１０６はトランスファゲート、１０７は
アドレス・バス、１０８は冗長アドレス・バスである。
ヒューズ１０１を切断することにより、アドレス・バス
１０４をアドレス・バス１０７から冗長アドレス・バス
１０８につなぎ替える動作を説明する。ヒューズ１０１
は切断される前は導通状態であるため、インバータ１０
３の入力は”Ｈ”レベルであり、インバータ１０３の出
力は”Ｌ”レベルとなるため、トランスファゲート１０
５はオン状態、トランスファゲート１０６はオフ状態と
なり、アドレス・バス１０４はアドレス・バス１０７と
接続される。
することによって、１つの内部回路の切り替えを行う部
分の回路方式は図２のようであった。図２は従来の方法
で作られている、半導体メモリーの冗長回路の切り替え
部分の回路図である。１０１は切断される多結晶シリコ
ンにより形成されるヒューズ、１０２は抵抗、１０３は
インバータ、１０４はアドレス・バス、１０５はトラン
スファゲート、１０６はトランスファゲート、１０７は
アドレス・バス、１０８は冗長アドレス・バスである。
ヒューズ１０１を切断することにより、アドレス・バス
１０４をアドレス・バス１０７から冗長アドレス・バス
１０８につなぎ替える動作を説明する。ヒューズ１０１
は切断される前は導通状態であるため、インバータ１０
３の入力は”Ｈ”レベルであり、インバータ１０３の出
力は”Ｌ”レベルとなるため、トランスファゲート１０
５はオン状態、トランスファゲート１０６はオフ状態と
なり、アドレス・バス１０４はアドレス・バス１０７と
接続される。
【０００４】レーザの照射によりヒューズ１０１を切断
してやると、抵抗１０２によりインバータ１０３の入力
はプルダウンされ、インバータ１０３の入力は”Ｌ”レ
ベルとなり、インバータ１０３の出力は”Ｈ”レベルと
なるため、トランスファゲート１０５はオフ状態、トラ
ンスファゲート１０６はオン状態となり、アドレス・バ
ス１０４はアドレス・バス１０７と切り離され、冗長ア
ドレス・バス１０８と接続される。
してやると、抵抗１０２によりインバータ１０３の入力
はプルダウンされ、インバータ１０３の入力は”Ｌ”レ
ベルとなり、インバータ１０３の出力は”Ｈ”レベルと
なるため、トランスファゲート１０５はオフ状態、トラ
ンスファゲート１０６はオン状態となり、アドレス・バ
ス１０４はアドレス・バス１０７と切り離され、冗長ア
ドレス・バス１０８と接続される。
【０００５】
【発明が解決しようとする課題】半導体装置のデザイン
ルールが微細化されるに伴い、上記の切断される配線も
微細化されていく。例えば、半導体記憶装置の冗長回路
使用時に一般的に使われるヒューズ配線も微細化されて
いくため、ヒューズ配線を切断するためのレーザリペア
装置のレーザ照射のための位置決め精度も高い精度のも
のが要求される。しかし、新しい世代の製品に新しい装
置を用いていたのでは、製造コストは上昇する一方であ
る。
ルールが微細化されるに伴い、上記の切断される配線も
微細化されていく。例えば、半導体記憶装置の冗長回路
使用時に一般的に使われるヒューズ配線も微細化されて
いくため、ヒューズ配線を切断するためのレーザリペア
装置のレーザ照射のための位置決め精度も高い精度のも
のが要求される。しかし、新しい世代の製品に新しい装
置を用いていたのでは、製造コストは上昇する一方であ
る。
【０００６】そこで本発明では、一世代前の位置決め精
度の高くないレーザリペア装置を用いて、確実にヒュー
ズ配線を切断する手法を提供することにある。
度の高くないレーザリペア装置を用いて、確実にヒュー
ズ配線を切断する手法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の回路構成は、複数の配線のど
れか１本でも切断されれば、回路が切り替わる回路構成
により課題を解決するものである。
に、本発明の半導体装置の回路構成は、複数の配線のど
れか１本でも切断されれば、回路が切り替わる回路構成
により課題を解決するものである。
【０００８】
【作用】切断されるべき配線が複数本（例えばＮ本（Ｎ
≧２）あり、その内１本でも切断されれば回路が切り替
わるということであれば、切断するべき配線がただ１本
の時と比較しても、切断が失敗する確立は１／Ｎにな
る。
≧２）あり、その内１本でも切断されれば回路が切り替
わるということであれば、切断するべき配線がただ１本
の時と比較しても、切断が失敗する確立は１／Ｎにな
る。
【０００９】
【本発明の実施の形態】以下、本発明について実施例に
基いて説明していく。
基いて説明していく。
【００１０】図１は本発明を用いた半導体メモリーの冗
長回路の切り替え部分の回路図である。
長回路の切り替え部分の回路図である。
【００１１】１、２、３は切断される多結晶シリコンに
より形成されるヒューズ、４、５、６はプルダウン抵
抗、７は３入力ＮＡＮＤゲート、８はインバータ９はア
ドレス・バス、１０はトランスファゲート、１１はトラ
ンスファゲート、１２はアドレス・バス、１３は冗長ア
ドレス・バスである。
より形成されるヒューズ、４、５、６はプルダウン抵
抗、７は３入力ＮＡＮＤゲート、８はインバータ９はア
ドレス・バス、１０はトランスファゲート、１１はトラ
ンスファゲート、１２はアドレス・バス、１３は冗長ア
ドレス・バスである。
【００１２】次にヒューズ１、２、３のうちの少なくと
も１本を切断することにより、アドレス・バス９をアド
レス・バス１２から冗長アドレス・バス１３につなぎ替
える動作を説明する。ヒューズ１、２、３はレーザ光線
により、切断される前は導通状態であるため、３入力Ｎ
ＡＮＤゲート７の入力はすべて”Ｈ”レベルであり、３
入力ＮＡＮＤゲート７の出力は”Ｌ”レベルとなり、イ
ンバータ８の出力は”Ｈ”レベルとなるため、トランス
ファゲート１０はオン状態、トランスファゲート１１は
オフ状態となり、アドレス・バス９はアドレス・バス１
２と接続される。
も１本を切断することにより、アドレス・バス９をアド
レス・バス１２から冗長アドレス・バス１３につなぎ替
える動作を説明する。ヒューズ１、２、３はレーザ光線
により、切断される前は導通状態であるため、３入力Ｎ
ＡＮＤゲート７の入力はすべて”Ｈ”レベルであり、３
入力ＮＡＮＤゲート７の出力は”Ｌ”レベルとなり、イ
ンバータ８の出力は”Ｈ”レベルとなるため、トランス
ファゲート１０はオン状態、トランスファゲート１１は
オフ状態となり、アドレス・バス９はアドレス・バス１
２と接続される。
【００１３】レーザ光線の照射によりヒューズ１、２、
３のうち、どれか１本でも切断されると、例えば、いま
ヒューズ１のみ切断されたとすると、プルダウン抵抗４
により３入力ＮＡＮＤゲート７の入力のうち１本が”
Ｌ”レベルとなり、３入力ＮＡＮＤゲートの出力は”
Ｈ”レベルとり、インバータ８の出力は”Ｌ”となるた
め、トランスファゲート１０はオフ状態、トランスファ
ゲート１１はオン状態となり、アドレス・バス９はアド
レス・バス１２と切り離され、冗長アドレス・バス１３
と接続される。
３のうち、どれか１本でも切断されると、例えば、いま
ヒューズ１のみ切断されたとすると、プルダウン抵抗４
により３入力ＮＡＮＤゲート７の入力のうち１本が”
Ｌ”レベルとなり、３入力ＮＡＮＤゲートの出力は”
Ｈ”レベルとり、インバータ８の出力は”Ｌ”となるた
め、トランスファゲート１０はオフ状態、トランスファ
ゲート１１はオン状態となり、アドレス・バス９はアド
レス・バス１２と切り離され、冗長アドレス・バス１３
と接続される。
【００１４】
【発明の効果】以上述べたように、本発明によれば、１
つの内部回路を切り替えるために切断される配線を複数
本にして、そのうちの１本でも切断されれば内部回路が
切り替わるような回路方式をとることにより、レーザ光
線の切断される配線への、照射位置ずれによる切断不良
により、回路切り替え不良の発生を低減することができ
る。
つの内部回路を切り替えるために切断される配線を複数
本にして、そのうちの１本でも切断されれば内部回路が
切り替わるような回路方式をとることにより、レーザ光
線の切断される配線への、照射位置ずれによる切断不良
により、回路切り替え不良の発生を低減することができ
る。
【図１】本発明を用いたた半導体メモリーの冗長回路の
切り替え部分の回路図である。
切り替え部分の回路図である。
【図２】従来の方法を用いた半導体メモリーの冗長回路
の切り替え部分の回路図である。
の切り替え部分の回路図である。
１・・・ヒューズ ２・・・ヒューズ ３・・・ヒューズ ４・・・プルダウン抵抗 ５・・・プルダウン抵抗 ６・・・プルダウン抵抗 ７・・・３入力ＮＡＮＤゲート ８・・・インバータ ９・・・アドレス・バス １０・・・トランスファゲート １１・・・トランスファゲート １２・・・アドレス・バス １３・・・冗長アドレス・バス １０１・・・ヒューズ １０２・・・プルダウン抵抗 １０３・・・インバータ １０４・・・アドレス・バス １０５・・・トランスファゲート １０６・・・トランスファゲート １０７・・・アドレス・バス １０８・・・冗長アドレス・バス
Claims (2)
- 【請求項１】配線を切断することによって、内部回路の
切り替えを行う回路を有するもので、１つの内部回路を
切り替えるために切断される配線が複数本あることを特
徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、複数
本ある配線のうちの１本でも切断されれば内部回路が切
り替わるような回路を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9649198A JPH11297837A (ja) | 1998-04-08 | 1998-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9649198A JPH11297837A (ja) | 1998-04-08 | 1998-04-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297837A true JPH11297837A (ja) | 1999-10-29 |
Family
ID=14166560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9649198A Withdrawn JPH11297837A (ja) | 1998-04-08 | 1998-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297837A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110806A (ja) * | 2000-09-29 | 2002-04-12 | Rohm Co Ltd | Ｉｃチップおよび半導体装置 |
| JP2007073735A (ja) * | 2005-09-07 | 2007-03-22 | Nec Electronics Corp | 半導体装置 |
| JP2007116045A (ja) * | 2005-10-24 | 2007-05-10 | Elpida Memory Inc | 半導体装置 |
| US7529147B2 (en) | 2005-11-11 | 2009-05-05 | Nec Electronics Corporation | Semiconductor device and method of fabricating the same |
| US7579673B2 (en) | 2005-08-24 | 2009-08-25 | Nec Electronics Corporation | Semiconductor device having electrical fuse |
-
1998
- 1998-04-08 JP JP9649198A patent/JPH11297837A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110806A (ja) * | 2000-09-29 | 2002-04-12 | Rohm Co Ltd | Ｉｃチップおよび半導体装置 |
| US7579673B2 (en) | 2005-08-24 | 2009-08-25 | Nec Electronics Corporation | Semiconductor device having electrical fuse |
| US7777298B2 (en) | 2005-08-24 | 2010-08-17 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| JP2007073735A (ja) * | 2005-09-07 | 2007-03-22 | Nec Electronics Corp | 半導体装置 |
| US8217709B2 (en) | 2005-09-07 | 2012-07-10 | Renesas Electronics Corporation | Semiconductor device |
| US8339182B2 (en) | 2005-09-07 | 2012-12-25 | Renesas Electronics Corporation | Semiconductor device |
| US8461907B2 (en) | 2005-09-07 | 2013-06-11 | Renesas Electronics Corporation | Semiconductor device |
| JP2007116045A (ja) * | 2005-10-24 | 2007-05-10 | Elpida Memory Inc | 半導体装置 |
| US7529147B2 (en) | 2005-11-11 | 2009-05-05 | Nec Electronics Corporation | Semiconductor device and method of fabricating the same |
| US7835211B2 (en) | 2005-11-11 | 2010-11-16 | Nec Electronics Corporation | Semiconductor device and method of fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050705 |