JP3592885B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に係るものであり、特に、単位半導体記憶装置を任意の規模で搭載する半導体記憶装置に有効な技術に関するものである。
【０００２】
【従来の技術】
従来、半導体記憶装置は、製造に於いて、同一ウェハ上に同一の容量を持った複数の半導体記憶装置を搭載している。そして、ダイシング線に沿って切断し、個々の半導体記憶装置としてパッケージされている。個々の半導体記憶装置は、すべて同一の容量である。
【０００３】
また、半導体記憶装置の多くは、欠陥及び製造上の不良がある場合を想定して、ある程度の規模の冗長回路を、その内部に設けている。これにより、欠陥等が生じた場合は、欠陥部分を予備の冗長回路に置き換えて、半導体記憶装置を正常動作させている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体記憶装置には、以下に示す問題点があった。
【０００５】
例えば、半導体記憶装置の一つである１６Ｍｂｉｔ ＤＲＡＭを例にとると、該１６Ｍｂｉｔ ＤＲＡＭにおいては、同一ウェハ上に同一容量（１６Ｍｂｉｔ）を持った半導体記憶装置のみを搭載している。この１６Ｍｂｉｔ ＤＲＡＭチップが、例えば５％分の冗長回路を持っているとすると、回路上の欠陥や製造上の不良が、例えば、全体の６％相当発生すると、回路の残り９４％は、正常に動作する場合でも、このチップは不良品となり、これが生産歩留まりを悪化させ、チップコスト増を招くという問題点があった。
【０００６】
また、特開平４−３７３１６９号公報に示されるカットダウンという設計手法を用いて、１６Ｍｂｉｔ ＤＲＡＭより、８Ｍｂｉｔ ＤＲＡＭや４Ｍｂｉｔ ＤＲＡＭなどを製造する場合、１６Ｍｂｉｔ ＤＲＡＭより、必要となる記憶回路や制御回路などを切り出し、新たに８Ｍｂｉｔ ＤＲＡＭや４Ｍｂｉｔ ＤＲＡＭを設計し、製造する必要があり、その設計、製造に時間が必要になるという問題があった。
【０００７】
本発明は、上記従来の問題点に鑑みなされたものであり、半導体集積回路装置の生産歩留まりを向上させ、また、カットダウンチップを容易に得ることができる半導体集積回路装置を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明の半導体集積回路は、ウエハ上の隣接領域に形成され、それぞれが個別に半導体集積回路装置を構成し得る複数の単位半導体集積回路の結合により構成される、記憶手段及び回路短絡防止回路（例えば、ヒューズ回路）を備えた半導体集積回路装置であって、
各単位半導体集積回路間のダイシング領域に形成される制御回路を備え、
前記制御回路は、当該制御回路が形成されたダイシング領域の両側に設けられた単位半導体集積回路それぞれから出力される上位アドレス信号を入力して、前記単位半導体集積回路内の下位アドレスをデコードするアドレスデコーダ回路を活性化するための制御信号を生成し、前記単位半導体集積回路それぞれに出力することを特徴とする。
【００１１】
更に、ダイシング領域部分に於いて切断を行うことにより形成される、１又は複数の前記単位半導体集積回路から成ることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
【００１３】
図１は、半導体記憶装置を例にとって示した、本発明の半導体集積回路装置に係る原理図である。
【００１４】
ウエハ上に複数の単位半導体記憶装置１が配置されている。下の図は、拡大図であり、各単位半導体記憶装置１は、入出力回路部２、論理回路部３及び記憶回路部４を含み、単一の単位半導体記憶装置のみで、一つの独立した半導体記憶装置を構成できる構成となっている。また、５は、各単位半導体記憶装置間のダイシング線である。
【００１５】
本発明に係る半導体記憶装置においては、ウエハ上の、例えば、２×２＝４個の単位半導体記憶装置１１、１２、１３及び１４が、一つの集合体を構成しており（この集合体を構成する単位半導体記憶装置の個数は、４個に限定されるものではなく、任意に設定することができる）、ダイシング線５１、５２、５３および５４で切断して切り出される該４個の単位半導体記憶装置全体で、単位半導体記憶装置１の４倍の容量を持つ一つの半導体記憶装置が構成される。また、例えば、上記４個の単位半導体記憶装置で、１６Ｍｂｉｔ ＤＲＡＭが構成されるとすると、更に、ダイシング線５５で切断することにより、２個の８Ｍｂｉｔ ＤＲＡＭが、また、ダイシング線５６においても切断することにより、４個の４Ｍｂｉｔ ＤＲＡＭを得ることができる構成となっている。
【００１６】
一つの集合体を構成する各単位半導体記憶装置間の接続は、各単位半導体記憶装置内に設けられるヒューズ回路及び各単位半導体記憶装置間のダイシング領域に形成される接続回路を介して行われる構成となっている。
【００１７】
更に述べるならば、上記各単位半導体記憶装置間のダイシング領域に形成される接続回路は配線から成り、上記各単位半導体記憶装置の内部に、単一の単位半導体記憶装置により半導体記憶装置を構成する場合と、複数の単位半導体記憶装置の結合により半導体記憶装置を構成する場合との構成切替回路を設ける構成となっている。
【００１８】
或いはまた、各単位半導体記憶装置間のダイシング領域に形成される接続回路が、該ダイシング領域の両側に設けられる単位半導体記憶装置から出力される信号に対して所定の処理を施して、単位半導体記憶装置に入力する制御回路により構成される構成となっている。
【００１９】
したがって、例えば、単位半導体記憶装置１１に欠陥等が生じており、１６Ｍｂｉｔ ＤＲＡＭとしては、冗長回路で救済不能のとき、従来であれば、１６Ｍｂｉｔ ＤＲＡＭ全体が不良となっていたが、本発明によれば、ダイシング線５５および５６で切断することにより、各１個の４Ｍｂｉｔ ＤＲＡＭと８Ｍｂｉｔ ＤＲＡＭ、又は３個の４Ｍｂｉｔ ＤＲＡＭを得ることができ、不良品として捨て去られるウエハ部分の面積を低減させることができて、生産歩留まりを向上させることができるものである。
【００２０】
すなわち、本発明によれば、大部分が正常に動作するにもかかわらず、不良品となってしまう半導体記憶装置を、単位半導体記憶装置を任意の数で一体化させることにより、本来、不良品とされる半導体記憶装置のウエハ上の面積を低減、すなわち、半導体記憶装置の生産歩留まりを向上させることができる。また、同時にカットダウンした半導体記憶装置も得ることができるものである。
【００２１】
図２は、本発明に係る半導体記憶装置を、単位半導体記憶装置の容量を４Ｍｂｉｔとし、最大容量を１６Ｍｂｉｔとして構成した実施形態のウエハの一部平面図である。図に示すように、１６Ｍｂｉｔ ＤＲＡＭチップ８を構成するために、４Ｍｂｉｔ ＤＲＡＭ６を４個一体化させている。これら４Ｍｂｉｔ ＤＲＡＭ６の各々の間のダイシング線５上には、一体化させるための配線と制御回路部７が配置されている。
【００２２】
このウエハより、１６Ｍｂｉｔ ＤＲＡＭチップを得る場合には、図２に於ける各１６Ｍｂｉｔ ＤＲＡＭチップ８間のダイシング線を選択し、切断することによって、図３に示すような１６Ｍｂｉｔ ＤＲＡＭチップ８を得ることができる。また、４Ｍｂｉｔ ＤＲＡＭチップと８Ｍｂｉｔ ＤＲＡＭチップを得る場合には、１６Ｍｂｉｔ ＤＲＡＭ内の、配線・制御回路部７を含む横方向のダイシング線と、縦方向ダイシング線の上半分を、更に切断することにより、図４に示すように、２個の４Ｍｂｉｔ ＤＲＡＭチップ９、９と１個の８Ｍｂｉｔ ＤＲＡＭチップ１０とを得ることができる。更に、８Ｍｂｉｔ ＤＲＡＭチップ１０を構成している各４Ｍｂｉｔ ＤＲＡＭ間の、配線・制御回路部７を含むダイシング線を切断することにより、４個の４Ｍｂｉｔ ＤＲＡＭチップ９を得ることができることも明白である。
【００２３】
以上のように、本発明においては、各単位半導体記憶装置間の、配線・制御回路部を含むダイシング線を切断して、より小容量の半導体記憶装置を作成しているため、切断の際に配線の短絡等が生じて回路短絡を引き起こす可能性が高い。その防止のために、図４に示しているように、各単位半導体記憶装置（４Ｍｂｉｔ ＤＲＡＭ）の周辺部に回路短絡防止回路１２を設けている。この回路短絡防止回路１２は、例えば、ヒューズ回路によって構成することができ、配線・制御回路部７が形成されているダイシング線を切断する場合は、該切断ダイシング線に対応して設けられているヒューズ回路のヒューズを切断することによって、たとえ、ダイシング線の切断によって短絡が生じたとしても、該短絡部分と、各単位半導体記憶装置の内部回路との間を、ヒューズの切断によって分離することができるため、不良の発生を防止することができるものである。
【００２４】
かかる本発明の半導体記憶装置によれば、例えば、図５に示すように、単位半導体記憶装置（４Ｍｂｉｔ ＤＲＡＭ）１１に欠陥等が生じており、１６Ｍｂｉｔ ＤＲＡＭとしては、冗長回路で救済不能のとき、従来であれば、１６Ｍｂｉｔ ＤＲＡＭチップ８全体が不良となっていたが、本発明によれば、図６に示すように、ダイシング線５５および５６で切断することにより、各１個の４Ｍｂｉｔ ＤＲＡＭチップ９と８Ｍｂｉｔ ＤＲＡＭチップ１０を得ることができ、また、図７に示すように切断することにより、３個の４Ｍｂｉｔ ＤＲＡＭチップ９、９、９を得ることができる。したがって、不良品として捨て去られるウエハ部分の面積を低減させることができて、生産歩留まりを向上させることができるものである。
【００２５】
次に、ダイシング線上に配置される配線・制御回路部７について説明する。
【００２６】
図９は、その一つの構成例を示す図である。図９は、図８に示されるように、横方向の２個の単位半導体記憶装置（４Ｍｂｉｔ ＤＲＡＭ）６、６で、一つの集合体が構成される場合の構成例である。具体的には、４Ｍｂｉｔ ＤＲＡＭから８Ｍｂｉｔ ＤＲＡＭに容量が増加する場合に付加される最上位のアドレスビット信号の処理回路であり、信号配線１７とアドレスデコード回路１８とを含む。なお、図１０に示すように、集合体を構成する各４Ｍｂｉｔ ＤＲＡＭ毎に、８Ｍｂｉｔ ＤＲＡＭに必要なアドレス信号入力端子Ａ０〜Ａｎが設けられており、更に、２個の４Ｍｂｉｔ ＤＲＡＭの対応する端子間は、ダイシング領域に形成される配線Ｌと、各４Ｍｂｉｔ ＤＲＡＭ内に設けられるヒューズ回路Ｆとを介して接続されている。したがって、パッケージの各アドレス端子は、それぞれ、何れかの４Ｍｂｉｔ ＤＲＡＭの対応する端子と、接続されていればよい。なお、図示はしていないが、データ入出力端子、各種制御信号入力端子についても、それぞれ、各４Ｍｂｉｔ ＤＲＡＭ毎に、必要数の端子が形成されており、且つ、各４Ｍｂｉｔ ＤＲＡＭの対応する端子間は、同様に、ダイシング領域に形成される配線と、各４Ｍｂｉｔ ＤＲＡＭ内に設けられるヒューズ回路とを介して接続されている。
【００２７】
図９に於けるアドレス信号（Ａ）１３及びアドレス信号（Ｂ）１４は、各４Ｍｂｉｔ ＤＲＡＭより出力される最上位のアドレスビット信号Ａｎであり、レベル的には同一の信号である。１８は、上記信号を受けて、アドレスデコード信号（Ｃ）１５及びアドレスデコード信号（Ｄ）１６を出力するアドレスデコード回路である。入力される最上位のアドレスビット信号ＡｎがＨレベルであれば、右側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号（Ｄ）１６がＨレベルとなり、左側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号（Ｃ）１５がＬレベルとなる。一方、入力される最上位のアドレスビット信号ＡｎがＬレベルであれば、右側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号（Ｄ）１６がＬレベルとなり、左側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号（Ｃ）１５がＨレベルとなる。各４Ｍｂｉｔ ＤＲＡＭ内のデコーダ回路Ｄは、最上位ビットを除いた残りのアドレス信号Ａ０〜Ａｎ−１をデコードする構成となっており、更に、その活性・非活性が、上記アドレスデコード信号１５又は１６により制御される構成となっている。すなわち、入力される上記アドレスデコード信号がＨレベルであれば、活性化されて、入力アドレス信号に基づくデコード信号を出力し、一方、入力される上記アドレスデコード信号がＬレベルであれば、非活性となり、デコード信号は出力しない構成となっている。したがって、８Ｍｂｉｔ ＤＲＡＭを構成した場合は、最上位のアドレスビット信号がＨレベルのときは、右側の４Ｍｂｉｔ ＤＲＡＭが選択され、最上位のアドレスビット信号がＬレベルのときは、左側の４Ｍｂｉｔ ＤＲＡＭが選択される。
【００２８】
図１１は、各４Ｍｂｉｔ ＤＲＡＭ内の回路短絡防止回路１２も含めて示した構成図である。回路短絡防止回路１２は、ヒューズ回路１９と、ヒューズ切断時のレベル設定用の高抵抗回路２０とを含む。８Ｍｂｉｔ ＤＲＡＭチップを構成したときの動作は上述の通りであるが、配線・制御回路部７を含むダイシング線で切断して、２個の４Ｍｂｉｔ ＤＲＡＭチップを構成するときは、回路短絡防止回路１２中のヒューズを切断する。これによりアドレスデコード信号（Ｃ）１５及びアドレスデコード信号（Ｄ）１６は共にＨレベルに設定され、何れの４Ｍｂｉｔ ＤＲＡＭチップ（不良品でない場合）も正常に動作する。なお、このときは、上記アドレス端子間等の接続経路中に設けられるヒューズも、すべて切断する。
【００２９】
図１２は、配線・制御回路部７の他の構成例を示す図である。図１２は、上記図２に示されるように、縦方向２個、横方向２個の合計４個の単位半導体記憶装置（４Ｍｂｉｔ ＤＲＡＭ）６、６、６、６で、一つの集合体が構成される場合の構成例である。具体的には、４Ｍｂｉｔ ＤＲＡＭから８Ｍｂｉｔ ＤＲＡＭに、更に、１６Ｍｂｉｔ ＤＲＡＭに容量が増加する場合に付加される最上位のアドレスビット信号Ａｎと、その一つ下位（第２位）のアドレスビット信号Ａｎ−１の処理回路であり、前述の例と同様に、信号配線１７とアドレスデコード回路１８１又は１８２とを含む。なお、図１３に示すように、集合体を構成する各４Ｍｂｉｔ ＤＲＡＭ毎に、１６Ｍｂｉｔ ＤＲＡＭに必要なアドレス信号入力端子Ａ０〜Ａｎが設けられており、更に、４個の４Ｍｂｉｔ ＤＲＡＭの対応する端子間は、ダイシング領域に形成される配線Ｌと、各４Ｍｂｉｔ ＤＲＡＭ内に設けられるヒューズ回路Ｆとを介して接続されている。なお、図においては、右上部の４Ｍｂｉｔ ＤＲＡＭと左上部の４Ｍｂｉｔ ＤＲＡＭ間の配線とヒューズ回路のみを示しているが、右下部の４Ｍｂｉｔ ＤＲＡＭと、右上部及び左下部の各４Ｍｂｉｔ ＤＲＡＭ間に於いても、同様の配線及びヒューズ回路が設けられている。また、右上部の４Ｍｂｉｔ ＤＲＡＭのアドレス端子ＡｎとＡｎ−１との間はヒューズ回路Ｆ１によって接続されており、右下部の４Ｍｂｉｔ ＤＲＡＭのアドレス端子ＡｎとＡｎ−１との間は、ヒューズ回路Ｆ２とインバータＩとによって接続されている。なお、図示はしていないが、データ入出力端子、各種制御信号入力端子についても、それぞれ、各４Ｍｂｉｔ ＤＲＡＭ毎に、必要数の端子が形成されており、且つ、各４Ｍｂｉｔ ＤＲＡＭの対応する端子間は、同様に、ダイシング領域に形成される配線と、各４Ｍｂｉｔ ＤＲＡＭ内に設けられるヒューズ回路とを介して接続されている。
【００３０】
図１２に於けるアドレス信号１３１及びアドレス信号１４１は、それぞれ、各４Ｍｂｉｔ ＤＲＡＭより出力される第２位のアドレスビット信号Ａｎ−１、及び最上位のアドレスビット信号Ａｎであり、１８１は、上記両信号を受けて、アドレスデコード信号１５１及びアドレスデコード信号１６１を出力するアドレスデコード回路である。入力される両アドレスビット信号が共にＨレベルであれば、右側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１６１がＨレベルとなり、左側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１５１がＬレベルとなる。一方、入力される両アドレスビット信号が共にＬレベルであれば、右側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１６１がＬレベルとなり、左側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１５１がＨレベルとなる。各４Ｍｂｉｔ ＤＲＡＭ内のデコーダ回路Ｄは、最上位ビットと第２位ビットを除いた残りのアドレス信号Ａ０〜Ａｎ−２をデコードする構成となっており、更に、その活性・非活性が、上記アドレスデコード信号１５１又は１６１により制御される構成となっている。すなわち、入力される上記アドレスデコード信号がＨレベルであれば、活性化されて、入力アドレス信号に基づくデコード信号を出力し、一方、入力される上記アドレスデコード信号がＬレベルであれば、非活性となり、デコード信号は出力しない構成となっている。
【００３１】
また、図１２に於けるアドレス信号１３２及びアドレス信号１４２は、それぞれ、各４Ｍｂｉｔ ＤＲＡＭより出力される第２位のアドレスビット信号Ａｎ−１、及び最上位のアドレスビット信号Ａｎであり、１８２は、上記両信号を受けて、アドレスデコード信号１５２及びアドレスデコード信号１６２を出力するアドレスデコード回路である。入力される最上位及び第２位のアドレスビット信号が、それぞれ、Ｈレベル及びＬレベルであれば、右側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１６２がＨレベルとなり、左側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１５２がＬレベルとなる。一方、入力される最上位及び第２位のアドレスビット信号が、それぞれ、Ｌレベル及びＨレベルであれば、右側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１６２がＬレベルとなり、左側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１５２がＨレベルとなる。各４Ｍｂｉｔ ＤＲＡＭ内のデコーダ回路Ｄは、最上位ビットと第２位ビットを除いた残りのアドレス信号Ａ０〜Ａｎ−２をデコードする構成となっており、更に、その活性・非活性が、上記アドレスデコード信号１５２又は１６２により制御される構成となっている。すなわち、入力される上記アドレスデコード信号がＨレベルであれば、活性化されて、入力アドレス信号に基づくデコード信号を出力し、一方、入力される上記アドレスデコード信号がＬレベルであれば、非活性となり、デコード信号は出力しない構成となっている。
【００３２】
１６Ｍｂｉｔ ＤＲＡＭチップを構成する場合は、右上部４Ｍｂｉｔ ＤＲＡＭ中の端子ＡｎとＡｎ−１間のヒューズＦ１、及び右下部４Ｍｂｉｔ ＤＲＡＭ中の端子ＡｎとＡｎ−１間のヒューズＦ２を切断する。したがって、１６Ｍｂｉｔ ＤＲＡＭチップを構成した場合は、最上位及び第２位のアドレスビット信号が共にＨレベルのときは、右上部の４Ｍｂｉｔ ＤＲＡＭが選択され、最上位及び第２位のアドレスビット信号が、それぞれ、Ｈレベル及びＬレベルのときは、右下部の４Ｍｂｉｔ ＤＲＡＭが選択され、最上位及び第２位のアドレスビット信号が、それぞれ、Ｌレベル及びＨレベルのときは、左下部の４Ｍｂｉｔ ＤＲＡＭが選択され、最上位及び第２位のアドレスビット信号が、共にＬレベルのときは、左上部の４Ｍｂｉｔ ＤＲＡＭが選択される。
【００３３】
また、１６Ｍｂｉｔ ＤＲＡＭ内の横方向ダイシング線で切断して、２個の８Ｍｂｉｔ ＤＲＡＭチップを構成する場合は、右上部と右下部の４Ｍｂｉｔ ＤＲＡＭ間のアドレス端子間接続経路、データ端子間接続経路及び制御端子間接続経路に設けられるヒューズ回路のヒューズをすべて切断する。なお、このときは、アドレス端子間のヒューズＦ１及びＦ２は切断しない。これにより、上側及び下側の何れの８Ｍｂｉｔ ＤＲＡＭチップにおいても、アドレス信号Ａｎ−１のレベルに応じて、右側又は左側、何れかの４Ｍｂｉｔ ＤＲＡＭが選択される。
【００３４】
更に、縦方向のダイシング線で切断して、４個の４Ｍｂｉｔ ＤＲＡＭチップを構成する場合は、各４Ｍｂｉｔ ＤＲＡＭ間のアドレス端子間接続経路、データ端子間接続経路及び制御端子間接続経路に設けられるヒューズ回路のヒューズをすべて切断すると共に、各回路短絡防止回路１２中のヒューズもすべて切断する。これにより、各４Ｍｂｉｔ ＤＲＡＭチップのアドレスデコード信号はすべてＨレベルとなり、４Ｍｂｉｔ ＤＲＡＭとして正常に動作する。
【００３５】
なお、２個の４Ｍｂｉｔ ＤＲＡＭチップと１個の８Ｍｂｉｔ ＤＲＡＭチップを構成する場合についても同様であるので、詳細説明は省略する。
【００３６】
以上に説明した実施形態に於いては、ダイシング線上に、配線・制御回路部を設ける構成としていたが、結合・分離に係る制御回路を各単位半導体記憶装置内に設ける構成とすることも可能である。かかる構成とした本発明の第２の実施形態について、次に説明する。
【００３７】
図１４は、同実施形態の構成図である。また、図１５及び図１６は、それぞれ、図１４に示される、プルダウン回路ＰＤ及びプルアップ回路ＰＵの構成図である。図１５に示されるプルダウン回路においては、ヒューズが切断されていなければ、出力トランジスタＴのゲートは、Ｌレベルとなり、出力ノードは高インピーダンスとなる。一方、ヒューズが切断されていれば、出力トランジスタＴのゲートは、Ｈレベルとなり、出力ノードは、Ｌレベルとなる。また、図１６に示されるプルアップ回路においては、ヒューズが切断されていなければ、出力トランジスタＴのゲートは、Ｈレベルとなり、出力ノードは、高インピーダンスとなる。一方、ヒューズが切断されていれば、出力トランジスタＴのゲートはＬレベルとなり、出力ノードは、Ｈレベルとなる。
【００３８】
前記第１の実施形態との相違点は、デコーダ回路の活性・非活性制御信号発生回路の部分にある。すなわち、該回路を各単位半導体記憶装置に内蔵させる構成としているものである。
【００３９】
右下部の単位半導体記憶装置のデコーダ制御回路２１１は、最上位及び第２位のアドレスビット信号Ａ１１及びＡ１０が共にＬレベルのときに、デコーダ活性化信号を出力する構成となっており、左下部の単位半導体記憶装置のデコーダ制御回路２１２は、最上位及び第２位のアドレスビット信号Ａ１１及びＡ１０が、それぞれ、Ｌレベル及びＨレベルのときに、デコーダ活性化信号を出力する構成となっており、右上部の単位半導体記憶装置のデコーダ制御回路２１３は、最上位及び第２位のアドレスビット信号Ａ１１及びＡ１０が、それぞれ、Ｈレベル及びＬレベルのときに、デコーダ活性化信号を出力する構成となっており、左上部の単位半導体記憶装置のデコーダ制御回路２１４は、最上位及び第２位のアドレスビット信号Ａ１１及びＡ１０が、共にＨレベルのときに、デコーダ活性化信号を出力する構成となっている。
【００４０】
上記４個の単位半導体記憶装置全体で単一の半導体記憶装置を構成する場合は、プルダウン回路及びプルアップ回路中のヒューズも含めて何れのヒューズも切断しない。これにより、アドレス信号の上位２ビットにより、何れかの単位半導体記憶装置が選択され、更に、下位のアドレス信号により、選択された単位半導体記憶装置中のメモリセル又はメモリセル群の選択が行われる。なお、この場合、同一信号の入出力に供される端子が、各４個ずつ存在することになるが、それぞれ、内部で相互接続されているため、パッケージの各端子は、それぞれ、何れかの単位半導体記憶装置の対応する端子と接続されていればよい。
【００４１】
また、単位半導体記憶装置１個により構成される半導体記憶装置を２個と、単位半導体記憶装置２個により構成される半導体記憶装置を１個とを構成する場合は、図１４に於いて斜線を付した部分のダイシング線で切断する。更に、右上部の単位半導体記憶装置と、右下部及び左上部の各単位半導体記憶装置間のアドレス端子接続経路に含まれるヒューズＦ及び、図示はしていないが、データ端子接続経路及び制御端子接続経路に含まれるヒューズをすべて切断する。なお、右下部の単位半導体記憶装置と左下部の単位半導体記憶装置間のアドレス端子接続経路等のヒューズは切断しない。また、右上部と左上部の各単位半導体記憶装置に含まれるプルダウン回路ＰＤ及びプルアップ回路ＰＵ中のヒューズを切断する。これにより、同各単位半導体記憶装置のデコーダ制御回路の出力は、常にＨレベルとなる。また、右下部と左下部の各単位半導体記憶装置の最上位アドレスビット信号入力端子Ａ１１に接続されるプルダウン回路ＰＤのヒューズを切断する。これにより、アドレスビット信号Ａ１０のレベルに応じて、右下部又は左下部、何れかの単位半導体記憶装置のデコーダ制御信号がＨレベルとなる。
【００４２】
更に、単位半導体記憶装置１個により構成される半導体記憶装置を４個構成する場合は、上記に加えて、更に、右下部と左下部の各単位半導体記憶装置間のダイシング線で切断すると共に、該各単位半導体記憶装置間のアドレス端子接続経路等のヒューズをすべて切断し、また、残りのプルダウン回路及びプルアップ回路中のヒューズも切断する。これにより、４個の単位半導体記憶装置のデコーダ制御回路の出力は、すべて、常にＨレベルとなる。
【００４３】
【発明の効果】
以上詳細に説明したように、本発明の半導体集積回路装置は、ウエハ上の隣接領域に形成され、それぞれが個別に所定の半導体集積回路装置を構成し得る複数の単位半導体集積回路の結合により構成される半導体集積回路装置であって、各単位半導体集積回路間の接続が、各単位半導体集積回路内に設けられる回路短絡防止回路及び各単位半導体集積回路間のダイシング領域に形成される接続回路を介して行われる構成であることを特徴とするものであり、また、上記半導体集積回路装置に於けるダイシング領域部分に於いて切断を行うことにより形成される、１又は複数の単位半導体集積回路から成ることを特徴とするものであり、かかる本発明の半導体集積回路装置によれば、従来に於いては、不良品となっていたものの一部により、良品の半導体集積回路装置を構成することができるため、生産歩留まりの向上を達成することができるものである。また、単位半導体集積回路を任意の数で一体化させることができるため、カットダウンという設計手法を用いて、集積規模毎にチップ設計を行い、或いは、製造用の露光マスクを作成する必要が無く、集積規模によらず、同一ウエハを利用することができる。したがって、従来の半導体集積回路装置の製造では行えなかったマスタウエハ管理の生産を可能とするものである。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置の原理図である。
【図２】本発明の半導体集積回路装置を、単位半導体記憶装置の容量を４Ｍｂｉｔとし、最大容量を１６Ｍｂｉｔとして構成した実施形態のウエハの一部平面図である。
【図３】同実施形態のウエハより、１６Ｍｂｉｔ ＤＲＡＭチップを形成した状態を示す平面図である。
【図４】同実施形態のウエハより、４Ｍｂｉｔ ＤＲＡＭチップを２個と、８Ｍｂｉｔ ＤＲＡＭチップを１個形成した状態を示す平面図である。
【図５】同実施形態において、１６Ｍｂｉｔ ＤＲＡＭの一部である左上部の４Ｍｂｉｔ ＤＲＡＭが不良となっている状態を示す平面図である。
【図６】上記不良となった４Ｍｂｉｔ ＤＲＡＭ以外の部分から、各１個の４Ｍｂｉｔ ＤＲＡＭチップと８Ｍｂｉｔ ＤＲＡＭチップを形成した状態を示す平面図である。
【図７】上記不良となった４Ｍｂｉｔ ＤＲＡＭ以外の部分から、３個の４Ｍｂｉｔ ＤＲＡＭチップを形成した状態を示す平面図である。
【図８】本発明の半導体集積回路装置を、単位半導体記憶装置の容量を４Ｍｂｉｔとし、最大容量を８Ｍｂｉｔとして構成した実施形態のウエハの一部平面図である。
【図９】同実施形態に於いてダイシング領域に形成される配線・制御回路部の構成例を示す図である。
【図１０】同実施形態に於ける各４Ｍｂｉｔ ＤＲＡＭの内部構成の一部を示す構成図である。
【図１１】同実施形態に於いてダイシング領域に形成される配線・制御回路部、及び、各４Ｍｂｉｔ ＤＲＡＭの内部に形成される回路短絡防止回路の構成例を示す図である。
【図１２】図２に示す実施形態に於いてダイシング領域に形成される配線・制御回路部、及び、各４Ｍｂｉｔ ＤＲＡＭの内部に形成される回路短絡防止回路の構成例を示す図である。
【図１３】同実施形態に於ける各４Ｍｂｉｔ ＤＲＡＭの内部構成の一部を示す構成図である。
【図１４】本発明の他の実施形態の構成図である。
【図１５】図１４に示されるプルダウン回路の構成図である。
【図１６】図１４に示されるプルアップ回路の構成図である。
【符号の説明】
１ 単位半導体記憶装置
２ 入出力回路部
３ 論理回路部
４ 記憶回路部
５ ダイシング線
６ ４Ｍｂｉｔ ＤＲＡＭ
７ 配線・制御回路部
８ １６Ｍｂｉｔ ＤＲＡＭチップ
９ ４Ｍｂｉｔ ＤＲＡＭチップ
１０ ８Ｍｂｉｔ ＤＲＡＭチップ
１２ 回路短絡防止回路
１７ 信号配線
１８ アドレスデコード回路
１８１ アドレスデコード回路
１８２ アドレスデコード回路
１９ ヒューズ回路
２０ 高抵抗回路
２１１、…、２１４ デコーダ制御回路
Ｌ 配線
Ｆ ヒューズ回路
【発明の属する技術分野】
本発明は、半導体集積回路装置に係るものであり、特に、単位半導体記憶装置を任意の規模で搭載する半導体記憶装置に有効な技術に関するものである。
【０００２】
【従来の技術】
従来、半導体記憶装置は、製造に於いて、同一ウェハ上に同一の容量を持った複数の半導体記憶装置を搭載している。そして、ダイシング線に沿って切断し、個々の半導体記憶装置としてパッケージされている。個々の半導体記憶装置は、すべて同一の容量である。
【０００３】
また、半導体記憶装置の多くは、欠陥及び製造上の不良がある場合を想定して、ある程度の規模の冗長回路を、その内部に設けている。これにより、欠陥等が生じた場合は、欠陥部分を予備の冗長回路に置き換えて、半導体記憶装置を正常動作させている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体記憶装置には、以下に示す問題点があった。
【０００５】
例えば、半導体記憶装置の一つである１６Ｍｂｉｔ ＤＲＡＭを例にとると、該１６Ｍｂｉｔ ＤＲＡＭにおいては、同一ウェハ上に同一容量（１６Ｍｂｉｔ）を持った半導体記憶装置のみを搭載している。この１６Ｍｂｉｔ ＤＲＡＭチップが、例えば５％分の冗長回路を持っているとすると、回路上の欠陥や製造上の不良が、例えば、全体の６％相当発生すると、回路の残り９４％は、正常に動作する場合でも、このチップは不良品となり、これが生産歩留まりを悪化させ、チップコスト増を招くという問題点があった。
【０００６】
また、特開平４−３７３１６９号公報に示されるカットダウンという設計手法を用いて、１６Ｍｂｉｔ ＤＲＡＭより、８Ｍｂｉｔ ＤＲＡＭや４Ｍｂｉｔ ＤＲＡＭなどを製造する場合、１６Ｍｂｉｔ ＤＲＡＭより、必要となる記憶回路や制御回路などを切り出し、新たに８Ｍｂｉｔ ＤＲＡＭや４Ｍｂｉｔ ＤＲＡＭを設計し、製造する必要があり、その設計、製造に時間が必要になるという問題があった。
【０００７】
本発明は、上記従来の問題点に鑑みなされたものであり、半導体集積回路装置の生産歩留まりを向上させ、また、カットダウンチップを容易に得ることができる半導体集積回路装置を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明の半導体集積回路は、ウエハ上の隣接領域に形成され、それぞれが個別に半導体集積回路装置を構成し得る複数の単位半導体集積回路の結合により構成される、記憶手段及び回路短絡防止回路（例えば、ヒューズ回路）を備えた半導体集積回路装置であって、
各単位半導体集積回路間のダイシング領域に形成される制御回路を備え、
前記制御回路は、当該制御回路が形成されたダイシング領域の両側に設けられた単位半導体集積回路それぞれから出力される上位アドレス信号を入力して、前記単位半導体集積回路内の下位アドレスをデコードするアドレスデコーダ回路を活性化するための制御信号を生成し、前記単位半導体集積回路それぞれに出力することを特徴とする。
【００１１】
更に、ダイシング領域部分に於いて切断を行うことにより形成される、１又は複数の前記単位半導体集積回路から成ることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
【００１３】
図１は、半導体記憶装置を例にとって示した、本発明の半導体集積回路装置に係る原理図である。
【００１４】
ウエハ上に複数の単位半導体記憶装置１が配置されている。下の図は、拡大図であり、各単位半導体記憶装置１は、入出力回路部２、論理回路部３及び記憶回路部４を含み、単一の単位半導体記憶装置のみで、一つの独立した半導体記憶装置を構成できる構成となっている。また、５は、各単位半導体記憶装置間のダイシング線である。
【００１５】
本発明に係る半導体記憶装置においては、ウエハ上の、例えば、２×２＝４個の単位半導体記憶装置１１、１２、１３及び１４が、一つの集合体を構成しており（この集合体を構成する単位半導体記憶装置の個数は、４個に限定されるものではなく、任意に設定することができる）、ダイシング線５１、５２、５３および５４で切断して切り出される該４個の単位半導体記憶装置全体で、単位半導体記憶装置１の４倍の容量を持つ一つの半導体記憶装置が構成される。また、例えば、上記４個の単位半導体記憶装置で、１６Ｍｂｉｔ ＤＲＡＭが構成されるとすると、更に、ダイシング線５５で切断することにより、２個の８Ｍｂｉｔ ＤＲＡＭが、また、ダイシング線５６においても切断することにより、４個の４Ｍｂｉｔ ＤＲＡＭを得ることができる構成となっている。
【００１６】
一つの集合体を構成する各単位半導体記憶装置間の接続は、各単位半導体記憶装置内に設けられるヒューズ回路及び各単位半導体記憶装置間のダイシング領域に形成される接続回路を介して行われる構成となっている。
【００１７】
更に述べるならば、上記各単位半導体記憶装置間のダイシング領域に形成される接続回路は配線から成り、上記各単位半導体記憶装置の内部に、単一の単位半導体記憶装置により半導体記憶装置を構成する場合と、複数の単位半導体記憶装置の結合により半導体記憶装置を構成する場合との構成切替回路を設ける構成となっている。
【００１８】
或いはまた、各単位半導体記憶装置間のダイシング領域に形成される接続回路が、該ダイシング領域の両側に設けられる単位半導体記憶装置から出力される信号に対して所定の処理を施して、単位半導体記憶装置に入力する制御回路により構成される構成となっている。
【００１９】
したがって、例えば、単位半導体記憶装置１１に欠陥等が生じており、１６Ｍｂｉｔ ＤＲＡＭとしては、冗長回路で救済不能のとき、従来であれば、１６Ｍｂｉｔ ＤＲＡＭ全体が不良となっていたが、本発明によれば、ダイシング線５５および５６で切断することにより、各１個の４Ｍｂｉｔ ＤＲＡＭと８Ｍｂｉｔ ＤＲＡＭ、又は３個の４Ｍｂｉｔ ＤＲＡＭを得ることができ、不良品として捨て去られるウエハ部分の面積を低減させることができて、生産歩留まりを向上させることができるものである。
【００２０】
すなわち、本発明によれば、大部分が正常に動作するにもかかわらず、不良品となってしまう半導体記憶装置を、単位半導体記憶装置を任意の数で一体化させることにより、本来、不良品とされる半導体記憶装置のウエハ上の面積を低減、すなわち、半導体記憶装置の生産歩留まりを向上させることができる。また、同時にカットダウンした半導体記憶装置も得ることができるものである。
【００２１】
図２は、本発明に係る半導体記憶装置を、単位半導体記憶装置の容量を４Ｍｂｉｔとし、最大容量を１６Ｍｂｉｔとして構成した実施形態のウエハの一部平面図である。図に示すように、１６Ｍｂｉｔ ＤＲＡＭチップ８を構成するために、４Ｍｂｉｔ ＤＲＡＭ６を４個一体化させている。これら４Ｍｂｉｔ ＤＲＡＭ６の各々の間のダイシング線５上には、一体化させるための配線と制御回路部７が配置されている。
【００２２】
このウエハより、１６Ｍｂｉｔ ＤＲＡＭチップを得る場合には、図２に於ける各１６Ｍｂｉｔ ＤＲＡＭチップ８間のダイシング線を選択し、切断することによって、図３に示すような１６Ｍｂｉｔ ＤＲＡＭチップ８を得ることができる。また、４Ｍｂｉｔ ＤＲＡＭチップと８Ｍｂｉｔ ＤＲＡＭチップを得る場合には、１６Ｍｂｉｔ ＤＲＡＭ内の、配線・制御回路部７を含む横方向のダイシング線と、縦方向ダイシング線の上半分を、更に切断することにより、図４に示すように、２個の４Ｍｂｉｔ ＤＲＡＭチップ９、９と１個の８Ｍｂｉｔ ＤＲＡＭチップ１０とを得ることができる。更に、８Ｍｂｉｔ ＤＲＡＭチップ１０を構成している各４Ｍｂｉｔ ＤＲＡＭ間の、配線・制御回路部７を含むダイシング線を切断することにより、４個の４Ｍｂｉｔ ＤＲＡＭチップ９を得ることができることも明白である。
【００２３】
以上のように、本発明においては、各単位半導体記憶装置間の、配線・制御回路部を含むダイシング線を切断して、より小容量の半導体記憶装置を作成しているため、切断の際に配線の短絡等が生じて回路短絡を引き起こす可能性が高い。その防止のために、図４に示しているように、各単位半導体記憶装置（４Ｍｂｉｔ ＤＲＡＭ）の周辺部に回路短絡防止回路１２を設けている。この回路短絡防止回路１２は、例えば、ヒューズ回路によって構成することができ、配線・制御回路部７が形成されているダイシング線を切断する場合は、該切断ダイシング線に対応して設けられているヒューズ回路のヒューズを切断することによって、たとえ、ダイシング線の切断によって短絡が生じたとしても、該短絡部分と、各単位半導体記憶装置の内部回路との間を、ヒューズの切断によって分離することができるため、不良の発生を防止することができるものである。
【００２４】
かかる本発明の半導体記憶装置によれば、例えば、図５に示すように、単位半導体記憶装置（４Ｍｂｉｔ ＤＲＡＭ）１１に欠陥等が生じており、１６Ｍｂｉｔ ＤＲＡＭとしては、冗長回路で救済不能のとき、従来であれば、１６Ｍｂｉｔ ＤＲＡＭチップ８全体が不良となっていたが、本発明によれば、図６に示すように、ダイシング線５５および５６で切断することにより、各１個の４Ｍｂｉｔ ＤＲＡＭチップ９と８Ｍｂｉｔ ＤＲＡＭチップ１０を得ることができ、また、図７に示すように切断することにより、３個の４Ｍｂｉｔ ＤＲＡＭチップ９、９、９を得ることができる。したがって、不良品として捨て去られるウエハ部分の面積を低減させることができて、生産歩留まりを向上させることができるものである。
【００２５】
次に、ダイシング線上に配置される配線・制御回路部７について説明する。
【００２６】
図９は、その一つの構成例を示す図である。図９は、図８に示されるように、横方向の２個の単位半導体記憶装置（４Ｍｂｉｔ ＤＲＡＭ）６、６で、一つの集合体が構成される場合の構成例である。具体的には、４Ｍｂｉｔ ＤＲＡＭから８Ｍｂｉｔ ＤＲＡＭに容量が増加する場合に付加される最上位のアドレスビット信号の処理回路であり、信号配線１７とアドレスデコード回路１８とを含む。なお、図１０に示すように、集合体を構成する各４Ｍｂｉｔ ＤＲＡＭ毎に、８Ｍｂｉｔ ＤＲＡＭに必要なアドレス信号入力端子Ａ０〜Ａｎが設けられており、更に、２個の４Ｍｂｉｔ ＤＲＡＭの対応する端子間は、ダイシング領域に形成される配線Ｌと、各４Ｍｂｉｔ ＤＲＡＭ内に設けられるヒューズ回路Ｆとを介して接続されている。したがって、パッケージの各アドレス端子は、それぞれ、何れかの４Ｍｂｉｔ ＤＲＡＭの対応する端子と、接続されていればよい。なお、図示はしていないが、データ入出力端子、各種制御信号入力端子についても、それぞれ、各４Ｍｂｉｔ ＤＲＡＭ毎に、必要数の端子が形成されており、且つ、各４Ｍｂｉｔ ＤＲＡＭの対応する端子間は、同様に、ダイシング領域に形成される配線と、各４Ｍｂｉｔ ＤＲＡＭ内に設けられるヒューズ回路とを介して接続されている。
【００２７】
図９に於けるアドレス信号（Ａ）１３及びアドレス信号（Ｂ）１４は、各４Ｍｂｉｔ ＤＲＡＭより出力される最上位のアドレスビット信号Ａｎであり、レベル的には同一の信号である。１８は、上記信号を受けて、アドレスデコード信号（Ｃ）１５及びアドレスデコード信号（Ｄ）１６を出力するアドレスデコード回路である。入力される最上位のアドレスビット信号ＡｎがＨレベルであれば、右側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号（Ｄ）１６がＨレベルとなり、左側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号（Ｃ）１５がＬレベルとなる。一方、入力される最上位のアドレスビット信号ＡｎがＬレベルであれば、右側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号（Ｄ）１６がＬレベルとなり、左側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号（Ｃ）１５がＨレベルとなる。各４Ｍｂｉｔ ＤＲＡＭ内のデコーダ回路Ｄは、最上位ビットを除いた残りのアドレス信号Ａ０〜Ａｎ−１をデコードする構成となっており、更に、その活性・非活性が、上記アドレスデコード信号１５又は１６により制御される構成となっている。すなわち、入力される上記アドレスデコード信号がＨレベルであれば、活性化されて、入力アドレス信号に基づくデコード信号を出力し、一方、入力される上記アドレスデコード信号がＬレベルであれば、非活性となり、デコード信号は出力しない構成となっている。したがって、８Ｍｂｉｔ ＤＲＡＭを構成した場合は、最上位のアドレスビット信号がＨレベルのときは、右側の４Ｍｂｉｔ ＤＲＡＭが選択され、最上位のアドレスビット信号がＬレベルのときは、左側の４Ｍｂｉｔ ＤＲＡＭが選択される。
【００２８】
図１１は、各４Ｍｂｉｔ ＤＲＡＭ内の回路短絡防止回路１２も含めて示した構成図である。回路短絡防止回路１２は、ヒューズ回路１９と、ヒューズ切断時のレベル設定用の高抵抗回路２０とを含む。８Ｍｂｉｔ ＤＲＡＭチップを構成したときの動作は上述の通りであるが、配線・制御回路部７を含むダイシング線で切断して、２個の４Ｍｂｉｔ ＤＲＡＭチップを構成するときは、回路短絡防止回路１２中のヒューズを切断する。これによりアドレスデコード信号（Ｃ）１５及びアドレスデコード信号（Ｄ）１６は共にＨレベルに設定され、何れの４Ｍｂｉｔ ＤＲＡＭチップ（不良品でない場合）も正常に動作する。なお、このときは、上記アドレス端子間等の接続経路中に設けられるヒューズも、すべて切断する。
【００２９】
図１２は、配線・制御回路部７の他の構成例を示す図である。図１２は、上記図２に示されるように、縦方向２個、横方向２個の合計４個の単位半導体記憶装置（４Ｍｂｉｔ ＤＲＡＭ）６、６、６、６で、一つの集合体が構成される場合の構成例である。具体的には、４Ｍｂｉｔ ＤＲＡＭから８Ｍｂｉｔ ＤＲＡＭに、更に、１６Ｍｂｉｔ ＤＲＡＭに容量が増加する場合に付加される最上位のアドレスビット信号Ａｎと、その一つ下位（第２位）のアドレスビット信号Ａｎ−１の処理回路であり、前述の例と同様に、信号配線１７とアドレスデコード回路１８１又は１８２とを含む。なお、図１３に示すように、集合体を構成する各４Ｍｂｉｔ ＤＲＡＭ毎に、１６Ｍｂｉｔ ＤＲＡＭに必要なアドレス信号入力端子Ａ０〜Ａｎが設けられており、更に、４個の４Ｍｂｉｔ ＤＲＡＭの対応する端子間は、ダイシング領域に形成される配線Ｌと、各４Ｍｂｉｔ ＤＲＡＭ内に設けられるヒューズ回路Ｆとを介して接続されている。なお、図においては、右上部の４Ｍｂｉｔ ＤＲＡＭと左上部の４Ｍｂｉｔ ＤＲＡＭ間の配線とヒューズ回路のみを示しているが、右下部の４Ｍｂｉｔ ＤＲＡＭと、右上部及び左下部の各４Ｍｂｉｔ ＤＲＡＭ間に於いても、同様の配線及びヒューズ回路が設けられている。また、右上部の４Ｍｂｉｔ ＤＲＡＭのアドレス端子ＡｎとＡｎ−１との間はヒューズ回路Ｆ１によって接続されており、右下部の４Ｍｂｉｔ ＤＲＡＭのアドレス端子ＡｎとＡｎ−１との間は、ヒューズ回路Ｆ２とインバータＩとによって接続されている。なお、図示はしていないが、データ入出力端子、各種制御信号入力端子についても、それぞれ、各４Ｍｂｉｔ ＤＲＡＭ毎に、必要数の端子が形成されており、且つ、各４Ｍｂｉｔ ＤＲＡＭの対応する端子間は、同様に、ダイシング領域に形成される配線と、各４Ｍｂｉｔ ＤＲＡＭ内に設けられるヒューズ回路とを介して接続されている。
【００３０】
図１２に於けるアドレス信号１３１及びアドレス信号１４１は、それぞれ、各４Ｍｂｉｔ ＤＲＡＭより出力される第２位のアドレスビット信号Ａｎ−１、及び最上位のアドレスビット信号Ａｎであり、１８１は、上記両信号を受けて、アドレスデコード信号１５１及びアドレスデコード信号１６１を出力するアドレスデコード回路である。入力される両アドレスビット信号が共にＨレベルであれば、右側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１６１がＨレベルとなり、左側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１５１がＬレベルとなる。一方、入力される両アドレスビット信号が共にＬレベルであれば、右側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１６１がＬレベルとなり、左側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１５１がＨレベルとなる。各４Ｍｂｉｔ ＤＲＡＭ内のデコーダ回路Ｄは、最上位ビットと第２位ビットを除いた残りのアドレス信号Ａ０〜Ａｎ−２をデコードする構成となっており、更に、その活性・非活性が、上記アドレスデコード信号１５１又は１６１により制御される構成となっている。すなわち、入力される上記アドレスデコード信号がＨレベルであれば、活性化されて、入力アドレス信号に基づくデコード信号を出力し、一方、入力される上記アドレスデコード信号がＬレベルであれば、非活性となり、デコード信号は出力しない構成となっている。
【００３１】
また、図１２に於けるアドレス信号１３２及びアドレス信号１４２は、それぞれ、各４Ｍｂｉｔ ＤＲＡＭより出力される第２位のアドレスビット信号Ａｎ−１、及び最上位のアドレスビット信号Ａｎであり、１８２は、上記両信号を受けて、アドレスデコード信号１５２及びアドレスデコード信号１６２を出力するアドレスデコード回路である。入力される最上位及び第２位のアドレスビット信号が、それぞれ、Ｈレベル及びＬレベルであれば、右側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１６２がＨレベルとなり、左側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１５２がＬレベルとなる。一方、入力される最上位及び第２位のアドレスビット信号が、それぞれ、Ｌレベル及びＨレベルであれば、右側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１６２がＬレベルとなり、左側の４Ｍｂｉｔ ＤＲＡＭに入力されるアドレスデコード信号１５２がＨレベルとなる。各４Ｍｂｉｔ ＤＲＡＭ内のデコーダ回路Ｄは、最上位ビットと第２位ビットを除いた残りのアドレス信号Ａ０〜Ａｎ−２をデコードする構成となっており、更に、その活性・非活性が、上記アドレスデコード信号１５２又は１６２により制御される構成となっている。すなわち、入力される上記アドレスデコード信号がＨレベルであれば、活性化されて、入力アドレス信号に基づくデコード信号を出力し、一方、入力される上記アドレスデコード信号がＬレベルであれば、非活性となり、デコード信号は出力しない構成となっている。
【００３２】
１６Ｍｂｉｔ ＤＲＡＭチップを構成する場合は、右上部４Ｍｂｉｔ ＤＲＡＭ中の端子ＡｎとＡｎ−１間のヒューズＦ１、及び右下部４Ｍｂｉｔ ＤＲＡＭ中の端子ＡｎとＡｎ−１間のヒューズＦ２を切断する。したがって、１６Ｍｂｉｔ ＤＲＡＭチップを構成した場合は、最上位及び第２位のアドレスビット信号が共にＨレベルのときは、右上部の４Ｍｂｉｔ ＤＲＡＭが選択され、最上位及び第２位のアドレスビット信号が、それぞれ、Ｈレベル及びＬレベルのときは、右下部の４Ｍｂｉｔ ＤＲＡＭが選択され、最上位及び第２位のアドレスビット信号が、それぞれ、Ｌレベル及びＨレベルのときは、左下部の４Ｍｂｉｔ ＤＲＡＭが選択され、最上位及び第２位のアドレスビット信号が、共にＬレベルのときは、左上部の４Ｍｂｉｔ ＤＲＡＭが選択される。
【００３３】
また、１６Ｍｂｉｔ ＤＲＡＭ内の横方向ダイシング線で切断して、２個の８Ｍｂｉｔ ＤＲＡＭチップを構成する場合は、右上部と右下部の４Ｍｂｉｔ ＤＲＡＭ間のアドレス端子間接続経路、データ端子間接続経路及び制御端子間接続経路に設けられるヒューズ回路のヒューズをすべて切断する。なお、このときは、アドレス端子間のヒューズＦ１及びＦ２は切断しない。これにより、上側及び下側の何れの８Ｍｂｉｔ ＤＲＡＭチップにおいても、アドレス信号Ａｎ−１のレベルに応じて、右側又は左側、何れかの４Ｍｂｉｔ ＤＲＡＭが選択される。
【００３４】
更に、縦方向のダイシング線で切断して、４個の４Ｍｂｉｔ ＤＲＡＭチップを構成する場合は、各４Ｍｂｉｔ ＤＲＡＭ間のアドレス端子間接続経路、データ端子間接続経路及び制御端子間接続経路に設けられるヒューズ回路のヒューズをすべて切断すると共に、各回路短絡防止回路１２中のヒューズもすべて切断する。これにより、各４Ｍｂｉｔ ＤＲＡＭチップのアドレスデコード信号はすべてＨレベルとなり、４Ｍｂｉｔ ＤＲＡＭとして正常に動作する。
【００３５】
なお、２個の４Ｍｂｉｔ ＤＲＡＭチップと１個の８Ｍｂｉｔ ＤＲＡＭチップを構成する場合についても同様であるので、詳細説明は省略する。
【００３６】
以上に説明した実施形態に於いては、ダイシング線上に、配線・制御回路部を設ける構成としていたが、結合・分離に係る制御回路を各単位半導体記憶装置内に設ける構成とすることも可能である。かかる構成とした本発明の第２の実施形態について、次に説明する。
【００３７】
図１４は、同実施形態の構成図である。また、図１５及び図１６は、それぞれ、図１４に示される、プルダウン回路ＰＤ及びプルアップ回路ＰＵの構成図である。図１５に示されるプルダウン回路においては、ヒューズが切断されていなければ、出力トランジスタＴのゲートは、Ｌレベルとなり、出力ノードは高インピーダンスとなる。一方、ヒューズが切断されていれば、出力トランジスタＴのゲートは、Ｈレベルとなり、出力ノードは、Ｌレベルとなる。また、図１６に示されるプルアップ回路においては、ヒューズが切断されていなければ、出力トランジスタＴのゲートは、Ｈレベルとなり、出力ノードは、高インピーダンスとなる。一方、ヒューズが切断されていれば、出力トランジスタＴのゲートはＬレベルとなり、出力ノードは、Ｈレベルとなる。
【００３８】
前記第１の実施形態との相違点は、デコーダ回路の活性・非活性制御信号発生回路の部分にある。すなわち、該回路を各単位半導体記憶装置に内蔵させる構成としているものである。
【００３９】
右下部の単位半導体記憶装置のデコーダ制御回路２１１は、最上位及び第２位のアドレスビット信号Ａ１１及びＡ１０が共にＬレベルのときに、デコーダ活性化信号を出力する構成となっており、左下部の単位半導体記憶装置のデコーダ制御回路２１２は、最上位及び第２位のアドレスビット信号Ａ１１及びＡ１０が、それぞれ、Ｌレベル及びＨレベルのときに、デコーダ活性化信号を出力する構成となっており、右上部の単位半導体記憶装置のデコーダ制御回路２１３は、最上位及び第２位のアドレスビット信号Ａ１１及びＡ１０が、それぞれ、Ｈレベル及びＬレベルのときに、デコーダ活性化信号を出力する構成となっており、左上部の単位半導体記憶装置のデコーダ制御回路２１４は、最上位及び第２位のアドレスビット信号Ａ１１及びＡ１０が、共にＨレベルのときに、デコーダ活性化信号を出力する構成となっている。
【００４０】
上記４個の単位半導体記憶装置全体で単一の半導体記憶装置を構成する場合は、プルダウン回路及びプルアップ回路中のヒューズも含めて何れのヒューズも切断しない。これにより、アドレス信号の上位２ビットにより、何れかの単位半導体記憶装置が選択され、更に、下位のアドレス信号により、選択された単位半導体記憶装置中のメモリセル又はメモリセル群の選択が行われる。なお、この場合、同一信号の入出力に供される端子が、各４個ずつ存在することになるが、それぞれ、内部で相互接続されているため、パッケージの各端子は、それぞれ、何れかの単位半導体記憶装置の対応する端子と接続されていればよい。
【００４１】
また、単位半導体記憶装置１個により構成される半導体記憶装置を２個と、単位半導体記憶装置２個により構成される半導体記憶装置を１個とを構成する場合は、図１４に於いて斜線を付した部分のダイシング線で切断する。更に、右上部の単位半導体記憶装置と、右下部及び左上部の各単位半導体記憶装置間のアドレス端子接続経路に含まれるヒューズＦ及び、図示はしていないが、データ端子接続経路及び制御端子接続経路に含まれるヒューズをすべて切断する。なお、右下部の単位半導体記憶装置と左下部の単位半導体記憶装置間のアドレス端子接続経路等のヒューズは切断しない。また、右上部と左上部の各単位半導体記憶装置に含まれるプルダウン回路ＰＤ及びプルアップ回路ＰＵ中のヒューズを切断する。これにより、同各単位半導体記憶装置のデコーダ制御回路の出力は、常にＨレベルとなる。また、右下部と左下部の各単位半導体記憶装置の最上位アドレスビット信号入力端子Ａ１１に接続されるプルダウン回路ＰＤのヒューズを切断する。これにより、アドレスビット信号Ａ１０のレベルに応じて、右下部又は左下部、何れかの単位半導体記憶装置のデコーダ制御信号がＨレベルとなる。
【００４２】
更に、単位半導体記憶装置１個により構成される半導体記憶装置を４個構成する場合は、上記に加えて、更に、右下部と左下部の各単位半導体記憶装置間のダイシング線で切断すると共に、該各単位半導体記憶装置間のアドレス端子接続経路等のヒューズをすべて切断し、また、残りのプルダウン回路及びプルアップ回路中のヒューズも切断する。これにより、４個の単位半導体記憶装置のデコーダ制御回路の出力は、すべて、常にＨレベルとなる。
【００４３】
【発明の効果】
以上詳細に説明したように、本発明の半導体集積回路装置は、ウエハ上の隣接領域に形成され、それぞれが個別に所定の半導体集積回路装置を構成し得る複数の単位半導体集積回路の結合により構成される半導体集積回路装置であって、各単位半導体集積回路間の接続が、各単位半導体集積回路内に設けられる回路短絡防止回路及び各単位半導体集積回路間のダイシング領域に形成される接続回路を介して行われる構成であることを特徴とするものであり、また、上記半導体集積回路装置に於けるダイシング領域部分に於いて切断を行うことにより形成される、１又は複数の単位半導体集積回路から成ることを特徴とするものであり、かかる本発明の半導体集積回路装置によれば、従来に於いては、不良品となっていたものの一部により、良品の半導体集積回路装置を構成することができるため、生産歩留まりの向上を達成することができるものである。また、単位半導体集積回路を任意の数で一体化させることができるため、カットダウンという設計手法を用いて、集積規模毎にチップ設計を行い、或いは、製造用の露光マスクを作成する必要が無く、集積規模によらず、同一ウエハを利用することができる。したがって、従来の半導体集積回路装置の製造では行えなかったマスタウエハ管理の生産を可能とするものである。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置の原理図である。
【図２】本発明の半導体集積回路装置を、単位半導体記憶装置の容量を４Ｍｂｉｔとし、最大容量を１６Ｍｂｉｔとして構成した実施形態のウエハの一部平面図である。
【図３】同実施形態のウエハより、１６Ｍｂｉｔ ＤＲＡＭチップを形成した状態を示す平面図である。
【図４】同実施形態のウエハより、４Ｍｂｉｔ ＤＲＡＭチップを２個と、８Ｍｂｉｔ ＤＲＡＭチップを１個形成した状態を示す平面図である。
【図５】同実施形態において、１６Ｍｂｉｔ ＤＲＡＭの一部である左上部の４Ｍｂｉｔ ＤＲＡＭが不良となっている状態を示す平面図である。
【図６】上記不良となった４Ｍｂｉｔ ＤＲＡＭ以外の部分から、各１個の４Ｍｂｉｔ ＤＲＡＭチップと８Ｍｂｉｔ ＤＲＡＭチップを形成した状態を示す平面図である。
【図７】上記不良となった４Ｍｂｉｔ ＤＲＡＭ以外の部分から、３個の４Ｍｂｉｔ ＤＲＡＭチップを形成した状態を示す平面図である。
【図８】本発明の半導体集積回路装置を、単位半導体記憶装置の容量を４Ｍｂｉｔとし、最大容量を８Ｍｂｉｔとして構成した実施形態のウエハの一部平面図である。
【図９】同実施形態に於いてダイシング領域に形成される配線・制御回路部の構成例を示す図である。
【図１０】同実施形態に於ける各４Ｍｂｉｔ ＤＲＡＭの内部構成の一部を示す構成図である。
【図１１】同実施形態に於いてダイシング領域に形成される配線・制御回路部、及び、各４Ｍｂｉｔ ＤＲＡＭの内部に形成される回路短絡防止回路の構成例を示す図である。
【図１２】図２に示す実施形態に於いてダイシング領域に形成される配線・制御回路部、及び、各４Ｍｂｉｔ ＤＲＡＭの内部に形成される回路短絡防止回路の構成例を示す図である。
【図１３】同実施形態に於ける各４Ｍｂｉｔ ＤＲＡＭの内部構成の一部を示す構成図である。
【図１４】本発明の他の実施形態の構成図である。
【図１５】図１４に示されるプルダウン回路の構成図である。
【図１６】図１４に示されるプルアップ回路の構成図である。
【符号の説明】
１ 単位半導体記憶装置
２ 入出力回路部
３ 論理回路部
４ 記憶回路部
５ ダイシング線
６ ４Ｍｂｉｔ ＤＲＡＭ
７ 配線・制御回路部
８ １６Ｍｂｉｔ ＤＲＡＭチップ
９ ４Ｍｂｉｔ ＤＲＡＭチップ
１０ ８Ｍｂｉｔ ＤＲＡＭチップ
１２ 回路短絡防止回路
１７ 信号配線
１８ アドレスデコード回路
１８１ アドレスデコード回路
１８２ アドレスデコード回路
１９ ヒューズ回路
２０ 高抵抗回路
２１１、…、２１４ デコーダ制御回路
Ｌ 配線
Ｆ ヒューズ回路
Claims (2)
- ウエハ上の隣接領域に形成され、それぞれが個別に半導体集積回路装置を構成し得る複数の単位半導体集積回路の結合により構成される、記憶手段及び回路短絡防止回路を備えた半導体集積回路装置であって、
各単位半導体集積回路間のダイシング領域に形成される制御回路を備え、
前記制御回路は、当該制御回路が形成されたダイシング領域の両側に設けられた単位半導体集積回路それぞれから出力される上位アドレス信号を入力して、前記単位半導体集積回路内の下位アドレスをデコードするアドレスデコーダ回路を活性化するための制御信号を生成し、前記単位半導体集積回路それぞれに出力することを特徴とする半導体集積回路装置。 - ダイシング領域部分に於いて切断を行うことにより形成される、１又は複数の前記単位半導体集積回路から成ることを特徴とする請求項１に記載の半導体集積回路装置。
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