JPH04373169A - マスタスライス型半導体集積回路装置 - Google Patents
マスタスライス型半導体集積回路装置Info
- Publication number
- JPH04373169A JPH04373169A JP17736391A JP17736391A JPH04373169A JP H04373169 A JPH04373169 A JP H04373169A JP 17736391 A JP17736391 A JP 17736391A JP 17736391 A JP17736391 A JP 17736391A JP H04373169 A JPH04373169 A JP H04373169A
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- Japan
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- wafer
- chip
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 description 31
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマスタスライス型半導体
集積回路装置に関し、特に論理ゲートやメモリセルを任
意の規模で搭載することが可能なマスタスライス型半導
体集積回路装置に関する。
集積回路装置に関し、特に論理ゲートやメモリセルを任
意の規模で搭載することが可能なマスタスライス型半導
体集積回路装置に関する。
【０００２】
【従来の技術】従来のゲートアレイ等に代表されるマス
タスライス型半導体集積回路装置では、チップ上に搭載
されるゲート数に応じて、一例として数１００ゲート搭
載チップから １００数十Ｋ（ケー：１Ｋ＝１０２４ゲ
ート）ゲート搭載のチップ迄、約数〜十数種類のチップ
を個別に設計している。そして、ゲート規模の異なるチ
ップ、換言すればチップサイズの異なるチップは夫々別
のウェハ上に形成している。即ち、図６は１Ｋゲートマ
スタスライスを形成したウェハの拡大図であり、１Ｋゲ
ートマスタウェハ９上に１Ｋゲートマスタチップ１０が
縦横に形成している。これらは配線工程を経た後、ダイ
シング線２で個別に切断され１Ｋゲートチップとして形
成される。 又、図７は４Ｋゲートマスタスライスを形成したウェハ
の拡大図であり、４Ｋゲートマスタウェハ１１上に４Ｋ
ゲートマスタチップ１２を縦横に形成しており、配線工
程後、ダイシング線２で切断され４Ｋゲートチップとし
て形成される。
タスライス型半導体集積回路装置では、チップ上に搭載
されるゲート数に応じて、一例として数１００ゲート搭
載チップから １００数十Ｋ（ケー：１Ｋ＝１０２４ゲ
ート）ゲート搭載のチップ迄、約数〜十数種類のチップ
を個別に設計している。そして、ゲート規模の異なるチ
ップ、換言すればチップサイズの異なるチップは夫々別
のウェハ上に形成している。即ち、図６は１Ｋゲートマ
スタスライスを形成したウェハの拡大図であり、１Ｋゲ
ートマスタウェハ９上に１Ｋゲートマスタチップ１０が
縦横に形成している。これらは配線工程を経た後、ダイ
シング線２で個別に切断され１Ｋゲートチップとして形
成される。 又、図７は４Ｋゲートマスタスライスを形成したウェハ
の拡大図であり、４Ｋゲートマスタウェハ１１上に４Ｋ
ゲートマスタチップ１２を縦横に形成しており、配線工
程後、ダイシング線２で切断され４Ｋゲートチップとし
て形成される。
【０００３】
【発明が解決しようとする課題】この従来のゲートアレ
イでは内部のゲート数が異なるために、入出力バッファ
や基本セル（内部セル）が全く同じ構成であるにもかか
わらず、夫々のゲート規模毎にチップ設計を行い、かつ
ウェハプロセス用の露光マスクを作製する必要がある。 又、各ゲート数毎のマスターウェハを保存しておく必要
があるが、回路規模によってマスターチップの使用頻度
に違いがあるため、マスタウェハの過不足が生ずるとい
う問題がある。更に、ゲートアレイの基本セルは論理回
路を構成するのに適した構造をしているが、メモリ機能
回路を高密度に効率よく実現するのは難しいという問題
がある。本発明の目的は任意の回路規模のマスタスライ
スチップを容易に得ることができるマスタスライス型半
導体集積回路装置を提供することにある。
イでは内部のゲート数が異なるために、入出力バッファ
や基本セル（内部セル）が全く同じ構成であるにもかか
わらず、夫々のゲート規模毎にチップ設計を行い、かつ
ウェハプロセス用の露光マスクを作製する必要がある。 又、各ゲート数毎のマスターウェハを保存しておく必要
があるが、回路規模によってマスターチップの使用頻度
に違いがあるため、マスタウェハの過不足が生ずるとい
う問題がある。更に、ゲートアレイの基本セルは論理回
路を構成するのに適した構造をしているが、メモリ機能
回路を高密度に効率よく実現するのは難しいという問題
がある。本発明の目的は任意の回路規模のマスタスライ
スチップを容易に得ることができるマスタスライス型半
導体集積回路装置を提供することにある。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
装置は、最小単位のマスタチップを任意の数だけ一体化
させた構成とする。即ち、複数個の最小単位のマスタチ
ップを形成したウェハを、マスタチップ間に配置された
ダイシング線を任意に選択して切断し、切り出された少
なくとも１個以上のマスタチップで構成する。
装置は、最小単位のマスタチップを任意の数だけ一体化
させた構成とする。即ち、複数個の最小単位のマスタチ
ップを形成したウェハを、マスタチップ間に配置された
ダイシング線を任意に選択して切断し、切り出された少
なくとも１個以上のマスタチップで構成する。
【０００５】
【作用】本発明によれば、ウェハに形成した最小単位の
マスタチップの数を選択してダイシングを行うことで、
任意のゲート規模のマスタスライスチップを得ることが
可能となる。
マスタチップの数を選択してダイシングを行うことで、
任意のゲート規模のマスタスライスチップを得ることが
可能となる。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のマスタスライス型半導体集積回路装
置をゲートアレイとして構成した第１実施例のウェハの
一部平面図である。同図に示すように、 ０．５Ｋゲー
トマスタスライスウェハ１上にはダイシング線２で区分
けされた多数個の ０．５Ｋマスタチップ３を縦横に配
列した状態で形成している。ダイシング線２とは配線工
程後、個別のチップに切り分ける工程での切断部分（切
りしろ）に相当する部分である。
る。図１は本発明のマスタスライス型半導体集積回路装
置をゲートアレイとして構成した第１実施例のウェハの
一部平面図である。同図に示すように、 ０．５Ｋゲー
トマスタスライスウェハ１上にはダイシング線２で区分
けされた多数個の ０．５Ｋマスタチップ３を縦横に配
列した状態で形成している。ダイシング線２とは配線工
程後、個別のチップに切り分ける工程での切断部分（切
りしろ）に相当する部分である。
【０００７】このウェハ１に対して、図２に示すように
、縦２個、横２個の ０．５Ｋマスタチップ３を１組と
するように前記ダイシング線２を選択してウェハ１の切
断を行なうことにより、２Ｋゲートマスタチップ４を得
ることができる。又、図３のように、 ０．５Ｋマスタ
チップ３を縦３個、横４個を１組としてダイシング線２
に沿ってウェハ切断を行うことにより、６Ｋゲートマス
タチップ５を得ることができる。
、縦２個、横２個の ０．５Ｋマスタチップ３を１組と
するように前記ダイシング線２を選択してウェハ１の切
断を行なうことにより、２Ｋゲートマスタチップ４を得
ることができる。又、図３のように、 ０．５Ｋマスタ
チップ３を縦３個、横４個を１組としてダイシング線２
に沿ってウェハ切断を行うことにより、６Ｋゲートマス
タチップ５を得ることができる。
【０００８】したがって、ウェハに形成された ０．５
Ｋマスタチップ３を任意の数だけ選択し、これらのマス
タチップを含む形状にダイシング線２に沿ってウェハ１
から切り出すことで、任意のゲート数のゲートマスタチ
ップ４，５を得ることができる。この場合、１つのウェ
ハから種々のゲート数のゲートマスタチップを得ること
ができるのは言うまでもない。尚、本例ではマスタチッ
プの最小単位を ０．５Ｋゲートとしたが、最小単位は
特に限定されるものではなくＣＭＯＳ，ＥＣＬ等のデバ
イス構造やチップを搭載するパッケージに合わせて適宜
のゲート数に設定することができる。
Ｋマスタチップ３を任意の数だけ選択し、これらのマス
タチップを含む形状にダイシング線２に沿ってウェハ１
から切り出すことで、任意のゲート数のゲートマスタチ
ップ４，５を得ることができる。この場合、１つのウェ
ハから種々のゲート数のゲートマスタチップを得ること
ができるのは言うまでもない。尚、本例ではマスタチッ
プの最小単位を ０．５Ｋゲートとしたが、最小単位は
特に限定されるものではなくＣＭＯＳ，ＥＣＬ等のデバ
イス構造やチップを搭載するパッケージに合わせて適宜
のゲート数に設定することができる。
【０００９】図４は本発明の第２実施例のウェハの一部
平面図である。一般にゲートアレイの基本セルは論理回
路を構成するのに都合のよい形状をしているが、メモリ
、例えばスタティックＲＡＭ（ＳＲＡＭ）やＲＯＭ或い
はダイナミックＲＡＭ（ＤＲＡＭ）を構成するには、回
路設計が難しく、面積効率も悪い。そこで図４に示すよ
うに、 ０．５Ｋマスタチップ３が縦横に並ぶウェハ上
に任意の間隔で、 ０．５Ｋマスタチップの代わりに４
ＫＳＲＡＭ７を配設している。このようにすれば、例え
ば図５のように、４ＫＳＲＡＭ付 ０．５Ｋゲートマス
タスライスウェハ６から縦４個、横２個を１組として切
り出せば、８ＫＳＲＡＭ内蔵３Ｋゲートマスタチップ８
を容易に得ることができる。
平面図である。一般にゲートアレイの基本セルは論理回
路を構成するのに都合のよい形状をしているが、メモリ
、例えばスタティックＲＡＭ（ＳＲＡＭ）やＲＯＭ或い
はダイナミックＲＡＭ（ＤＲＡＭ）を構成するには、回
路設計が難しく、面積効率も悪い。そこで図４に示すよ
うに、 ０．５Ｋマスタチップ３が縦横に並ぶウェハ上
に任意の間隔で、 ０．５Ｋマスタチップの代わりに４
ＫＳＲＡＭ７を配設している。このようにすれば、例え
ば図５のように、４ＫＳＲＡＭ付 ０．５Ｋゲートマス
タスライスウェハ６から縦４個、横２個を１組として切
り出せば、８ＫＳＲＡＭ内蔵３Ｋゲートマスタチップ８
を容易に得ることができる。
【００１０】
【発明の効果】以上説明したように本発明は、任意の数
の最小単位のマスタチップでマスタスライスチップを構
成しているので、マスタスライスチップ設計を最小単位
のマスタチップのみとし、最小単位のチップが縦横に作
り込まれたウェハから１つまたは２つ以上のチップを１
組として切り出すことにより任意の回路規模のマスタス
ライスチップを得ることができる。これにより、各回路
規模毎にチップ設計を行い、或いは製造用の露光マスク
を作製する必要がなく、かつ配線工程の回路規模によら
ず同一のウェハが使用でき、マスタウェハのストックが
一元化できる。加えて、他の機能のチップ，例えばＳＲ
ＡＭ，ＤＲＡＭ，ＲＯＭを同時に作り込み任意の個数を
組み合わせる複合化も可能となる効果がある。
の最小単位のマスタチップでマスタスライスチップを構
成しているので、マスタスライスチップ設計を最小単位
のマスタチップのみとし、最小単位のチップが縦横に作
り込まれたウェハから１つまたは２つ以上のチップを１
組として切り出すことにより任意の回路規模のマスタス
ライスチップを得ることができる。これにより、各回路
規模毎にチップ設計を行い、或いは製造用の露光マスク
を作製する必要がなく、かつ配線工程の回路規模によら
ず同一のウェハが使用でき、マスタウェハのストックが
一元化できる。加えて、他の機能のチップ，例えばＳＲ
ＡＭ，ＤＲＡＭ，ＲＯＭを同時に作り込み任意の個数を
組み合わせる複合化も可能となる効果がある。
【図１】本発明の第１実施例のウェハの一部の平面図で
ある。
ある。
【図２】第１実施例のウェハから２Ｋゲートマスタスラ
イスチップを形成した状態を示す平面図である。
イスチップを形成した状態を示す平面図である。
【図３】第１実施例のウェハから６Ｋゲートマスタスラ
イスチップを形成した状態を示す平面図である。
イスチップを形成した状態を示す平面図である。
【図４】本発明の第２実施例のウェハの一部の平面図で
ある。
ある。
【図５】第２実施例のウェハから８ＫＳＲＡＭ内蔵３Ｋ
ゲートマスタスライスチップを形成した状態を示す平面
図である。
ゲートマスタスライスチップを形成した状態を示す平面
図である。
【図６】従来の１Ｋゲートマスタスライスチップを形成
するためのウェハの一部の平面図である。
するためのウェハの一部の平面図である。
【図７】従来の４Ｋゲートマスタスライスチップを形成
するためのウェハの一部の平面図である。
するためのウェハの一部の平面図である。
１ ０．５Ｋゲートマスタスライスウェハ２ ダ
イシング線 ３ ０．５Ｋゲートマスタスライスチップ４ ２
Ｋゲートマスタスライスチップ５ ６Ｋゲートマスタ
スライスチップ６ ４ＫＳＲＡＭ付 ０．５Ｋゲート
マスタスライスウェハ７ ４ＫＳＲＡＭチップ
イシング線 ３ ０．５Ｋゲートマスタスライスチップ４ ２
Ｋゲートマスタスライスチップ５ ６Ｋゲートマスタ
スライスチップ６ ４ＫＳＲＡＭ付 ０．５Ｋゲート
マスタスライスウェハ７ ４ＫＳＲＡＭチップ
Claims (2)
- 【請求項１】 最小単位のマスタチップを任意の数だ
け一体化させたことを特徴とするマスタスライス型半導
体集積回路装置。 - 【請求項２】 複数個の最小単位のマスタチップを形
成したウェハを、前記マスタチップ間に配置されたダイ
シング線を任意に選択して切断し、切り出された少なく
とも１個以上のマスタチップで構成してなる請求項１の
マスタスライス型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17736391A JPH04373169A (ja) | 1991-06-22 | 1991-06-22 | マスタスライス型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17736391A JPH04373169A (ja) | 1991-06-22 | 1991-06-22 | マスタスライス型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373169A true JPH04373169A (ja) | 1992-12-25 |
Family
ID=16029654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17736391A Pending JPH04373169A (ja) | 1991-06-22 | 1991-06-22 | マスタスライス型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373169A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078096A (en) * | 1997-03-31 | 2000-06-20 | Sharp Kabushiki | Semiconductor integrated circuit device having a short circuit preventing circuit |
| WO2001008214A1 (fr) * | 1999-07-27 | 2001-02-01 | Hitachi, Ltd. | Circuit integre |
| JP2002280521A (ja) * | 2001-03-21 | 2002-09-27 | Samsung Electronics Co Ltd | 集積回路構造をもつウェハ、集積回路メモリチップ、メモリ素子および集積回路メモリ製造方法 |
| US7977159B2 (en) | 2001-07-10 | 2011-07-12 | Kabushiki Kaisha Toshiba | Memory chip and semiconductor device using the memory chip and manufacturing method of those |
-
1991
- 1991-06-22 JP JP17736391A patent/JPH04373169A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078096A (en) * | 1997-03-31 | 2000-06-20 | Sharp Kabushiki | Semiconductor integrated circuit device having a short circuit preventing circuit |
| WO2001008214A1 (fr) * | 1999-07-27 | 2001-02-01 | Hitachi, Ltd. | Circuit integre |
| JP2002280521A (ja) * | 2001-03-21 | 2002-09-27 | Samsung Electronics Co Ltd | 集積回路構造をもつウェハ、集積回路メモリチップ、メモリ素子および集積回路メモリ製造方法 |
| US7977159B2 (en) | 2001-07-10 | 2011-07-12 | Kabushiki Kaisha Toshiba | Memory chip and semiconductor device using the memory chip and manufacturing method of those |
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