JPS58200570A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS58200570A JPS58200570A JP8302182A JP8302182A JPS58200570A JP S58200570 A JPS58200570 A JP S58200570A JP 8302182 A JP8302182 A JP 8302182A JP 8302182 A JP8302182 A JP 8302182A JP S58200570 A JPS58200570 A JP S58200570A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- cell
- cell arrays
- semiconductor chip
- center
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 abstract description 5
- 238000003491 array Methods 0.000 abstract 9
- 230000007423 decrease Effects 0.000 abstract 1
- 230000002040 relaxant effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 235000012745 brilliant blue FCF Nutrition 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は半導体集積回路装置t(以下LSIと称する)
に関し、特にマスタスライス方式と呼ばれる方式で配線
領域が固定されているLSIに好適な配線に関する。
に関し、特にマスタスライス方式と呼ばれる方式で配線
領域が固定されているLSIに好適な配線に関する。
従来技術
従来の論理則マスタスライスLSI内部の概略構成を第
1図に示す。第1図において半導体チップIKはより小
さな構成要素であるセルがα数個組み合せて列状に配置
される。セルはトラノジスタ、抵抗、コンデンサ等の基
本回路素子を1個あるいは複数個組み合せて構成される
1、第1図におい−C2はい(つかのセル6が横力向に
直線状に配置1」されたセル列であり半導体チップ上に
はこのセル列2が複数個配列される。セル6の各々の入
きさや株類は必すしも一様ではない。また半導体チップ
上の配線領域7においては、セル3同志が、セル列2と
同じ方向を走る横方向配線用の第1層配線6とセル列2
と直交する方向を走る縦方向配線用第2層配#M5を用
いて接続される。第1層配線6と第21@配線5とはス
ルーホール4で接続される。
1図に示す。第1図において半導体チップIKはより小
さな構成要素であるセルがα数個組み合せて列状に配置
される。セルはトラノジスタ、抵抗、コンデンサ等の基
本回路素子を1個あるいは複数個組み合せて構成される
1、第1図におい−C2はい(つかのセル6が横力向に
直線状に配置1」されたセル列であり半導体チップ上に
はこのセル列2が複数個配列される。セル6の各々の入
きさや株類は必すしも一様ではない。また半導体チップ
上の配線領域7においては、セル3同志が、セル列2と
同じ方向を走る横方向配線用の第1層配線6とセル列2
と直交する方向を走る縦方向配線用第2層配#M5を用
いて接続される。第1層配線6と第21@配線5とはス
ルーホール4で接続される。
しかじ過密のマスタスライスt s I テハ、 列状
に形成されるセル列配線領域70幅は左肩から右端まで
同一幅aとなっており、しかも各セル列間配線領域の幅
は一定である。(a+=a2−=・・−a・)一般にセ
ル列間の配線@度は、半導体チップ1の中央部では高く
1周辺部では低くなる。そこでセル列間配線領域70幅
は中央部での配線密度を考慮して設置[されることにな
る。
に形成されるセル列配線領域70幅は左肩から右端まで
同一幅aとなっており、しかも各セル列間配線領域の幅
は一定である。(a+=a2−=・・−a・)一般にセ
ル列間の配線@度は、半導体チップ1の中央部では高く
1周辺部では低くなる。そこでセル列間配線領域70幅
は中央部での配線密度を考慮して設置[されることにな
る。
従って第1図に示すように全てのセル列間配線領域7が
中心部と同一幅aとなっている場合。
中心部と同一幅aとなっている場合。
周辺部は配線チャネル使用率が非常に低くなる。
この方式では、全体の配線チャネル使用率が悪くなり、
結果としてチップ面積が大きくなる欠点があった。
結果としてチップ面積が大きくなる欠点があった。
発明の目的
本発明は、従来の欠点を解消することを目的としており
、半導体チップ中央部の配線チャネル使用率を緩和し、
結果として開発期間を短縮でき、かつチップサイズを縮
小できる半導体回路装置を提供することにある。
、半導体チップ中央部の配線チャネル使用率を緩和し、
結果として開発期間を短縮でき、かつチップサイズを縮
小できる半導体回路装置を提供することにある。
本発明の上記目的は、半導体チップ上に配列された多数
のセル列の中央部には回路素子を配置せず、セル列を接
続する第1層配線、第2層配線用の配線領域のみとすi
:ることによって達成される。
のセル列の中央部には回路素子を配置せず、セル列を接
続する第1層配線、第2層配線用の配線領域のみとすi
:ることによって達成される。
発明の実施例
以下1本発明の一実施例を図面に従って詳細に説明する
。
。
第2図は、この発明に従ったLSIの概略構成を示す図
であり、第1図と同じものには同じ符号が付けられてい
る。、紺1図と異なるのは。
であり、第1図と同じものには同じ符号が付けられてい
る。、紺1図と異なるのは。
半導体チップ1内の中央部のセル列24はセル3を配置
しない点であり、セル3が配置されない領域A+ B
vX回路素子を有さす、セル列2と同じ方向を走る横方
向配線用の第1JWI配線6と。
しない点であり、セル3が配置されない領域A+ B
vX回路素子を有さす、セル列2と同じ方向を走る横方
向配線用の第1JWI配線6と。
セル列2と直交する方向を走る縦方向配線用の第2層配
線5のみで形成されている点である。
線5のみで形成されている点である。
すなわち、半導体チソフ′1内の中央部分Δ。
BKセル6を配置しないことにより a2 、 as
。
。
a4のセル列間配線領域を利用する配線本数が減少する
。従来のマスタスライスLSIでは、各 ・セル列間配
線領域7の幅は、配線密度が最も高くなる中央部分に合
せて一定な値を取っており。
。従来のマスタスライスLSIでは、各 ・セル列間配
線領域7の幅は、配線密度が最も高くなる中央部分に合
せて一定な値を取っており。
本発明により中央部分の配置f!Ae度を減少させるこ
とが可能となり、全セル列間配線領域の幅が縮小できる
。なお、半導体チップ1内の中央部分にセルを配置しな
い領域は、セルの配置、セル列間の配線方法にも依存す
るが、全セル列段数の10〜30%のセル列に、セル列
の横の長さの10〜30%の幅で確保することにより、
セル列間配線領域幅の幅小率が最も同上し、チップ面積
は1〜数俤縮小可能となる。
とが可能となり、全セル列間配線領域の幅が縮小できる
。なお、半導体チップ1内の中央部分にセルを配置しな
い領域は、セルの配置、セル列間の配線方法にも依存す
るが、全セル列段数の10〜30%のセル列に、セル列
の横の長さの10〜30%の幅で確保することにより、
セル列間配線領域幅の幅小率が最も同上し、チップ面積
は1〜数俤縮小可能となる。
本実施例では、半導体チップ中央部にのみ着目している
か、チップサイズの大きさにより各半導体チップ内で該
配線専用領域を設定しても効果がある。
か、チップサイズの大きさにより各半導体チップ内で該
配線専用領域を設定しても効果がある。
発明の効果
以ト、この発明を一実施例について説明したが、この発
明によれば、セル列間配線領域幅を縮小でき、半導体チ
ップ全体としての配線チャネル使用率を向上させ、その
結果、チップ面積を小さくした半導体集積回路装置を得
ることができる。。
明によれば、セル列間配線領域幅を縮小でき、半導体チ
ップ全体としての配線チャネル使用率を向上させ、その
結果、チップ面積を小さくした半導体集積回路装置を得
ることができる。。
第1図は従来の論理用マスクスライスLSIの概略構成
図。第2図は、この発明の一実施例の論理用マスタスラ
イスLSIの概略構成図である。 1・・・半導体チップ。 2・・・セル列。 6・セル、 4・・・スルホール、。 5・・・第1層配線。 6・・・第2NII配線。 7・・セル列間配線領域。 才 1 図 f 7 2 図
図。第2図は、この発明の一実施例の論理用マスタスラ
イスLSIの概略構成図である。 1・・・半導体チップ。 2・・・セル列。 6・セル、 4・・・スルホール、。 5・・・第1層配線。 6・・・第2NII配線。 7・・セル列間配線領域。 才 1 図 f 7 2 図
Claims (1)
- 1 半導体チップ内で多数の回路素子を相互に接続した
半導体集積回路装置において、半導体チップの中央部又
は任意の回路素子列には回路素子とは異なる素子を有し
、配線専用領域として使用することを特徴とする半導体
集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8302182A JPS58200570A (ja) | 1982-05-19 | 1982-05-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8302182A JPS58200570A (ja) | 1982-05-19 | 1982-05-19 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58200570A true JPS58200570A (ja) | 1983-11-22 |
Family
ID=13790580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8302182A Pending JPS58200570A (ja) | 1982-05-19 | 1982-05-19 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58200570A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63260150A (ja) * | 1987-04-17 | 1988-10-27 | Nec Corp | 集積回路の配置設計方法 |
US5506162A (en) * | 1988-04-22 | 1996-04-09 | Fujitsu Limited | Method of producing a semiconductor integrated circuit device using a master slice approach |
US6100550A (en) * | 1994-12-09 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | Circuit cell based semiconductor integrated circuit device and method of arrangement-interconnection therefor |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53119692A (en) * | 1977-03-29 | 1978-10-19 | Fujitsu Ltd | Semiconductor logic circuit device |
JPS56118353A (en) * | 1980-02-25 | 1981-09-17 | Hitachi Ltd | Semiconductor integrated circuit device |
JPS56129341A (en) * | 1980-03-14 | 1981-10-09 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-05-19 JP JP8302182A patent/JPS58200570A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53119692A (en) * | 1977-03-29 | 1978-10-19 | Fujitsu Ltd | Semiconductor logic circuit device |
JPS56118353A (en) * | 1980-02-25 | 1981-09-17 | Hitachi Ltd | Semiconductor integrated circuit device |
JPS56129341A (en) * | 1980-03-14 | 1981-10-09 | Hitachi Ltd | Semiconductor integrated circuit device |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63260150A (ja) * | 1987-04-17 | 1988-10-27 | Nec Corp | 集積回路の配置設計方法 |
US5506162A (en) * | 1988-04-22 | 1996-04-09 | Fujitsu Limited | Method of producing a semiconductor integrated circuit device using a master slice approach |
US6100550A (en) * | 1994-12-09 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | Circuit cell based semiconductor integrated circuit device and method of arrangement-interconnection therefor |
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