JPS5936942A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5936942A JPS5936942A JP14705682A JP14705682A JPS5936942A JP S5936942 A JPS5936942 A JP S5936942A JP 14705682 A JP14705682 A JP 14705682A JP 14705682 A JP14705682 A JP 14705682A JP S5936942 A JPS5936942 A JP S5936942A
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- JP
- Japan
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- wiring
- unit cells
- cells
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000011159 matrix material Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マスタスライス方式の半導体集積回路の改良
に関する。
に関する。
近年、配線パターンを変えるのみで異った機能を実現す
るマスクスライス方式の半導体果枝（ロ）路が広く用い
られている。第１図はこの柚の従来例として、ｒ−ドア
レイタイプのユニ、トセルの配列と配線チャネルとの関
係を示す模式図である。ユニ、トセル１が行列状に配７
りされ、これらのユニットセル１の各列間には配線チャ
ネル２がそれぞれ配置されている。
るマスクスライス方式の半導体果枝（ロ）路が広く用い
られている。第１図はこの柚の従来例として、ｒ−ドア
レイタイプのユニ、トセルの配列と配線チャネルとの関
係を示す模式図である。ユニ、トセル１が行列状に配７
りされ、これらのユニットセル１の各列間には配線チャ
ネル２がそれぞれ配置されている。
ダートアレイタイプの大きな特長ｔよ、自動配置配線を
可能にする点にあるが、自動配置配線プログラムが許容
するユニットセル数や配線チャネル数の範囲吟により限
定される。このため、大規模な回路をレイアウトするこ
とは困難であった。
可能にする点にあるが、自動配置配線プログラムが許容
するユニットセル数や配線チャネル数の範囲吟により限
定される。このため、大規模な回路をレイアウトするこ
とは困難であった。
本発明の目的は、自動配置配線プログラムが許容するユ
ニットセル数や配線チャネル数の限界をなくすことがで
き、大規模な回路のレイアウトを可能にする半導体集積
回路を提供することにある。
ニットセル数や配線チャネル数の限界をなくすことがで
き、大規模な回路のレイアウトを可能にする半導体集積
回路を提供することにある。
本発明の骨子は、従来ユニ、トセルの各列間に配置され
ていた配線チャネルに加えユニットセルの行間にも配線
チャネルを配置する０とにある。
ていた配線チャネルに加えユニットセルの行間にも配線
チャネルを配置する０とにある。
すなわち本発明は、ユニットセルを行列状に配列してな
るマスタスライス方式の半導体集積回路において、上記
ユニットセルの各列間に第１の配線チャネルを設はると
共に、上記ユニットセルの所定数毎の行間に第１の配線
チャネルと直交する第２の配線チャネルを設けるように
したものである。
るマスタスライス方式の半導体集積回路において、上記
ユニットセルの各列間に第１の配線チャネルを設はると
共に、上記ユニットセルの所定数毎の行間に第１の配線
チャネルと直交する第２の配線チャネルを設けるように
したものである。
本発明によれば、第１の配線チャネルに加え第２の配線
チャネルを用−ることによ）自動配置配線プログラムの
限界を大幅に拡大することかできる。このため、大規模
な回路のレイアウトも容易に実状することが可能となる
。
チャネルを用−ることによ）自動配置配線プログラムの
限界を大幅に拡大することかできる。このため、大規模
な回路のレイアウトも容易に実状することが可能となる
。
ｍ２図は本発明の一実施例に係わるマスクチップのセル
配列及び配線チャネルを示す模式図である。ユニットセ
ル１１は行列状に規則的に配列されておシ、これらのセ
ル１１の各列間には第１の配線チャネル１２が設けられ
ている。また、ユニットセル１１の所定数毎の行間には
第１の配線チャネル１２と直交する方向に第２の配線チ
ャネル１３が設けられている。ここで、１つのブロック
１４（第２図中破線で囲まれた部分）に着目すると、こ
のブロック１４は前記第１図と同様となっている。ただ
し、その左右の境界は上下方向に走る縞２の配線チャネ
ル１３に接している。また、上下の境界はプロ、り内の
回路の規模によって法定されるものとなっている。
配列及び配線チャネルを示す模式図である。ユニットセ
ル１１は行列状に規則的に配列されておシ、これらのセ
ル１１の各列間には第１の配線チャネル１２が設けられ
ている。また、ユニットセル１１の所定数毎の行間には
第１の配線チャネル１２と直交する方向に第２の配線チ
ャネル１３が設けられている。ここで、１つのブロック
１４（第２図中破線で囲まれた部分）に着目すると、こ
のブロック１４は前記第１図と同様となっている。ただ
し、その左右の境界は上下方向に走る縞２の配線チャネ
ル１３に接している。また、上下の境界はプロ、り内の
回路の規模によって法定されるものとなっている。
ｍ３図は、セルライブラリに予め登録したセルを使用し
てプロ、り、例えはブロック１４内に笑除の回路會レイ
アウトした例を示すもので、このブロックのレイアウト
が階層的レイアウトの第１段階でおる。第３図において
各セル１１の高さは一足であるが、暢はそのセルの持つ
論理機能によって異っている。セル１１は入出力端子を
その上下に持っている。セル１１の入出力端子とセル列
間の第１の配線チャネル１２とは異なる層であり、配線
チャネル１２は一定の１−を持っている。ブロック１４
はその左右に入出力端子１５を持っており、この端子１
５は第２の配線チャネル１３に接している。
てプロ、り、例えはブロック１４内に笑除の回路會レイ
アウトした例を示すもので、このブロックのレイアウト
が階層的レイアウトの第１段階でおる。第３図において
各セル１１の高さは一足であるが、暢はそのセルの持つ
論理機能によって異っている。セル１１は入出力端子を
その上下に持っている。セル１１の入出力端子とセル列
間の第１の配線チャネル１２とは異なる層であり、配線
チャネル１２は一定の１−を持っている。ブロック１４
はその左右に入出力端子１５を持っており、この端子１
５は第２の配線チャネル１３に接している。
第４図（ａ） （ｂ）は階層的レイアウトの第２段階を
示す模式図である。図中Ａ−Ｊは前記第１段階でレイア
ウトを終了したプロ、りであｆｉ、ＰＩは外部入力、Ｐ
Ｏは外部出力を示すものである。
示す模式図である。図中Ａ−Ｊは前記第１段階でレイア
ウトを終了したプロ、りであｆｉ、ＰＩは外部入力、Ｐ
Ｏは外部出力を示すものである。
第４図（＆）は各ブロックの入出力関係を示しており、
これを前記第２図に示すマスタチップ上に構成したもの
が同図（ｂ）である。ここで、図中に示す数字は入出力
線の個数である。また、第４図（ｂ）ではＡブロックの
出力がＧブロックに入力する除配線可能なブロックを作
成しているが、ブロック内に配線可能な配置チャネルが
おるときはブロックを貫通させることが可能である。
これを前記第２図に示すマスタチップ上に構成したもの
が同図（ｂ）である。ここで、図中に示す数字は入出力
線の個数である。また、第４図（ｂ）ではＡブロックの
出力がＧブロックに入力する除配線可能なブロックを作
成しているが、ブロック内に配線可能な配置チャネルが
おるときはブロックを貫通させることが可能である。
かくして本実施例によれは、２段階法でレイｌアウトし
たチップには、各ブロックに會まれるセル数を合計した
セルが含まれることになシ、事実上自動配備配線プログ
ラムの持つ限界を解消することができる。したがって、
大規模な回路のレイアウトを容易に実現することができ
る。
たチップには、各ブロックに會まれるセル数を合計した
セルが含まれることになシ、事実上自動配備配線プログ
ラムの持つ限界を解消することができる。したがって、
大規模な回路のレイアウトを容易に実現することができ
る。
なお、本発明は上述した実施例ＫＩ５ｆｆ定されるもの
ではない。例えば、前記第２の配線チャネルを設ける際
の該チャネル間のユニ、トセル数は、仕様に応じて適宜
定めればよい。また、／口、りの分は方やレイアウトの
方法尋も仕様に応じて適宜定めればよいのは、勿論のこ
とである。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することかできる。
ではない。例えば、前記第２の配線チャネルを設ける際
の該チャネル間のユニ、トセル数は、仕様に応じて適宜
定めればよい。また、／口、りの分は方やレイアウトの
方法尋も仕様に応じて適宜定めればよいのは、勿論のこ
とである。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することかできる。
第１図は従来のマスタチップのセル配列及び配線チャネ
ルの関係を示す模式図、紀２図は本発明の一実施例に係
わるマスクチップのセル配列及び配線チャネルの関係を
示す模式図、第３図及び第４図（ａ＞（ｂ）はそれぞれ
上紀笑施例を説明するだめのもので第３図はプν、り内
の回路しイアウドの例を示す模式図、第４図（ａ）は各
プロ、りの入出力関係を図式化して示す模式図、堀４図
（ｂ）は各ブロックをマスクチップ上に配置配線した例
を示す模式図である。 １１・・・ユニットセル、１２・・・第１の配線チャネ
ル、１３・・・第２の配線チャネル、１４・・・ブロッ
ク。 出願人代理人 弁理士釣江武 彦
ルの関係を示す模式図、紀２図は本発明の一実施例に係
わるマスクチップのセル配列及び配線チャネルの関係を
示す模式図、第３図及び第４図（ａ＞（ｂ）はそれぞれ
上紀笑施例を説明するだめのもので第３図はプν、り内
の回路しイアウドの例を示す模式図、第４図（ａ）は各
プロ、りの入出力関係を図式化して示す模式図、堀４図
（ｂ）は各ブロックをマスクチップ上に配置配線した例
を示す模式図である。 １１・・・ユニットセル、１２・・・第１の配線チャネ
ル、１３・・・第２の配線チャネル、１４・・・ブロッ
ク。 出願人代理人 弁理士釣江武 彦
Claims (2)
- （１） ユニットセルを行列状に配列してなるマスクス
ライス方式の半導体集積回路において、上記ユニットセ
ルの各列ル］に第１の配線チャネルを設けると共に、上
記ユニットセルの所定数毎の行間に上記第１の配線チャ
ネルと直交する第２の配線チャネルを設けてなることを
特徴とする半導体集積回路。 - （２） 前記第１及び第２の配線チャネルは、それぞ
れ異った配線層から形成されたものであることを特徴と
する特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14705682A JPS5936942A (ja) | 1982-08-25 | 1982-08-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14705682A JPS5936942A (ja) | 1982-08-25 | 1982-08-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5936942A true JPS5936942A (ja) | 1984-02-29 |
Family
ID=15421496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14705682A Pending JPS5936942A (ja) | 1982-08-25 | 1982-08-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936942A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107537A (ja) * | 1982-12-13 | 1984-06-21 | Nec Corp | マスタ・スライス形集積回路の製造方法 |
| US4910574A (en) * | 1987-04-30 | 1990-03-20 | Ibm Corporation | Porous circuit macro for semiconductor integrated circuits |
| US5341310A (en) * | 1991-12-17 | 1994-08-23 | International Business Machines Corporation | Wiring layout design method and system for integrated circuits |
-
1982
- 1982-08-25 JP JP14705682A patent/JPS5936942A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59107537A (ja) * | 1982-12-13 | 1984-06-21 | Nec Corp | マスタ・スライス形集積回路の製造方法 |
| JPH0125225B2 (ja) * | 1982-12-13 | 1989-05-16 | Nippon Electric Co | |
| US4910574A (en) * | 1987-04-30 | 1990-03-20 | Ibm Corporation | Porous circuit macro for semiconductor integrated circuits |
| US5341310A (en) * | 1991-12-17 | 1994-08-23 | International Business Machines Corporation | Wiring layout design method and system for integrated circuits |
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