JPS61141152A - マスタ・スライス形集積回路 - Google Patents
マスタ・スライス形集積回路Info
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- JPS61141152A JPS61141152A JP26341284A JP26341284A JPS61141152A JP S61141152 A JPS61141152 A JP S61141152A JP 26341284 A JP26341284 A JP 26341284A JP 26341284 A JP26341284 A JP 26341284A JP S61141152 A JPS61141152 A JP S61141152A
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- JP
- Japan
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- wiring
- width
- cell
- wiring region
- integration
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- Pending
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- 239000011159 matrix material Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 2
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- 238000000034 method Methods 0.000 abstract description 3
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- 238000004519 manufacturing process Methods 0.000 description 2
- 230000035508 accumulation Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にマスタ・スライス
形集積回路に関する。
形集積回路に関する。
マスタ・スライス形集積回路とは、種々の品種の論理回
路を製造するに際し、各品種に共通なトランジスタ、抵
抗等の素子から成るセルを行列状に配置し、各品種に共
通のマスクバタンである段階まで一括して製造しておき
、その後の配線工程のマスクバタンを各品徨毎に変更す
ることによシ、任意の論理機能を実現させるものである
。
路を製造するに際し、各品種に共通なトランジスタ、抵
抗等の素子から成るセルを行列状に配置し、各品種に共
通のマスクバタンである段階まで一括して製造しておき
、その後の配線工程のマスクバタンを各品徨毎に変更す
ることによシ、任意の論理機能を実現させるものである
。
マスタ・スライス形集積回路においては、セルを複数個
横方向に並べた、セル行を縦方向に複数個並べた、いわ
ゆる行列状の配置をとるのが一般的であシ、この複数列
のセル行間を横方向の配線領域とし、縦方向の配線領域
は通常その上層の配線層を用いる、この各配線領域を機
能ブロックの内部配線や機能ブロック間の配線に使用し
、所望の論理機能をもつ九集積回路としている。
横方向に並べた、セル行を縦方向に複数個並べた、いわ
ゆる行列状の配置をとるのが一般的であシ、この複数列
のセル行間を横方向の配線領域とし、縦方向の配線領域
は通常その上層の配線層を用いる、この各配線領域を機
能ブロックの内部配線や機能ブロック間の配線に使用し
、所望の論理機能をもつ九集積回路としている。
機能ブロックは、１個もしくは複数個のセルを用い、そ
の中の素子間を接続することによって、論理和回路やフ
リラグフロップの様な論理機能を持った単位回路を構成
したものであシ、各品種に共通して用いる配線バタン形
状から成る。これらのうち、小規模な単位回路の場合は
、１つのセルの範囲内におさまる配線バタ７形状や同じ
セル行内の隣接セルを使用する範囲内におさまる配線バ
タノ形状になっているが、中規模よシ大きな単位回路の
場合は、機能ブロック間配線を容易にする［は、正方形
に近い形状が望ましいため、隣接するセル行にまたがっ
た範囲を使用する配線バタ／形状となる。すなわち、規
模の大きな機能ブロックでは配線バｊｌｙ形状が、セル
行間の配線領域を含んだ形状となっている。
の中の素子間を接続することによって、論理和回路やフ
リラグフロップの様な論理機能を持った単位回路を構成
したものであシ、各品種に共通して用いる配線バタン形
状から成る。これらのうち、小規模な単位回路の場合は
、１つのセルの範囲内におさまる配線バタ７形状や同じ
セル行内の隣接セルを使用する範囲内におさまる配線バ
タノ形状になっているが、中規模よシ大きな単位回路の
場合は、機能ブロック間配線を容易にする［は、正方形
に近い形状が望ましいため、隣接するセル行にまたがっ
た範囲を使用する配線バタ／形状となる。すなわち、規
模の大きな機能ブロックでは配線バｊｌｙ形状が、セル
行間の配線領域を含んだ形状となっている。
集積度が大規模、云いかえればセル数が多いマスタ・ス
ライス方式の半導体集積回路では、機能ブロック間の配
線の数が多く、集積度が小規模なものと配線領域の幅を
同じとし几ままでは配線領域の不足が生じ、機能ブロッ
ク間の配線が出来なくなるため、配線領域の幅、すなわ
ちセル行間の幅を広くする必要がある。この几め、前述
の規模の大きな機能プクククは、セル行間の横方向の配
線領域を含む配線バタ７形状から成るため、たとえセル
内の素子配置が同一であっても配線領域の幅、すなわち
セル行間の幅が異なる他のマスタ・スライス形半導体集
積回路には用いることが出来ない。
ライス方式の半導体集積回路では、機能ブロック間の配
線の数が多く、集積度が小規模なものと配線領域の幅を
同じとし几ままでは配線領域の不足が生じ、機能ブロッ
ク間の配線が出来なくなるため、配線領域の幅、すなわ
ちセル行間の幅を広くする必要がある。この几め、前述
の規模の大きな機能プクククは、セル行間の横方向の配
線領域を含む配線バタ７形状から成るため、たとえセル
内の素子配置が同一であっても配線領域の幅、すなわち
セル行間の幅が異なる他のマスタ・スライス形半導体集
積回路には用いることが出来ない。
そのためマスタ・スライス方式の半導体集積回路の集積
規模が異なる毎に、同−論理機能をもつ九機能ブロック
であっても、別に新たに配線バタン形状を設計しなけれ
ばならないという欠点かある。
規模が異なる毎に、同−論理機能をもつ九機能ブロック
であっても、別に新たに配線バタン形状を設計しなけれ
ばならないという欠点かある。
本発明のマスタ・スライス形集積回路は、半導体基板の
主向上に、トランジスタ、抵抗等から成るセルを複数個
行列状に配置し、セル行間に配線領域を用意したものに
おいて、該セル行は少くと ・も一つの隣接する
セル行及びセル行間の固定の配線領域幅からなる第１配
線領域と共にセル行群をなし、該セル行群の間が、前記
第１配線領域と異なる配線領域幅をもった第２配線領域
を有している。
主向上に、トランジスタ、抵抗等から成るセルを複数個
行列状に配置し、セル行間に配線領域を用意したものに
おいて、該セル行は少くと ・も一つの隣接する
セル行及びセル行間の固定の配線領域幅からなる第１配
線領域と共にセル行群をなし、該セル行群の間が、前記
第１配線領域と異なる配線領域幅をもった第２配線領域
を有している。
次に、本発明について図面を参照して説明する。
第１図および第２図は集積規模の異なる２種類のマスタ
・スライス形集積回路のセルのレイアウトの一部分を示
す図で、第１図が集積規模の比較的小なるもの、第２図
がそれよシ集積規模が大なるものに対応する。図におい
て、１．１１はトランジスタ、抵抗から成るセル、２．
１２は複数個のセルから成るセル行、３．１３はセル行
群、４゜１４はセル行群内のセル間配線領域（第１配線
領域）、５．１５はセル行群間の配線領域（第２配線領
域）セして６，１６は２つのセル行にま几かつ九機能ブ
ロックが占有する領域を示す。
・スライス形集積回路のセルのレイアウトの一部分を示
す図で、第１図が集積規模の比較的小なるもの、第２図
がそれよシ集積規模が大なるものに対応する。図におい
て、１．１１はトランジスタ、抵抗から成るセル、２．
１２は複数個のセルから成るセル行、３．１３はセル行
群、４゜１４はセル行群内のセル間配線領域（第１配線
領域）、５．１５はセル行群間の配線領域（第２配線領
域）セして６，１６は２つのセル行にま几かつ九機能ブ
ロックが占有する領域を示す。
図から明らかなように、セル行群内の第１配線領域４，
１４は、集積規模にかかわらず共に等しく、２チヤＩ″
ネルの配線が通れる幅である。従ってこの第１配線領域
を含み、２行のセル行にわたル配線パタノ形状、いいか
えればセル行群内につくられ九機能ブロックであれば、
第１図及び第２図のように集積規模の異なるマスタ・ス
ライス形集積回路において屯共通に使用出来る。
１４は、集積規模にかかわらず共に等しく、２チヤＩ″
ネルの配線が通れる幅である。従ってこの第１配線領域
を含み、２行のセル行にわたル配線パタノ形状、いいか
えればセル行群内につくられ九機能ブロックであれば、
第１図及び第２図のように集積規模の異なるマスタ・ス
ライス形集積回路において屯共通に使用出来る。
すなわち、第１図における占有領域６を持つ機能ブロッ
クがそのまま第２図における占有領域１６０機能機能ブ
ロックて使用出来ることを示している。
クがそのまま第２図における占有領域１６０機能機能ブ
ロックて使用出来ることを示している。
一万、第１図のセル群間の第２配線領域５が４チヤンネ
ルの幅であるのに対し、第２図のセル群間の第２配線領
域１５は６チヤンネルの幅である、すなわち集積規模が
大きいほど第２配線領域の幅を広くする仁とによシ、高
集積化に伴う機能ブロック間配線の増大に対し充分な配
線領域幅を確保している。
ルの幅であるのに対し、第２図のセル群間の第２配線領
域１５は６チヤンネルの幅である、すなわち集積規模が
大きいほど第２配線領域の幅を広くする仁とによシ、高
集積化に伴う機能ブロック間配線の増大に対し充分な配
線領域幅を確保している。
以上述べ比ように本発明は、セルを行列状に配置し、セ
ル行間に配線領域を用意したマスタ・スライス形集積回
路において、セル行群を構成する第１配線領域の幅を一
定とし、セル行群間の第２配線領域の幅により必要な配
線領域幅を確保することによシ、二つのセル行にまたが
る様な大規模なｍ能ブロックの配線バタン形状であって
も、それがセル行群内に構成さｎておれば、集積規模の
大小にかかわらず各々集積規模に応じた最適な配線領域
を有しながら、共通に使用出来、従来集積規模が異なる
毎に同じ論理機能を持った機能ブロックでありながら、
その配線バメノ形状を設計し直していたのを不要とする
ことが出来る。これにより、集積規模の異なるマスタ・
スライス形集積回路の開発が迅速に、しかも低コストで
行うことが出来る効果がある。
ル行間に配線領域を用意したマスタ・スライス形集積回
路において、セル行群を構成する第１配線領域の幅を一
定とし、セル行群間の第２配線領域の幅により必要な配
線領域幅を確保することによシ、二つのセル行にまたが
る様な大規模なｍ能ブロックの配線バタン形状であって
も、それがセル行群内に構成さｎておれば、集積規模の
大小にかかわらず各々集積規模に応じた最適な配線領域
を有しながら、共通に使用出来、従来集積規模が異なる
毎に同じ論理機能を持った機能ブロックでありながら、
その配線バメノ形状を設計し直していたのを不要とする
ことが出来る。これにより、集積規模の異なるマスタ・
スライス形集積回路の開発が迅速に、しかも低コストで
行うことが出来る効果がある。
第１図および第２図は各々本発明の一実施例のセルレイ
アウトの一部を示す平面図である。 ２．１２・・・・・・セル行、３，１３・・・・・・セ
ル行群、４．１４・・・・・・セル行群内セル行間配線
領域、５１１５・・・・・・セル行群間配線領域。 算１図
アウトの一部を示す平面図である。 ２．１２・・・・・・セル行、３，１３・・・・・・セ
ル行群、４．１４・・・・・・セル行群内セル行間配線
領域、５１１５・・・・・・セル行群間配線領域。 算１図
Claims (1)
- 半導体基板の主面上に、トランジスタ・抵抗等から成
るセルを複数個行列状に配置し、セル行（又は列）間に
配線領域を用意したマスタ・スライス形集積回路におい
て、該セル行（又は列）は、少くとも一つの隣接するセ
ル行（又は列）及びセル行（又は列）間の固定の配線領
域幅から成る第１配線領域と共にセル行（又は列）群を
なし、該セル行（又は列）群の間が、前記第１配線領域
と異なる幅の配線領域幅をもった第２配線領域から成る
ことを特徴とするマスタ・スライス形集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26341284A JPS61141152A (ja) | 1984-12-13 | 1984-12-13 | マスタ・スライス形集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26341284A JPS61141152A (ja) | 1984-12-13 | 1984-12-13 | マスタ・スライス形集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61141152A true JPS61141152A (ja) | 1986-06-28 |
Family
ID=17389131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26341284A Pending JPS61141152A (ja) | 1984-12-13 | 1984-12-13 | マスタ・スライス形集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61141152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0261405A2 (de) * | 1986-08-26 | 1988-03-30 | Hoechst Aktiengesellschaft | Kondensationsprodukte 5- gliedriger Heterocyclen mit triboelektrischer Steuerwirkung für elektrophotographische Aufzeichnungsverfahren |
-
1984
- 1984-12-13 JP JP26341284A patent/JPS61141152A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0261405A2 (de) * | 1986-08-26 | 1988-03-30 | Hoechst Aktiengesellschaft | Kondensationsprodukte 5- gliedriger Heterocyclen mit triboelektrischer Steuerwirkung für elektrophotographische Aufzeichnungsverfahren |
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