JPH079941B2 - 集積回路装置の設計方法 - Google Patents
集積回路装置の設計方法Info
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- JPH079941B2 JPH079941B2 JP61082714A JP8271486A JPH079941B2 JP H079941 B2 JPH079941 B2 JP H079941B2 JP 61082714 A JP61082714 A JP 61082714A JP 8271486 A JP8271486 A JP 8271486A JP H079941 B2 JPH079941 B2 JP H079941B2
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- 238000000034 method Methods 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置の設計方法に関し、特に大規模集
積回路装置の配線布設方法に関する。
積回路装置の配線布設方法に関する。
集積回路の規模の増大に伴う設計期間の増加，設計ミス
の増大を抑制するために近年CADツールを用いた自動設
計が広く用いられており、かかるCADツールの能力に見
合うよう、ゲートアレイの場合のトランジスタアレイ方
式のように、素子の配列に規則性を持たせたレイアウト
が広く採用されている。同方法は、配線布設専有領域を
予め計画的にルール化するものであり、配線専有領域は
主に機能ブロック間配線に用い、トランジスタアレイ内
にはブロック内の素子間接続の配線が布設される。かか
る場合、第２図に示すように機能ブロック内素子間接続
に用いられるブロック内配線領域１の所要スペースは、
ブロックを構成する回路機能によって異なり、少量で済
むものもあれば、機能ブロック間配線に用いるブロック
間配線領域２にまでその一部がはり出してしまうものも
ある。そして、チップ上へのこれらのブロックの配列は
LSI論理を得るべく全てのブロック間接続が完結できる
ように相対位置を考慮して行われるものではあるが、ブ
ロック内配線領域の所要スペースが同一のものがトラン
ジスタアレイの延在方法に連続的に配列されるとは限ら
ず、一般にブロック配置はランダムである。
の増大を抑制するために近年CADツールを用いた自動設
計が広く用いられており、かかるCADツールの能力に見
合うよう、ゲートアレイの場合のトランジスタアレイ方
式のように、素子の配列に規則性を持たせたレイアウト
が広く採用されている。同方法は、配線布設専有領域を
予め計画的にルール化するものであり、配線専有領域は
主に機能ブロック間配線に用い、トランジスタアレイ内
にはブロック内の素子間接続の配線が布設される。かか
る場合、第２図に示すように機能ブロック内素子間接続
に用いられるブロック内配線領域１の所要スペースは、
ブロックを構成する回路機能によって異なり、少量で済
むものもあれば、機能ブロック間配線に用いるブロック
間配線領域２にまでその一部がはり出してしまうものも
ある。そして、チップ上へのこれらのブロックの配列は
LSI論理を得るべく全てのブロック間接続が完結できる
ように相対位置を考慮して行われるものではあるが、ブ
ロック内配線領域の所要スペースが同一のものがトラン
ジスタアレイの延在方法に連続的に配列されるとは限ら
ず、一般にブロック配置はランダムである。
このように機能ブロックがランダムに配置される結果、
トランジスタアレイの延在方向に布設されるブロック間
配線の通過するブロック間配線領域幅は、広い所と狭い
所が生じ、特に長く延びる配線は狭い所を通過する確率
が高い一方、短い配線はトランジスタアレイの延在方向
のあらゆる場所でほぼ均一の確率で発生する結果、所要
ブロック間配線領域幅、すなわち、トランジスタアレイ
間距離は上記狭い所で必要とされる幅で決まり、また広
い所はそのブロック間配線領域の全幅が有効に使われな
くなる。従来より、人手設計に比して自動設計ではチッ
プサイズが大きくなると言われているが、配線布設に関
し、その原因の一つは上述の如きであり、このためにチ
ップサイズが大きくなり、コスト高になるという問題が
あった。
トランジスタアレイの延在方向に布設されるブロック間
配線の通過するブロック間配線領域幅は、広い所と狭い
所が生じ、特に長く延びる配線は狭い所を通過する確率
が高い一方、短い配線はトランジスタアレイの延在方向
のあらゆる場所でほぼ均一の確率で発生する結果、所要
ブロック間配線領域幅、すなわち、トランジスタアレイ
間距離は上記狭い所で必要とされる幅で決まり、また広
い所はそのブロック間配線領域の全幅が有効に使われな
くなる。従来より、人手設計に比して自動設計ではチッ
プサイズが大きくなると言われているが、配線布設に関
し、その原因の一つは上述の如きであり、このためにチ
ップサイズが大きくなり、コスト高になるという問題が
あった。
本発明は、前述の如き、配線チャンネル領域が不均一に
生ずる結果シリコン面の有効利用率が低下するという問
題を改善するために機能ブロックを構成する配線布設領
域の大きさが同じ機能ブロックを一つの機能ブロック列
に揃えることによって配線チャンネル領域の均一化を図
ることを目的にしており、このために、機能ブロックを
構成する配線布設領域の大きさに複数のランクを設け、
機能ブロック列毎に、その大部分に同一ランクのものか
それよりも小さいものを配列するものである。
生ずる結果シリコン面の有効利用率が低下するという問
題を改善するために機能ブロックを構成する配線布設領
域の大きさが同じ機能ブロックを一つの機能ブロック列
に揃えることによって配線チャンネル領域の均一化を図
ることを目的にしており、このために、機能ブロックを
構成する配線布設領域の大きさに複数のランクを設け、
機能ブロック列毎に、その大部分に同一ランクのものか
それよりも小さいものを配列するものである。
本発明の集積回路装置の設計方法は、アレイ状に配列さ
れた複数のトランジスタを少なくとも１つの配線層を用
いて相互に接続して機能ブロックを構成し、前記トラン
ジスタのアレイが延在する方向に前記機能ブロックを配
列し、かかる機能ブロック列を複数列設け、前記複数列
の機能ブロックを前記少なくとも１つの配線層を含む複
数の配線層を用いて相互に接続することによって所望の
LSI論理を得る集積回路装置の設計方法に於て、機能ブ
ロック内配線領域の大きさに応じて機能ブロックをラン
ク分けするとともに、前記機能ブロック列毎に前記ラン
クのいずれかを規定し、それぞれの機能ブロック列には
その列に規定されたランクに一致する機能ブロックか、
機能ブロック内配線領域の大きさがそれより小さいラン
クの機能ブロックを配置することを特徴とする。
れた複数のトランジスタを少なくとも１つの配線層を用
いて相互に接続して機能ブロックを構成し、前記トラン
ジスタのアレイが延在する方向に前記機能ブロックを配
列し、かかる機能ブロック列を複数列設け、前記複数列
の機能ブロックを前記少なくとも１つの配線層を含む複
数の配線層を用いて相互に接続することによって所望の
LSI論理を得る集積回路装置の設計方法に於て、機能ブ
ロック内配線領域の大きさに応じて機能ブロックをラン
ク分けするとともに、前記機能ブロック列毎に前記ラン
クのいずれかを規定し、それぞれの機能ブロック列には
その列に規定されたランクに一致する機能ブロックか、
機能ブロック内配線領域の大きさがそれより小さいラン
クの機能ブロックを配置することを特徴とする。
〔実施例〕 以下、本発明を実施例にて説明する。
第１図は第４図に示す機能ブロックを第３図に示すセル
タイプ区分に準じて配置した機能ブロック列で３列のみ
を代表して表わしている（実際のLSIでは、同列は少な
いものでも10列、多いものでは50列以上持つ）。ここに
於て、第３図は機能ブロックを自動配置するためのチッ
プスペースの区分を示しており、セル列3,4,3′上に機
能ブロックを配置できると共に、セル列にA,Bの２種の
タイプが設けられており、セル列3,3′はセルタイプＡ
であり、セル列４はセルタイプＢである。第４図
（ａ），（ｂ），（ｃ）は、セル列上に配列する機能ブ
ロックのブロック内の素子間接続の配線外形を表わして
おり、それぞれブロックの機能名（a,b,c）及び、対応
するセルタイプ名（A,B）とを合わせた、機能ブロック
名（ａ−A,b−B,c−Ａ）が記入されている。そこでセル
タイプ名は、機能ブロックで使用されるブロック内配線
領域の大きさがある値以上であればA,その値より小さけ
ればＢが付与される。かかる機能ブロックはその中のセ
ルタイプ名と、チップスペース上のセルタイプ名が一致
するところに配置され、その結果、第１図の様にブロッ
ク間配線領域２が極度に狭くなる領域が生じないように
機能ブロック5,6,7が配列される。
タイプ区分に準じて配置した機能ブロック列で３列のみ
を代表して表わしている（実際のLSIでは、同列は少な
いものでも10列、多いものでは50列以上持つ）。ここに
於て、第３図は機能ブロックを自動配置するためのチッ
プスペースの区分を示しており、セル列3,4,3′上に機
能ブロックを配置できると共に、セル列にA,Bの２種の
タイプが設けられており、セル列3,3′はセルタイプＡ
であり、セル列４はセルタイプＢである。第４図
（ａ），（ｂ），（ｃ）は、セル列上に配列する機能ブ
ロックのブロック内の素子間接続の配線外形を表わして
おり、それぞれブロックの機能名（a,b,c）及び、対応
するセルタイプ名（A,B）とを合わせた、機能ブロック
名（ａ−A,b−B,c−Ａ）が記入されている。そこでセル
タイプ名は、機能ブロックで使用されるブロック内配線
領域の大きさがある値以上であればA,その値より小さけ
ればＢが付与される。かかる機能ブロックはその中のセ
ルタイプ名と、チップスペース上のセルタイプ名が一致
するところに配置され、その結果、第１図の様にブロッ
ク間配線領域２が極度に狭くなる領域が生じないように
機能ブロック5,6,7が配列される。
ここで複数のセル列に及ぶ機能ブロック７は、第４図
（ｃ）に示すようにブロック内配線領域の大きい側を基
準位置に選びセルタイプ名Ａが付与される。こうするこ
とで第１図に示すように機能ブロック列の間のブロック
間配線領域を直線状に近づけることができる。
（ｃ）に示すようにブロック内配線領域の大きい側を基
準位置に選びセルタイプ名Ａが付与される。こうするこ
とで第１図に示すように機能ブロック列の間のブロック
間配線領域を直線状に近づけることができる。
第１図，第３図，及び第４図に示した実施例では、セル
タイプは２種，機能ブロックは最大２列のセル列を使用
するものを示したが、一般に、チップスベース区分とし
てのセルタイプの配列ルールと、機能ブロックのセルタ
イプの配列ルールを一致させることでセルタイプを３種
以上設定することが可能であり、また、３列以上のセル
列を使用して機能ブロックを構成することが可能であ
る。ここで本発明に於るセルタイプは機能ブロック内配
線領域の大きさに応じたランク分けに対応して定められ
るもので、３種以上のセルタイプによる場合、最もその
ブロック内配線領域を多く要するセルタイプ名が機能ブ
ロック名に組み込まれる。
タイプは２種，機能ブロックは最大２列のセル列を使用
するものを示したが、一般に、チップスベース区分とし
てのセルタイプの配列ルールと、機能ブロックのセルタ
イプの配列ルールを一致させることでセルタイプを３種
以上設定することが可能であり、また、３列以上のセル
列を使用して機能ブロックを構成することが可能であ
る。ここで本発明に於るセルタイプは機能ブロック内配
線領域の大きさに応じたランク分けに対応して定められ
るもので、３種以上のセルタイプによる場合、最もその
ブロック内配線領域を多く要するセルタイプ名が機能ブ
ロック名に組み込まれる。
また、一般的にLSI論理の違いにより、複数種セルタイ
プの夫々の使用頻度が異るので、厳密に一対一対応で全
ての機能ブロックを配置し終えることはできない。この
場合、チップスペースと機能ブロックとの配置上のセル
タイプ名の対応は機能ブロックの持つセルタイプ名と同
一のもの、それにそれよりも広い機能ブロック内配線ス
ペースに対応するセルタイプ名を持つチップスペースの
位置に対応付けて配置することで本発明の本質は損われ
ない。
プの夫々の使用頻度が異るので、厳密に一対一対応で全
ての機能ブロックを配置し終えることはできない。この
場合、チップスペースと機能ブロックとの配置上のセル
タイプ名の対応は機能ブロックの持つセルタイプ名と同
一のもの、それにそれよりも広い機能ブロック内配線ス
ペースに対応するセルタイプ名を持つチップスペースの
位置に対応付けて配置することで本発明の本質は損われ
ない。
以上に述べたように本発明は、機能ブロック内配線領域
の所要スペースの大きさが同じものを一つの機能ブロッ
ク列に揃えることにより、機能ブロック間配線領域幅の
不均一性を平均化し、自動設計ツールから見た配線性を
向上させる効果がある。この結果チップサイズを小さく
することができ、コスト低減を回ることができる。
の所要スペースの大きさが同じものを一つの機能ブロッ
ク列に揃えることにより、機能ブロック間配線領域幅の
不均一性を平均化し、自動設計ツールから見た配線性を
向上させる効果がある。この結果チップサイズを小さく
することができ、コスト低減を回ることができる。
第１図は本発明の一実施例の機能ブロックの配置を表わ
すレイアウト図、第２図は従来の機能ブロックの配置を
表わすレイアウト図、第３図は第１図に対応するチップ
スペースの配分をセルタイプ名で表わしたレイアウト
図、第４図（ａ），（ｂ），（ｃ）は第１図に示した機
能ブロックの一部をそれぞれ単独に表わした平面図であ
る。 １……ブロック内配線領域、２……ブロック間配線領
域、3,3′,4……セル列、5,6,7……ブロック。
すレイアウト図、第２図は従来の機能ブロックの配置を
表わすレイアウト図、第３図は第１図に対応するチップ
スペースの配分をセルタイプ名で表わしたレイアウト
図、第４図（ａ），（ｂ），（ｃ）は第１図に示した機
能ブロックの一部をそれぞれ単独に表わした平面図であ
る。 １……ブロック内配線領域、２……ブロック間配線領
域、3,3′,4……セル列、5,6,7……ブロック。
Claims (1)
- 【請求項１】アレイ状に配列された複数のトランジスタ
を少なくとも１つの配線層を用いて相互に接続して機能
ブロックを構成し、前記トランジスタのアレイが延在す
る方向に前記機能ブロックを配列し、かかる機能ブロッ
ク列を複数列設け、前記複数列の機能ブロックを前記少
なくとも１つの配線層を含む複数の配線層を用いて相互
に接続することによって所望のLSI論理を得る集積回路
装置の設計方法に於て、機能ブロック内配線領域の大き
さに応じて機能ブロックをランク分けするとともに、前
記機能ブロック列毎に前記ランクのいずれかを規定し、
それぞれの機能ブロック列にはその列に規定されたラン
クに一致する機能ブロックか、機能ブロック内配線領域
の大きさがそれより小さいランクの機能ブロックを配置
することを特徴とする集積回路装置の設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61082714A JPH079941B2 (ja) | 1986-04-09 | 1986-04-09 | 集積回路装置の設計方法 |
| US07/036,521 US4791609A (en) | 1986-04-09 | 1987-04-09 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61082714A JPH079941B2 (ja) | 1986-04-09 | 1986-04-09 | 集積回路装置の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62238645A JPS62238645A (ja) | 1987-10-19 |
| JPH079941B2 true JPH079941B2 (ja) | 1995-02-01 |
Family
ID=13782076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61082714A Expired - Lifetime JPH079941B2 (ja) | 1986-04-09 | 1986-04-09 | 集積回路装置の設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4791609A (ja) |
| JP (1) | JPH079941B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265045A (en) * | 1986-10-31 | 1993-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit device with built-in memory circuit group |
| JP2516962B2 (ja) * | 1987-03-18 | 1996-07-24 | 三菱電機株式会社 | マスタ−スライスｌｓｉ |
| KR910008099B1 (ko) * | 1988-07-21 | 1991-10-07 | 삼성반도체통신주식회사 | 메모리 칩의 파워 및 시그널라인 버싱방법 |
| US5214657A (en) * | 1990-09-21 | 1993-05-25 | Micron Technology, Inc. | Method for fabricating wafer-scale integration wafers and method for utilizing defective wafer-scale integration wafers |
| JPH05121547A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体集積回路の配線処理方法 |
| CN1075667C (zh) * | 1996-04-19 | 2001-11-28 | 松下电器产业株式会社 | 半导体集成电路及采用该电路的系统 |
| TW332923B (en) * | 1996-04-19 | 1998-06-01 | Matsushita Electric Ind Co Ltd | Semiconductor IC |
| JP3356122B2 (ja) | 1999-07-08 | 2002-12-09 | 日本電気株式会社 | システム半導体装置及びシステム半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124463A (en) * | 1981-01-26 | 1982-08-03 | Nec Corp | Semiconductor device |
-
1986
- 1986-04-09 JP JP61082714A patent/JPH079941B2/ja not_active Expired - Lifetime
-
1987
- 1987-04-09 US US07/036,521 patent/US4791609A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62238645A (ja) | 1987-10-19 |
| US4791609A (en) | 1988-12-13 |
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