JPH05121547A - 半導体集積回路の配線処理方法 - Google Patents
半導体集積回路の配線処理方法Info
- Publication number
- JPH05121547A JPH05121547A JP3305687A JP30568791A JPH05121547A JP H05121547 A JPH05121547 A JP H05121547A JP 3305687 A JP3305687 A JP 3305687A JP 30568791 A JP30568791 A JP 30568791A JP H05121547 A JPH05121547 A JP H05121547A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- processing
- semiconductor integrated
- processing method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 複数の演算処理装置あるいは計算機により半
導体集積回路の配線処理を並列処理で実行する際に、複
数の処理装置を効率良く使用することにより、処理速度
を向上させる。 【構成】 ファイルシステム１０６を共有化した複数の
演算処理装置１０３，１０４に、それぞれ異なった配線
層の配線を接続させる様にし、配線処理を並列的に実行
する。
導体集積回路の配線処理を並列処理で実行する際に、複
数の処理装置を効率良く使用することにより、処理速度
を向上させる。 【構成】 ファイルシステム１０６を共有化した複数の
演算処理装置１０３，１０４に、それぞれ異なった配線
層の配線を接続させる様にし、配線処理を並列的に実行
する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の配線
処理方法に関し、特に配線処理を並列に実行するための
処理方法に関する。
処理方法に関し、特に配線処理を並列に実行するための
処理方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の自動配線処理方法
としては、迷路探索法、ラインサーチ法、など種々のも
のが発表されているが、近年半導体集積回路の大規模化
に伴い、その配線領域も面積増大化、あるいは配線層の
多層化がなされてきており、半導体集積回路配線領域全
面を前述の手法によって一括処理することは、処理時間
や計算機の使用メモリの増大をまねき、次第に困難にな
ってきた。
としては、迷路探索法、ラインサーチ法、など種々のも
のが発表されているが、近年半導体集積回路の大規模化
に伴い、その配線領域も面積増大化、あるいは配線層の
多層化がなされてきており、半導体集積回路配線領域全
面を前述の手法によって一括処理することは、処理時間
や計算機の使用メモリの増大をまねき、次第に困難にな
ってきた。
【０００３】従来この種の問題を解決するために、半導
体集積回路上の配線領域を複数に分割し、この分割領域
内を前述の手法の一括処理対象領域とする手法が考案さ
れている。この処理方法によると、図５に従来方式のフ
ローチャートとして示すように、実際に配線処理を実行
する前に、概略配線といわれる処理手順を設け配線上の
ライブラリ・データから大体の配線領域を決定した後、
詳細配線処理といわれる処理手順で、各分割配線領域毎
に、前述の迷路配線法やラインサーチ法といった処理手
順を繰り返し実行し、全配線領域の配線が完了すると処
理終了となるという方法が開発されている。
体集積回路上の配線領域を複数に分割し、この分割領域
内を前述の手法の一括処理対象領域とする手法が考案さ
れている。この処理方法によると、図５に従来方式のフ
ローチャートとして示すように、実際に配線処理を実行
する前に、概略配線といわれる処理手順を設け配線上の
ライブラリ・データから大体の配線領域を決定した後、
詳細配線処理といわれる処理手順で、各分割配線領域毎
に、前述の迷路配線法やラインサーチ法といった処理手
順を繰り返し実行し、全配線領域の配線が完了すると処
理終了となるという方法が開発されている。
【０００４】前述の処理手法を図を参照して具体的に説
明する。図６は従来の半導体集積回路上の配線領域をシ
ンボリックなイメージで表現した図である。図中、矩形
に区切られた各領域が詳細配線処理の際一括して処理を
行なわれる分割配線領域を示している。以下、図示の通
り、列方向にＡ，Ｂ，Ｃ，…と付け、行方向に１，２，
３，…と付け、交点にあたる分割配線領域を（Ａ，１）
等の呼び方をすることとして、例として（Ａ，５）にあ
る端子ａと（Ｄ，２）にある端子ｂを接続する場合を説
明すると、まず概略配線処理において全配線領域を対象
として各配線に対して、どの分割領域を通過して配線す
るか、その配線が選択した分割配線領域にどの辺から入
り、どの辺から抜けていくかを決定する（Ｓ−１０
０）。端子ａとｂであれば、例えば図６中斜線を付した
分割配線領域を使用して配線することが決定され、ａ点
を出発した配線は（Ａ，５）を右辺に抜け（Ｂ，５）に
左辺より入り右辺に抜け、（Ｃ，５）に左辺より入って
上辺に抜ける等が決定される。この際決定に際しては各
分割領域の配線密度を極力均等にすること、各配線が通
過する分割領域の数を極力少くすること等、いくつかの
事前に設定された諸条件を最大限満足することを目的と
して決定される。
明する。図６は従来の半導体集積回路上の配線領域をシ
ンボリックなイメージで表現した図である。図中、矩形
に区切られた各領域が詳細配線処理の際一括して処理を
行なわれる分割配線領域を示している。以下、図示の通
り、列方向にＡ，Ｂ，Ｃ，…と付け、行方向に１，２，
３，…と付け、交点にあたる分割配線領域を（Ａ，１）
等の呼び方をすることとして、例として（Ａ，５）にあ
る端子ａと（Ｄ，２）にある端子ｂを接続する場合を説
明すると、まず概略配線処理において全配線領域を対象
として各配線に対して、どの分割領域を通過して配線す
るか、その配線が選択した分割配線領域にどの辺から入
り、どの辺から抜けていくかを決定する（Ｓ−１０
０）。端子ａとｂであれば、例えば図６中斜線を付した
分割配線領域を使用して配線することが決定され、ａ点
を出発した配線は（Ａ，５）を右辺に抜け（Ｂ，５）に
左辺より入り右辺に抜け、（Ｃ，５）に左辺より入って
上辺に抜ける等が決定される。この際決定に際しては各
分割領域の配線密度を極力均等にすること、各配線が通
過する分割領域の数を極力少くすること等、いくつかの
事前に設定された諸条件を最大限満足することを目的と
して決定される。
【０００５】その後、詳細配線処理において、各分割領
域毎に分割領域の境界辺までの配線が決定される。この
際、隣接する分割配線領域の配線が終了していれば、そ
の境界辺へ抜けて行く配線については、境界辺のところ
で同一配線に接続される様に敷設され、終了していなけ
れば（Ｓ−１０１）、この分割配線領域の配線処理では
境界辺上の任意の位置に引き出しておき、その隣接する
分割配線領域での配線処理の際に、境界辺で同配線が接
続される様に処理されることとなる（Ｓ−１０２）。
域毎に分割領域の境界辺までの配線が決定される。この
際、隣接する分割配線領域の配線が終了していれば、そ
の境界辺へ抜けて行く配線については、境界辺のところ
で同一配線に接続される様に敷設され、終了していなけ
れば（Ｓ−１０１）、この分割配線領域の配線処理では
境界辺上の任意の位置に引き出しておき、その隣接する
分割配線領域での配線処理の際に、境界辺で同配線が接
続される様に処理されることとなる（Ｓ−１０２）。
【０００６】
【発明が解決しようとする課題】近年、ワークステーシ
ョンと呼ばれる計算機に代表される様に、ネットワーク
環境のもとで並列処理を行うのに適した計算機の技術的
進歩や、さらなる半導体集積回路の大規模化に伴い、半
導体集積回路の配線処理においても、処理の並列化によ
って処理速度を向上させようとする機運が高まっている
が、この従来の半導体集積回路の配線処理方法を並列処
理を行う場合に適応する場合、各分割配線領域毎の詳細
配線処理を複数の計算機あるいは演算器に割り当てて実
行することが考えられる。しかしながら、従来方式の場
合、ある計算機あるいは演算器がある分割領域を配線し
ようとした際に、もし隣接した分割配線領域が他の計算
機または演算器によって処理中であった場合、その分割
配線領域と接する辺への配線をどの位置にもってくるか
を決定できないため、その処理中の分割領域の配線処理
が終了するまで、先の計算機あるいは演算器は処理を待
たされることになる。このように従来の半導体集積回路
の配線処理方法では、計算機あるいは演算器が処理待ち
の状態になってしまい、その計算機あるいは演算器が有
効に利用されないために、全体の処理速度が向上しなく
なってしまうという課題があった。
ョンと呼ばれる計算機に代表される様に、ネットワーク
環境のもとで並列処理を行うのに適した計算機の技術的
進歩や、さらなる半導体集積回路の大規模化に伴い、半
導体集積回路の配線処理においても、処理の並列化によ
って処理速度を向上させようとする機運が高まっている
が、この従来の半導体集積回路の配線処理方法を並列処
理を行う場合に適応する場合、各分割配線領域毎の詳細
配線処理を複数の計算機あるいは演算器に割り当てて実
行することが考えられる。しかしながら、従来方式の場
合、ある計算機あるいは演算器がある分割領域を配線し
ようとした際に、もし隣接した分割配線領域が他の計算
機または演算器によって処理中であった場合、その分割
配線領域と接する辺への配線をどの位置にもってくるか
を決定できないため、その処理中の分割領域の配線処理
が終了するまで、先の計算機あるいは演算器は処理を待
たされることになる。このように従来の半導体集積回路
の配線処理方法では、計算機あるいは演算器が処理待ち
の状態になってしまい、その計算機あるいは演算器が有
効に利用されないために、全体の処理速度が向上しなく
なってしまうという課題があった。
【０００７】本発明は上述の課題に鑑みてなされたもの
であり、計算機あるいは演算器を効率良く使用できる配
線処理の並列処置が可能な半導体集積回路の配線処理方
法を提供することを目的としている。
であり、計算機あるいは演算器を効率良く使用できる配
線処理の並列処置が可能な半導体集積回路の配線処理方
法を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明の第１の発明の半
導体集積回路の配線処理方法は、計算機により半導体集
積回路のチップ上に配置された機能ブロック間の配線を
接続するための配線処理方法における４層以上の配線層
を有する半導体集積回路の配線に適応される配線方法で
あって、隣接する２つの層以上の複数の配線層を一組み
として各組毎に他の組での配線処理手段とは独立にその
包含する配線層上にあるブロックの端子間を配線する複
数の配線処理手段を有する。
導体集積回路の配線処理方法は、計算機により半導体集
積回路のチップ上に配置された機能ブロック間の配線を
接続するための配線処理方法における４層以上の配線層
を有する半導体集積回路の配線に適応される配線方法で
あって、隣接する２つの層以上の複数の配線層を一組み
として各組毎に他の組での配線処理手段とは独立にその
包含する配線層上にあるブロックの端子間を配線する複
数の配線処理手段を有する。
【０００９】また、第２の発明は、計算機により半導体
集積回路のチップ上に配置された機能ブロック間の配線
を接続するための配線処理方法において、第１の配線層
上にあるブロックの端子あるいは第２の配線層上にある
ブロックの端子を接続するための２層配線方式の第１の
配線処理方法と、第３の配線層と第３の配線層に隣接す
る第４の配線層を使用して前記第３の配線層あるいは第
４の配線層上にあるブロックの端子を接続するための２
層配線方式の第２の配線処理方法を有する。
集積回路のチップ上に配置された機能ブロック間の配線
を接続するための配線処理方法において、第１の配線層
上にあるブロックの端子あるいは第２の配線層上にある
ブロックの端子を接続するための２層配線方式の第１の
配線処理方法と、第３の配線層と第３の配線層に隣接す
る第４の配線層を使用して前記第３の配線層あるいは第
４の配線層上にあるブロックの端子を接続するための２
層配線方式の第２の配線処理方法を有する。
【００１０】第３の発明の半導体集積回路の配線処理方
法は、複数の計算機より成る半導体集積回路の自動配線
用の装置において、前記複数の計算機がネットワークを
通じて交信することが可能でかつ互いのファイルシステ
ムの少なくとも一部を共有するものであって、半導体集
積回路装置の配線処理プログラム、配線処理の入力情報
及び配線結果を前記共有ファイルシステム上に格納する
ことを特徴とする。
法は、複数の計算機より成る半導体集積回路の自動配線
用の装置において、前記複数の計算機がネットワークを
通じて交信することが可能でかつ互いのファイルシステ
ムの少なくとも一部を共有するものであって、半導体集
積回路装置の配線処理プログラム、配線処理の入力情報
及び配線結果を前記共有ファイルシステム上に格納する
ことを特徴とする。
【００１１】また第４の発明は、第３の発明において第
１の発明の複数の配線処理を別々の計算機によって実行
することを特徴とする。
１の発明の複数の配線処理を別々の計算機によって実行
することを特徴とする。
【００１２】第５の発明は、第３の発明において第１の
計算機により第２の発明の第１の配線処理を、第２の計
算機により第２の配線処理を実行して配線処理を並列的
に実行することを特徴とする。
計算機により第２の発明の第１の配線処理を、第２の計
算機により第２の配線処理を実行して配線処理を並列的
に実行することを特徴とする。
【００１３】第６の発明は、複数の演算処理装置を有す
る計算機より成る半導体集積回路の配線処理装置におい
て、第１の発明における複数の配線処理を別々の演算処
理装置によって実行することを特徴とする。
る計算機より成る半導体集積回路の配線処理装置におい
て、第１の発明における複数の配線処理を別々の演算処
理装置によって実行することを特徴とする。
【００１４】第７の発明は、複数の演算処理装置を有す
る計算機より成る半導体集積回路の配線処理装置におい
て、第２の発明における第１の配線処理を第１の演算処
理装置によって行ない、第２の配線処理を第２の演算処
理装置によって行なうことを特徴とする。
る計算機より成る半導体集積回路の配線処理装置におい
て、第２の発明における第１の配線処理を第１の演算処
理装置によって行ない、第２の配線処理を第２の演算処
理装置によって行なうことを特徴とする。
【００１５】
【作用】上記の構成によれば、半導体集積回路チップ上
の隣接する複数の配線層を１組として、複数の配線層の
組を作り他の組とは独立した２層配線方式等の処理によ
り配線処理を担当、実行する複数の計算機は、それぞれ
ネットワークを通しての交信により、配線処理プログラ
ム、配線処理の入力情報、配線結果等の情報を格納する
お互いのファイルを共有ファイルシステムとして共有利
用して配線処理を実行するので、扱う配線層数を削減し
た配線処理の並列処理が可能となり配線処理実行速度を
向上させることができる。
の隣接する複数の配線層を１組として、複数の配線層の
組を作り他の組とは独立した２層配線方式等の処理によ
り配線処理を担当、実行する複数の計算機は、それぞれ
ネットワークを通しての交信により、配線処理プログラ
ム、配線処理の入力情報、配線結果等の情報を格納する
お互いのファイルを共有ファイルシステムとして共有利
用して配線処理を実行するので、扱う配線層数を削減し
た配線処理の並列処理が可能となり配線処理実行速度を
向上させることができる。
【００１６】
【実施例】次に、本発明の一実施例について、図面を参
照して説明する。
照して説明する。
【００１７】図１は、本発明の一実施例による半導体集
積回路の配線処理装置の構成図である。
積回路の配線処理装置の構成図である。
【００１８】本装置では計算機１０１及び計算機１
０２がネットワークを介して接続されており、演算処理
装置１０３及び演算処理装置１０４は、それぞれ計
算機１０１及び計算機１０２における演算処理装置
である。ファイルシステム１０５は、計算機１０１
に搭載されたファイルシステムであり、演算処理装置
１０１が処理実行中に一時的に発生する作業用の情報が
格納される領域であり、演算処理装置１０４からアク
セスすることはない。ファイルシステム１０７は計算
機１０２に搭載されたファイルシステムであり、演算
処理装置１０２が処理実行中に一時的に発生する作業
用の情報が格納される領域であり、演算処理装置１０
１からアクセスすることはない。ファイルシステム１
０６は、計算機１０１上に搭載されたファイルシステ
ムであり、演算処理装置１０３及び演算処理装置１
０４の両方からアクセスが可能なファイルシステムを示
しており、両演算処理装置が共有する、回路接続情報、
ブロック配置情報、各種ライブラリィ情報、配線処理結
果、本発明の半導体集積回路の配線処理方法を具現する
実行プログラム、及び、処理実行途中に発生する両方の
演算処理装置で共有する必要のあるデータ等が格納され
る領域である。
０２がネットワークを介して接続されており、演算処理
装置１０３及び演算処理装置１０４は、それぞれ計
算機１０１及び計算機１０２における演算処理装置
である。ファイルシステム１０５は、計算機１０１
に搭載されたファイルシステムであり、演算処理装置
１０１が処理実行中に一時的に発生する作業用の情報が
格納される領域であり、演算処理装置１０４からアク
セスすることはない。ファイルシステム１０７は計算
機１０２に搭載されたファイルシステムであり、演算
処理装置１０２が処理実行中に一時的に発生する作業
用の情報が格納される領域であり、演算処理装置１０
１からアクセスすることはない。ファイルシステム１
０６は、計算機１０１上に搭載されたファイルシステ
ムであり、演算処理装置１０３及び演算処理装置１
０４の両方からアクセスが可能なファイルシステムを示
しており、両演算処理装置が共有する、回路接続情報、
ブロック配置情報、各種ライブラリィ情報、配線処理結
果、本発明の半導体集積回路の配線処理方法を具現する
実行プログラム、及び、処理実行途中に発生する両方の
演算処理装置で共有する必要のあるデータ等が格納され
る領域である。
【００１９】図２は、本発明の第１実施例による半導体
集積回路の配線処理方法のフローチャートである。
集積回路の配線処理方法のフローチャートである。
【００２０】次に本発明の第１実施例の動作を図２のフ
ローチャートを参照しながら説明する。
ローチャートを参照しながら説明する。
【００２１】図中（Ｓ−２０４）が演算処理装置１０
３による処理を表わし、（Ｓ−２０５）が演算処理装置
１０４による処理を表わしている。また、本処理シス
テムの入力データは主に３つの情報より構成されてお
り、２０１が回路接続情報であり、本情報は各ブロック
の半導体集積回路上での配置位置が格納されており、こ
れは本処理システム起動前に実行された配置処理システ
ム等によって回路接続情報２０１及びライブラリィ情報
２０３より作成されたものである。ライブラリィ情報２
０３は、各ブロックの形状、配線通過禁止位置、端子位
置情報や、半導体集積回路の配線ルール等が記述されて
いる。なお、本実施例においては、半導体集積回路は、
４層の配線層を有し、下層より、１Ａｌ，２Ａｌ，３Ａ
ｌ，４Ａｌという名称であり、その各ブロックは１Ａｌ
または２Ａｌにすべての端子を有しているなどのブロッ
ク情報がブロック配置情報２０２に収められている。
３による処理を表わし、（Ｓ−２０５）が演算処理装置
１０４による処理を表わしている。また、本処理シス
テムの入力データは主に３つの情報より構成されてお
り、２０１が回路接続情報であり、本情報は各ブロック
の半導体集積回路上での配置位置が格納されており、こ
れは本処理システム起動前に実行された配置処理システ
ム等によって回路接続情報２０１及びライブラリィ情報
２０３より作成されたものである。ライブラリィ情報２
０３は、各ブロックの形状、配線通過禁止位置、端子位
置情報や、半導体集積回路の配線ルール等が記述されて
いる。なお、本実施例においては、半導体集積回路は、
４層の配線層を有し、下層より、１Ａｌ，２Ａｌ，３Ａ
ｌ，４Ａｌという名称であり、その各ブロックは１Ａｌ
または２Ａｌにすべての端子を有しているなどのブロッ
ク情報がブロック配置情報２０２に収められている。
【００２２】本処理システムでは、処理は、演算処理装
置１０１によって開始され（Ｓ−２０６）の入力処理
が行われる。本処理は上記の入力データを入力し、本処
理システム内の内部テーブルに格納する。このとき、演
算処理装置１０４でも参照する必要のあるデータは図
１中のファイルシステム１０６の領域に格納される。
置１０１によって開始され（Ｓ−２０６）の入力処理
が行われる。本処理は上記の入力データを入力し、本処
理システム内の内部テーブルに格納する。このとき、演
算処理装置１０４でも参照する必要のあるデータは図
１中のファイルシステム１０６の領域に格納される。
【００２３】次に１Ａｌ２Ａｌ間配線及び３Ａｌ４Ａｌ
間配線の並列処理に先立って（Ｓ−２０７）により、２
０１の回路接続情報に記述されたそれぞれの配線を１Ａ
ｌ２Ａｌ間で配線するか、３Ａｌ４Ａｌ間で配線するか
を決定し、３Ａｌ４Ａｌ間配線に決定した場合、（Ｓ−
２０９）でその配線に接続される全ブロックの端子を３
Ａｌに引き上げる。
間配線の並列処理に先立って（Ｓ−２０７）により、２
０１の回路接続情報に記述されたそれぞれの配線を１Ａ
ｌ２Ａｌ間で配線するか、３Ａｌ４Ａｌ間で配線するか
を決定し、３Ａｌ４Ａｌ間配線に決定した場合、（Ｓ−
２０９）でその配線に接続される全ブロックの端子を３
Ａｌに引き上げる。
【００２４】図３は、第１実施例による半導体集積回路
の配線処理方法の処理の説明図である。
の配線処理方法の処理の説明図である。
【００２５】図３は上の処理例を説明するための図で、
これは図１中の共有情報格納領域であるファイルシステ
ム１０６内に保持する半導体集積回路上に配置された
ある任意に選んだブロックの端子位置を図解したもの
で、図３の（ａ），（ｂ）がそれぞれ図２の（Ｓ−２０
４）実行前の平面図および側面図であり、図３の
（ｃ），（ｄ）が図２の（Ｓ−２０４）実行後であり、
図３の（ｅ）は、図中に表われるパタンの意味を示した
ものである。（Ｓ−２０４）の処理により１Ａｌ端子の
ａと、２Ａｌ端子のｄが接続されている配線を３Ａｌ４
Ａｌ間配線で接続させる事が決定したため、１Ａｌ２Ａ
ｌ間スルーホール（開孔）、配線、２Ａｌ３Ａｌ間スル
ーホール（開孔）を使用して、端子を３Ａｌに引き上げ
たことを示している。この処理によって発生したスルー
ホールなどは、以後実行する１Ａｌ２Ａｌ配線処理（Ｓ
−２１２）では、他のブロック内のスルーホールなどと
同様に障害物として処理される。
これは図１中の共有情報格納領域であるファイルシステ
ム１０６内に保持する半導体集積回路上に配置された
ある任意に選んだブロックの端子位置を図解したもの
で、図３の（ａ），（ｂ）がそれぞれ図２の（Ｓ−２０
４）実行前の平面図および側面図であり、図３の
（ｃ），（ｄ）が図２の（Ｓ−２０４）実行後であり、
図３の（ｅ）は、図中に表われるパタンの意味を示した
ものである。（Ｓ−２０４）の処理により１Ａｌ端子の
ａと、２Ａｌ端子のｄが接続されている配線を３Ａｌ４
Ａｌ間配線で接続させる事が決定したため、１Ａｌ２Ａ
ｌ間スルーホール（開孔）、配線、２Ａｌ３Ａｌ間スル
ーホール（開孔）を使用して、端子を３Ａｌに引き上げ
たことを示している。この処理によって発生したスルー
ホールなどは、以後実行する１Ａｌ２Ａｌ配線処理（Ｓ
−２１２）では、他のブロック内のスルーホールなどと
同様に障害物として処理される。
【００２６】これらの処理を繰り返して全配線に施こし
たのち演算処理装置１０３は演算処理装置１０４に
対して（Ｓ−２１１）で３Ａｌ４Ａｌ間配線を依頼し、
自身は（Ｓ−２１２）で１Ａｌ２Ａｌ間配線を実行す
る。演算処理装置１０４では依頼を受けて（Ｓ−２１
５）で３Ａｌ４Ａｌ間配線を開始する。演算処理装置
１０４では、（Ａ−２１６）で３Ａｌ４Ａｌ間配線が終
了したら、処理終了を演算処理装置１０３に知らせる
ため、共有ファイル領域の事前に決められた領域に終了
のフラグを書き処理を終了する。演算処理装置１０３
では１Ａｌ２Ａｌ間配線が終了すると、（Ｓ−２１３）
で３Ａｌ４Ａｌ配線が終了しているかどうかを確認し、
終了していれば、（Ｓ−２１４）で全体の処理を終了
し、実行中であれば、３Ａｌ４Ａｌ配線終了を待って、
全体の処理を終了させる。
たのち演算処理装置１０３は演算処理装置１０４に
対して（Ｓ−２１１）で３Ａｌ４Ａｌ間配線を依頼し、
自身は（Ｓ−２１２）で１Ａｌ２Ａｌ間配線を実行す
る。演算処理装置１０４では依頼を受けて（Ｓ−２１
５）で３Ａｌ４Ａｌ間配線を開始する。演算処理装置
１０４では、（Ａ−２１６）で３Ａｌ４Ａｌ間配線が終
了したら、処理終了を演算処理装置１０３に知らせる
ため、共有ファイル領域の事前に決められた領域に終了
のフラグを書き処理を終了する。演算処理装置１０３
では１Ａｌ２Ａｌ間配線が終了すると、（Ｓ−２１３）
で３Ａｌ４Ａｌ配線が終了しているかどうかを確認し、
終了していれば、（Ｓ−２１４）で全体の処理を終了
し、実行中であれば、３Ａｌ４Ａｌ配線終了を待って、
全体の処理を終了させる。
【００２７】次に、図面を参照して、本発明の第２の実
施例を説明する。
施例を説明する。
【００２８】図４は、本発明の第２の実施例による半導
体集積回路の配線処理方法の動作を表わすフローチャー
トである。
体集積回路の配線処理方法の動作を表わすフローチャー
トである。
【００２９】本実施例においては、計算機を４台使用
し、それぞれ、３０１，３０２，３０３，３０４をそれ
ぞれの計算機の演算処理装置に割り当てることにより並
列処理を実現している。
し、それぞれ、３０１，３０２，３０３，３０４をそれ
ぞれの計算機の演算処理装置に割り当てることにより並
列処理を実現している。
【００３０】この例では、本発明の処理方法を、従来例
の項で述べた概略配線と、分割領域毎の詳細配線による
配線処理方法を組み合わせたものである。すなわち、各
配線毎に、１Ａｌ２Ａｌ間配線、３Ａｌ４Ａｌ間配線を
決定したのち、両配線層を互いに独立に、概略配線を実
行し、詳細配線を実行する。
の項で述べた概略配線と、分割領域毎の詳細配線による
配線処理方法を組み合わせたものである。すなわち、各
配線毎に、１Ａｌ２Ａｌ間配線、３Ａｌ４Ａｌ間配線を
決定したのち、両配線層を互いに独立に、概略配線を実
行し、詳細配線を実行する。
【００３１】まず、（Ｓ−３０１）の処理の演算装置が
（Ｓ−３０５）で入力処理を行ない、（Ｓ−３０６）で
（Ｓ−３０２）の処理を実行する演算装置に３Ａｌ４Ａ
ｌ配線の実行依頼を出し、（Ｓ−３０７）で自身は引き
続き１Ａｌ２Ａｌの概略配線を実行する。一方依頼を受
けたＳ−３０２側では、（Ｓ−３０８）で３Ａｌ４Ａｌ
の概略配線を実行し、（Ｓ−３０９）で（Ｓ−３０４）
処理を実行する演算装置へ３Ａｌ４Ａｌの詳細配線実行
依頼を出し、自身は（Ｓ−３１０）で引き続き３Ａｌ４
Ａｌの詳細配線を分担並列実行する。依頼を受けたＳ−
３０４側は（Ｓ−３１１）で３Ａｌ４Ａｌ詳細配線を並
列実行して、（Ｓ−３１２）で処理が終了すればフラグ
ＯＮにしてＳ−３０２側に終了を通知する。Ｓ−３０２
側は、自身の処理が終了したら（Ｓ−３０４）の処理の
終了を（Ｓ−３１３）で確認してＳ−３０１側へ（Ｓ−
３１４）で３Ａｌ４Ａｌの配線処理終了のフラグＯＮす
る。
（Ｓ−３０５）で入力処理を行ない、（Ｓ−３０６）で
（Ｓ−３０２）の処理を実行する演算装置に３Ａｌ４Ａ
ｌ配線の実行依頼を出し、（Ｓ−３０７）で自身は引き
続き１Ａｌ２Ａｌの概略配線を実行する。一方依頼を受
けたＳ−３０２側では、（Ｓ−３０８）で３Ａｌ４Ａｌ
の概略配線を実行し、（Ｓ−３０９）で（Ｓ−３０４）
処理を実行する演算装置へ３Ａｌ４Ａｌの詳細配線実行
依頼を出し、自身は（Ｓ−３１０）で引き続き３Ａｌ４
Ａｌの詳細配線を分担並列実行する。依頼を受けたＳ−
３０４側は（Ｓ−３１１）で３Ａｌ４Ａｌ詳細配線を並
列実行して、（Ｓ−３１２）で処理が終了すればフラグ
ＯＮにしてＳ−３０２側に終了を通知する。Ｓ−３０２
側は、自身の処理が終了したら（Ｓ−３０４）の処理の
終了を（Ｓ−３１３）で確認してＳ−３０１側へ（Ｓ−
３１４）で３Ａｌ４Ａｌの配線処理終了のフラグＯＮす
る。
【００３２】一方、Ｓ−３０１側はさらに（Ｓ−３１
５）で１Ａｌ２Ａｌ詳細配線実行依頼を（Ｓ−３０３）
処理の演算装置へ出し、自身は引き続いて（Ｓ−３１
６）で３Ａｌ４Ａｌ詳細配線を並列実行する。依頼を受
けた（Ｓ−３０３）側は（Ｓ−３１７）で１Ａｌ２Ａｌ
詳細配線を並列実行し、（Ｓ−３１８）で処理が終了し
たらＳ−３０１側へ１Ａｌ２Ａｌ詳細配線終了のフラグ
ＯＮする。最後にＳ−３０１側は、自身の１Ａｌ２Ａｌ
詳細配線実行が終了したらＳ−３０３側の１Ａｌ２Ａｌ
詳細配線実行の終了を（Ｓ−３１９）で確認し、（Ｓ−
３２０）でＳ−３０２側の３Ａｌ４Ａｌ詳細配線実行の
終了を確認して（Ｓ−３２１）で終了する。この場合、
同一配線間の配線を処理する２つの演算処理装置間で
は、処理の競合を起こすという従来の問題点は残るが、
異なる配線層間の処理は完全に独立して実行され得るこ
と、概略配線も処理の並列化を行うことが可能となる点
などにより、処理の高速化が達成される。
５）で１Ａｌ２Ａｌ詳細配線実行依頼を（Ｓ−３０３）
処理の演算装置へ出し、自身は引き続いて（Ｓ−３１
６）で３Ａｌ４Ａｌ詳細配線を並列実行する。依頼を受
けた（Ｓ−３０３）側は（Ｓ−３１７）で１Ａｌ２Ａｌ
詳細配線を並列実行し、（Ｓ−３１８）で処理が終了し
たらＳ−３０１側へ１Ａｌ２Ａｌ詳細配線終了のフラグ
ＯＮする。最後にＳ−３０１側は、自身の１Ａｌ２Ａｌ
詳細配線実行が終了したらＳ−３０３側の１Ａｌ２Ａｌ
詳細配線実行の終了を（Ｓ−３１９）で確認し、（Ｓ−
３２０）でＳ−３０２側の３Ａｌ４Ａｌ詳細配線実行の
終了を確認して（Ｓ−３２１）で終了する。この場合、
同一配線間の配線を処理する２つの演算処理装置間で
は、処理の競合を起こすという従来の問題点は残るが、
異なる配線層間の処理は完全に独立して実行され得るこ
と、概略配線も処理の並列化を行うことが可能となる点
などにより、処理の高速化が達成される。
【００３３】
【発明の効果】以上説明したように本発明は、隣接する
複数の配線層を一組として、複数の配線層の組みを作
り、各組毎に独立して配線処理を実行できる様にしたの
で、効率の良い並列処理を可能にし、処理速度の向上が
計れると同時に、各配線処理の扱う配線層数を減らす事
が可能になり、処理手順を簡単にするという効果を有す
る。
複数の配線層を一組として、複数の配線層の組みを作
り、各組毎に独立して配線処理を実行できる様にしたの
で、効率の良い並列処理を可能にし、処理速度の向上が
計れると同時に、各配線処理の扱う配線層数を減らす事
が可能になり、処理手順を簡単にするという効果を有す
る。
【図１】本発明の一実施例による半導体集積回路の配線
処理装置の構成図である。
処理装置の構成図である。
【図２】本発明の第１実施例による半導体集積回路の配
線処理方法のフローチャートである。
線処理方法のフローチャートである。
【図３】本発明の第１実施例による半導体集積回路の配
線処理方法の処理の説明図である。
線処理方法の処理の説明図である。
【図４】本発明の第２実施例による半導体集積回路の配
線処理方法の動作を表わすフローチャートである。
線処理方法の動作を表わすフローチャートである。
【図５】従来の半導体集積回路の配線処理方法のフロー
チャートである。
チャートである。
【図６】従来の半導体集積回路の配線領域の説明図であ
る。
る。
１０１ 計算機 １０２ 計算機 １０３ 演算処理装置 １０４ 演算処理装置 １０５ ファイルシステム １０６ ファイルシステム １０７ ファイルシステム ２０１ 回路接続情報 ２０２ ブロック配置情報 ２０３ ライブラリィ情報 １Ａｌ〜４Ａｌ 配線層
Claims (7)
- 【請求項１】 計算機により半導体集積回路のチップ上
に配置された機能ブロック間の配線を接続するための配
線処理方法における、４層以上の配線層を有する半導体
集積回路の配線に適応される配線方法であって、隣接す
る２つの層以上の複数の配線層を一組みとして、各組毎
に他の組での配線処理手段とは独立に、その包含する配
線層上にあるブロックの端子間を配線する複数の配線処
理手段を有することを特徴とする半導体集積回路の配線
処理方法。 - 【請求項２】 計算機により半導体集積回路のチップ上
に配置された機能ブロック間の配線を接続するための配
線処理方法であって、第１の配線層上にあるブロックの
端子あるいは第２の配線層上にあるブロックの端子を接
続するための２層配線方式の第１の配線処理方法と、第
３の配線層と第３の配線層に隣接する第４の配線層を使
用して前記第３の配線層あるいは、第４の配線層上にあ
るブロックの端子を接続するための２層配線方式の第２
の配線処理方法を有することを特徴とする半導体集積回
路の配線処理方法。 - 【請求項３】 複数の計算機より成る半導体集積回路の
自動配線用の装置において、前記複数の計算機がネット
ワークを通じて交信することが可能で、かつ互いのファ
イルシステムの少くとも一部を共有するものであって、
半導体集積回路装置の配線処理プログラム、配線処理の
入力情報及び配線結果を前記共有ファイルシステム上に
格納することを特徴とする半導体集積回路の配線処理方
法。 - 【請求項４】 特許請求の範囲第３項記載の半導体集積
回路の配線処理方法であって、特許請求の範囲第１項記
載の複数の配線処理を別々の計算機によって実行するこ
とを特徴とする半導体集積回路の配線処理方法。 - 【請求項５】 特許請求の範囲第３項記載の半導体集積
回路の配線処理方法であって、第１の計算機により特許
請求の範囲第２項記載の第１の配線処理を、第２の計算
機により、第２の配線処理を実行することにより、配線
処理を並列的に実行することを特徴とする半導体集積回
路の配線処理方法。 - 【請求項６】 複数の演算処理装置を有する計算機より
成る半導体集積回路の配線処理装置において、特許請求
の範囲第１項記載の複数の配線処理を別々の演算処理装
置によって実行することを特徴とする半導体集積回路の
配線処理方法。 - 【請求項７】 複数の演算処理装置を有する計算機より
成る半導体集積回路の配線処理装置において、第１の演
算処理装置によって、特許請求の範囲第２項記載の第１
の配線処理を、第２の演算処理装置によって第２の配線
処理を行うことを特徴とする半導体集積回路の配線処理
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305687A JPH05121547A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路の配線処理方法 |
| US07/967,671 US5394337A (en) | 1991-10-25 | 1992-10-23 | Method for wire routing of a semiconductor integrated circuit and apparatus for implementing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305687A JPH05121547A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路の配線処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121547A true JPH05121547A (ja) | 1993-05-18 |
Family
ID=17948153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3305687A Pending JPH05121547A (ja) | 1991-10-25 | 1991-10-25 | 半導体集積回路の配線処理方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5394337A (ja) |
| JP (1) | JPH05121547A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3571369B2 (ja) * | 1994-06-16 | 2004-09-29 | 富士通株式会社 | 配線設計装置 |
| US5587923A (en) * | 1994-09-07 | 1996-12-24 | Lsi Logic Corporation | Method for estimating routability and congestion in a cell placement for integrated circuit chip |
| US5784600A (en) * | 1996-07-01 | 1998-07-21 | Sun Microsystems, Inc. | Method of generating exact-length wires for routing critical signals |
| US6266802B1 (en) | 1997-10-27 | 2001-07-24 | International Business Machines Corporation | Detailed grid point layout using a massively parallel logic including an emulator/simulator paradigm |
| US6230304B1 (en) | 1997-12-24 | 2001-05-08 | Magma Design Automation, Inc. | Method of designing a constraint-driven integrated circuit layout |
| US6505328B1 (en) * | 1999-04-27 | 2003-01-07 | Magma Design Automation, Inc. | Method for storing multiple levels of design data in a common database |
| US7305645B1 (en) * | 2004-09-07 | 2007-12-04 | Advanced Micro Technologies, Inc. | Method for manufacturing place & route based on 2-D forbidden patterns |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770598B2 (ja) * | 1986-03-20 | 1995-07-31 | 株式会社東芝 | 半導体集積回路装置の配線方法 |
| JPH079941B2 (ja) * | 1986-04-09 | 1995-02-01 | 日本電気株式会社 | 集積回路装置の設計方法 |
| JPS63237436A (ja) * | 1987-03-26 | 1988-10-03 | Toshiba Corp | 半導体集積回路装置の配線方法 |
| US5062054A (en) * | 1988-03-10 | 1991-10-29 | Matsushita Electric Industrial Co., Ltd. | Layout pattern generation and geometric processing system for LSI circuits |
| US5124273A (en) * | 1988-06-30 | 1992-06-23 | Kabushiki Kaisha Toshiba | Automatic wiring method for semiconductor integrated circuit devices |
| US5121336A (en) * | 1988-10-26 | 1992-06-09 | The Boeing Company | Method for determining air-bridge post placement |
| JPH063839B2 (ja) * | 1988-12-16 | 1994-01-12 | 株式会社東芝 | 半導体集積回路装置 |
| JP2675659B2 (ja) * | 1990-08-10 | 1997-11-12 | 株式会社東芝 | 集積回路のセルレイアウト方法 |
| JP2731288B2 (ja) * | 1990-08-28 | 1998-03-25 | 株式会社日立製作所 | 多層配線方法 |
-
1991
- 1991-10-25 JP JP3305687A patent/JPH05121547A/ja active Pending
-
1992
- 1992-10-23 US US07/967,671 patent/US5394337A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5394337A (en) | 1995-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5144563A (en) | Method and apparatus for optimizing element placement and method and apparatus for deciding the optimal element placement | |
| JPS63225869A (ja) | 配線経路探索方式 | |
| JPS63156336A (ja) | Ｖｌｓｉチツプの設計方法 | |
| US5331572A (en) | Integrated circuit and layout system therefor | |
| JPH05121547A (ja) | 半導体集積回路の配線処理方法 | |
| CN112235949A (zh) | 一种印刷电路板设计中差分过孔的挖洞方法、装置及设备 | |
| JPH0587867B2 (ja) | ||
| US6496968B1 (en) | Hierarchical wiring method for a semiconductor integrated circuit | |
| JPH03206563A (ja) | 階層論理分割方法及び階層論理処理装置 | |
| JP2566788B2 (ja) | プリント板の配線方式 | |
| JP2687699B2 (ja) | 集積回路の並列配線処理方法 | |
| JP2536119B2 (ja) | 配線処理方式 | |
| JP2715931B2 (ja) | 半導体集積回路設計支援方法 | |
| JP3076269B2 (ja) | 自動配線方法 | |
| JP2986279B2 (ja) | 配線方法およびプリント基板設計システム | |
| JPH0645446A (ja) | 配置配線方法 | |
| JPH07202000A (ja) | 並列処理によるｌｓｉ配線方式 | |
| JP2523703B2 (ja) | 半導体集積回路の自動配線方法 | |
| JP2536640B2 (ja) | 配線処理方式 | |
| JP2946668B2 (ja) | 電子回路設計装置 | |
| JPS6325779A (ja) | 配線決定処理方式 | |
| JPH0329343A (ja) | 半導体集積回路の配線方法 | |
| JPH04333260A (ja) | 半導体集積回路のレイアウト方法 | |
| JPS62203278A (ja) | 並列式自動配線方式 | |
| JPH0635863A (ja) | 論理シミュレーション装置 |