JPH063839B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH063839B2 JPH063839B2 JP63318235A JP31823588A JPH063839B2 JP H063839 B2 JPH063839 B2 JP H063839B2 JP 63318235 A JP63318235 A JP 63318235A JP 31823588 A JP31823588 A JP 31823588A JP H063839 B2 JPH063839 B2 JP H063839B2
- Authority
- JP
- Japan
- Prior art keywords
- partial
- wiring
- integrated circuit
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000002184 metal Substances 0.000 description 13
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/48—Indexing scheme relating to groups G06F7/48 - G06F7/575
- G06F2207/4802—Special implementations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は並列乗算器を備えた半導体集積回路装置に関す
る。
る。
（従来の技術） 最近、データ処理装置に対する高機能化、高速化の要求
は益々高まっており、高速な乗算を行なうため、並列乗
算器ＬＳＩ或いは並列乗算器のマクロセル（スタンダー
ドセル等において、予め設計検証してある機能ブロッ
ク）を含んだＬＳＩが使われることが多くなってきてい
る。またハードウェア技術の進歩により、大規模な乗算
器でも搭載されるようになってきており、例えば３２×
３２ビットの並列乗算器が既に実現されている。
は益々高まっており、高速な乗算を行なうため、並列乗
算器ＬＳＩ或いは並列乗算器のマクロセル（スタンダー
ドセル等において、予め設計検証してある機能ブロッ
ク）を含んだＬＳＩが使われることが多くなってきてい
る。またハードウェア技術の進歩により、大規模な乗算
器でも搭載されるようになってきており、例えば３２×
３２ビットの並列乗算器が既に実現されている。
並列乗算器では、以下の手順で乗数と被乗数との積が求
められる。
められる。
(1) 必要な部分積を生成する。
(2) 部分積を加算して積（答）を求める。
第４図(a)は８ビットどうしの並列乗算を示す図で、２
１は部分積で、ここで一点鎖線で囲われた部分の部分積
２１は、Ａ1〜Ａ8と特定ビットＢ8との積（つまり部分
積）であり、２２は各部分積どうしを加算する部分、第
４図(b)は同図(a)の具体例である。
１は部分積で、ここで一点鎖線で囲われた部分の部分積
２１は、Ａ1〜Ａ8と特定ビットＢ8との積（つまり部分
積）であり、２２は各部分積どうしを加算する部分、第
４図(b)は同図(a)の具体例である。
上記(2)項の部分積の加算のためには、いくつかの方法
がある。
がある。
(イ) キャリーセーブ方式：第５図に概要を示すが、こ
れは４×４ビットの並列乗算の場合の例で、第４図の部
分積加算部２２に相当する部分である。第５図中３１は
部分積、３２は乗数、被乗数の特定１ビットどうしの乗
算結果、３３はフルアダー（全加算器）、３４は高速加
算器で、各矢印の先端側に答（積）が得られる。ここで
フルアダーは、前段のフルアダー一列からのサム（Ｓ）
出力及びキャリー（Ｃ）出力と、１つの部分積との加算
を行なっている。
れは４×４ビットの並列乗算の場合の例で、第４図の部
分積加算部２２に相当する部分である。第５図中３１は
部分積、３２は乗数、被乗数の特定１ビットどうしの乗
算結果、３３はフルアダー（全加算器）、３４は高速加
算器で、各矢印の先端側に答（積）が得られる。ここで
フルアダーは、前段のフルアダー一列からのサム（Ｓ）
出力及びキャリー（Ｃ）出力と、１つの部分積との加算
を行なっている。
(ロ) トリー方式：所定の数の加算を行なう単位ブロッ
ク（１種に限らない）を適宜組み合わせ、各桁の加算を
行なう。例を第６図に示す。これは、第４図の点線部２
３の位の部分積の８入力加算回路例で、４１0〜４１6が
フルアダー、４２が部分和、４３が下位ビットからのキ
ャリー入力、４４が上位ビットへのキャリー出力を示
す。この例では、フルアダー（例えば３入力・２出力）
を単位ブロックとして用い、８入力加算を行なってい
る。第６図のような加算回路が第４図の加算部２２に対
応して設けられ、積が得られる。
ク（１種に限らない）を適宜組み合わせ、各桁の加算を
行なう。例を第６図に示す。これは、第４図の点線部２
３の位の部分積の８入力加算回路例で、４１0〜４１6が
フルアダー、４２が部分和、４３が下位ビットからのキ
ャリー入力、４４が上位ビットへのキャリー出力を示
す。この例では、フルアダー（例えば３入力・２出力）
を単位ブロックとして用い、８入力加算を行なってい
る。第６図のような加算回路が第４図の加算部２２に対
応して設けられ、積が得られる。
（発明が解決しようとする課題） 上記(イ)項のキャリーセーブ方式は、ＬＳＩでは、規則
性の高いパターンで実現できるが、ｎ個の部分積を加算
するのに、（ｎ−１）段のフルアダー列が必要となり、
演算時間が長くなる。
性の高いパターンで実現できるが、ｎ個の部分積を加算
するのに、（ｎ−１）段のフルアダー列が必要となり、
演算時間が長くなる。
上記(ロ)項のトリー方式では、フルアダーの通過段数が
少なくて済み、その意味では演算時間の高速化が達成さ
れるが、ブロック間配線が増加する等で配線が複雑にな
り、レイアウトに多大の工数を要し、配線のための面積
も大きくなり、従って高速な動作が妨げられる等の問題
があった。
少なくて済み、その意味では演算時間の高速化が達成さ
れるが、ブロック間配線が増加する等で配線が複雑にな
り、レイアウトに多大の工数を要し、配線のための面積
も大きくなり、従って高速な動作が妨げられる等の問題
があった。
そこで本発明は、上記問題点を考慮し、占有面積が小さ
く、動作スピードが速く、また設計が容易で、短期間に
設計可能な並列乗算器を有する半導体集積回路装置を提
供することを目的とする。
く、動作スピードが速く、また設計が容易で、短期間に
設計可能な並列乗算器を有する半導体集積回路装置を提
供することを目的とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、乗数、被乗数のうちの一方の特定ビットと他
方との積を得る部分積生成回路と、複数の部分積の特定
ビットをいくつかにブロック化して順次加算する複数段
の順次接続された部分和生成回路とを備えた並列乗算器
を含む半導体集積回路装置において、複数の順次接続さ
れた部分和生成回路間を含む接続用配線の少くとも一部
に、第３層以上の金属配線層を用いたことを特徴とする
半導体集積回路装置である。
方との積を得る部分積生成回路と、複数の部分積の特定
ビットをいくつかにブロック化して順次加算する複数段
の順次接続された部分和生成回路とを備えた並列乗算器
を含む半導体集積回路装置において、複数の順次接続さ
れた部分和生成回路間を含む接続用配線の少くとも一部
に、第３層以上の金属配線層を用いたことを特徴とする
半導体集積回路装置である。
即ち本発明は、３層以上のメタル配線を使用し、部分積
の生成回路、及び部分和生成のための加算装置を２層メ
タル以下の配線層を使って形成し、特に部分和同志の加
算のための部分和の信号伝達に、第３層目以上の配線層
を使用したことを特徴とする。つまりこれらで、ブロッ
クに対するとびこし配線が可能となる等で、上記目的が
達成できる。
の生成回路、及び部分和生成のための加算装置を２層メ
タル以下の配線層を使って形成し、特に部分和同志の加
算のための部分和の信号伝達に、第３層目以上の配線層
を使用したことを特徴とする。つまりこれらで、ブロッ
クに対するとびこし配線が可能となる等で、上記目的が
達成できる。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図〜第３図は同実施例を示すが、これは前記従来例の第
６図のトリー方式を採用したものであるから対応個所に
は適宜同一符号を用いる。第１図は第４図（ａ）の特定
ビット加算部２３を実現する構成例、第２図は第４図
（ａ）の加算部２２を実現する構成例、第３図はその配
線構成を示す。第１図においてＭ0〜Ｍ2は特定ビットの
部分積生成回路である。ここで第１図の部分積生成回路
Ｍ0についてみれば、このＭ0は、縦方向に隣接して並ぶ
ブロック化された３つの部分積生成回路（第４図（ａ）
のａ１、ｂ２、ｃ３生成用）からなりＭ１は、縦方向に
隣接して並ぶブロック化された３つの部分積生成回路
（第４図（ａ）のｄ４、ｅ５、ｆ６生成用）からなり、
Ｍ２は、縦方向に隣接して並ぶブロック化された２つの
部分積生成回路（第４図（ａ）のｇ７、ｈ８生成用）か
らなる。第１図で示されるフルアダー４１0〜４１6の入
出力を結ぶ各配線５１は第３層以上のメタル層で形成さ
れている。フルアダー４１0は乗数、被乗数の特定１ビ
ットどうしの乗算結果ａ1，ｂ2，ｃ3の部分和４２を得
ている。同様にしてフルアダー４１1はｄ4、ｅ5，ｆ6の
部分和を、フルアダー４１2はｇ7，ｈ8の部分和を得て
いる。第２図のフルアダー列６１は部分積生成回路２１
1〜２１3の加算用、フルアダー列６２は部分積生成回路
の加算用、フルアダー列６３は部分積生成回路２１7，
２１8の加算用である。点線内６６は第１図の全体に対
応する。６４はフルアダー４１4〜４１6の列で、点線内
６６の列６４内には第１図のフルアダー４１4〜４１6が
ある。６５は高速加算器（ファイナル・アダー）であ
る。第３図は集積回路の配線層構成図で、７１〜７３は
それぞれ第１層〜第３層メタル配線、７４は集積回路基
板である。第１層、第２層メタル配線７１，７２は部分
積生成回路、部分和生成回路用に使われ、第１図の配線
５１用に第３層メタル配線７３が使われている。
図〜第３図は同実施例を示すが、これは前記従来例の第
６図のトリー方式を採用したものであるから対応個所に
は適宜同一符号を用いる。第１図は第４図（ａ）の特定
ビット加算部２３を実現する構成例、第２図は第４図
（ａ）の加算部２２を実現する構成例、第３図はその配
線構成を示す。第１図においてＭ0〜Ｍ2は特定ビットの
部分積生成回路である。ここで第１図の部分積生成回路
Ｍ0についてみれば、このＭ0は、縦方向に隣接して並ぶ
ブロック化された３つの部分積生成回路（第４図（ａ）
のａ１、ｂ２、ｃ３生成用）からなりＭ１は、縦方向に
隣接して並ぶブロック化された３つの部分積生成回路
（第４図（ａ）のｄ４、ｅ５、ｆ６生成用）からなり、
Ｍ２は、縦方向に隣接して並ぶブロック化された２つの
部分積生成回路（第４図（ａ）のｇ７、ｈ８生成用）か
らなる。第１図で示されるフルアダー４１0〜４１6の入
出力を結ぶ各配線５１は第３層以上のメタル層で形成さ
れている。フルアダー４１0は乗数、被乗数の特定１ビ
ットどうしの乗算結果ａ1，ｂ2，ｃ3の部分和４２を得
ている。同様にしてフルアダー４１1はｄ4、ｅ5，ｆ6の
部分和を、フルアダー４１2はｇ7，ｈ8の部分和を得て
いる。第２図のフルアダー列６１は部分積生成回路２１
1〜２１3の加算用、フルアダー列６２は部分積生成回路
の加算用、フルアダー列６３は部分積生成回路２１7，
２１8の加算用である。点線内６６は第１図の全体に対
応する。６４はフルアダー４１4〜４１6の列で、点線内
６６の列６４内には第１図のフルアダー４１4〜４１6が
ある。６５は高速加算器（ファイナル・アダー）であ
る。第３図は集積回路の配線層構成図で、７１〜７３は
それぞれ第１層〜第３層メタル配線、７４は集積回路基
板である。第１層、第２層メタル配線７１，７２は部分
積生成回路、部分和生成回路用に使われ、第１図の配線
５１用に第３層メタル配線７３が使われている。
上記構成では、部分積生成回路によりつくられた部分積
が、適宜フルアダー４１0〜４１2に入力され、これらフ
ルアダーの出力（部分和）が、更にフルアダー４１3〜
４１6で加算され、高速加算器６５を経て答（積）が得
られる。
が、適宜フルアダー４１0〜４１2に入力され、これらフ
ルアダーの出力（部分和）が、更にフルアダー４１3〜
４１6で加算され、高速加算器６５を経て答（積）が得
られる。
上記実施例によれば、各フルアダーの入出力を結ぶ配線
に、第３層のメタル配線（５１または７３）を用いるこ
とにより、第１図の如くブロックに対するとび配線が可
能となる等で、ブロック間配線が多量で大面積化されや
すくかつ高速動作が妨げられやすいトリー式並列乗算器
を、小面積かつ高速動作で容易に設計できる。また３層
メタル配線層を用いたことにより、部分積生成回路や部
分和生成回路も、自由な配置でレイアウトすることがで
きるため、フレキシブルな設計が可能となるし、また部
分積生成回路、部分和生成回路のパターンは、規則的な
配列で実現できる。
に、第３層のメタル配線（５１または７３）を用いるこ
とにより、第１図の如くブロックに対するとび配線が可
能となる等で、ブロック間配線が多量で大面積化されや
すくかつ高速動作が妨げられやすいトリー式並列乗算器
を、小面積かつ高速動作で容易に設計できる。また３層
メタル配線層を用いたことにより、部分積生成回路や部
分和生成回路も、自由な配置でレイアウトすることがで
きるため、フレキシブルな設計が可能となるし、また部
分積生成回路、部分和生成回路のパターンは、規則的な
配列で実現できる。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば実施例ではメタル配線を３層としたが、３
層以上としてもよい。また部分積、部分和の回路ブロッ
クを第１図の如く分けたが、この分け方は種々変形でき
る。
ある。例えば実施例ではメタル配線を３層としたが、３
層以上としてもよい。また部分積、部分和の回路ブロッ
クを第１図の如く分けたが、この分け方は種々変形でき
る。
［発明の効果］ 以上説明した如く本発明によれば、占有面積が小で、動
作スピードが速く、また設計が良好に行なえる等の利点
を有した並列乗算器の半導体集積回路装置を提供でき
る。
作スピードが速く、また設計が良好に行なえる等の利点
を有した並列乗算器の半導体集積回路装置を提供でき
る。
第１図は本発明の一実施例の要部平面図、第２図は同実
施例の概略的平面図、第３図は同実施例のメタル配線構
成を説明するための断面的構成図、第４図(a)、(b)は同
実施例のもとになる並列乗算を式化して示す図、第５
図、第６図は従来装置の構成図である。 ２１1〜２１8，Ｍ0〜Ｍ2…部分積生成回路、４１0〜４
１2，６１〜６３…部分和生成回路（フルアダー）、４
１3〜４１6，６４…フルアダー、５１，７３…第３層メ
タル配線、７１，７２…第１層、第２層メタル配線、７
４…半導体基板。
施例の概略的平面図、第３図は同実施例のメタル配線構
成を説明するための断面的構成図、第４図(a)、(b)は同
実施例のもとになる並列乗算を式化して示す図、第５
図、第６図は従来装置の構成図である。 ２１1〜２１8，Ｍ0〜Ｍ2…部分積生成回路、４１0〜４
１2，６１〜６３…部分和生成回路（フルアダー）、４
１3〜４１6，６４…フルアダー、５１，７３…第３層メ
タル配線、７１，７２…第１層、第２層メタル配線、７
４…半導体基板。
Claims (1)
- 【請求項１】トリー式並列乗算器を供えた半導体集積回
路装置において、乗数、被乗数のうちの一方の特定ビッ
トと他方との積を得る部分積生成回路と、複数の部分積
の特定ビットをいくつかにブロック化して順次加算する
複数段の順次接続された部分和生成回路と、部分和どう
しの加算のための信号配線とを有し、前記部分積生成回
路、部分和生成回路用に第１、第２の配線層が用いら
れ、前記信号配線用に第３の配線層が用いられてなり、
前記第１ないし第３の配線層は、多層配線構造を有して
いることを特徴とする半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318235A JPH063839B2 (ja) | 1988-12-16 | 1988-12-16 | 半導体集積回路装置 |
| US07/407,152 US4979018A (en) | 1988-12-16 | 1989-09-14 | Semiconductor device with parallel multiplier using at least three wiring layers |
| KR1019890018676A KR930008981B1 (ko) | 1988-12-16 | 1989-12-15 | 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318235A JPH063839B2 (ja) | 1988-12-16 | 1988-12-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02163959A JPH02163959A (ja) | 1990-06-25 |
| JPH063839B2 true JPH063839B2 (ja) | 1994-01-12 |
Family
ID=18096936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318235A Expired - Fee Related JPH063839B2 (ja) | 1988-12-16 | 1988-12-16 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4979018A (ja) |
| JP (1) | JPH063839B2 (ja) |
| KR (1) | KR930008981B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160000958A (ko) * | 2014-06-25 | 2016-01-06 | 대우조선해양 주식회사 | 운전비용 절감형 제습장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2607735B2 (ja) * | 1990-06-20 | 1997-05-07 | 富士通株式会社 | 倍数器の部分積加算方法 |
| US5072419A (en) * | 1990-11-21 | 1991-12-10 | Sun Microsystems, Inc. | Binary tree multiplier constructed of carry save adders having an area efficient floor plan |
| JPH05121547A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体集積回路の配線処理方法 |
| US6066178A (en) * | 1996-04-10 | 2000-05-23 | Lsi Logic Corporation | Automated design method and system for synthesizing digital multipliers |
| US6830391B2 (en) * | 2001-09-21 | 2004-12-14 | Panduit Corp. | Media cartridge with printed circuit board for use in a printing system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022502B2 (ja) * | 1976-08-27 | 1985-06-03 | 富士通株式会社 | 半導体装置の製造方法 |
| US4228520A (en) * | 1979-05-04 | 1980-10-14 | International Business Machines Corporation | High speed multiplier using carry-save/propagate pipeline with sparse carries |
| US4556948A (en) * | 1982-12-15 | 1985-12-03 | International Business Machines Corporation | Multiplier speed improvement by skipping carry save adders |
| US4605470A (en) * | 1985-06-10 | 1986-08-12 | Advanced Micro Devices, Inc. | Method for interconnecting conducting layers of an integrated circuit device |
-
1988
- 1988-12-16 JP JP63318235A patent/JPH063839B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-14 US US07/407,152 patent/US4979018A/en not_active Expired - Lifetime
- 1989-12-15 KR KR1019890018676A patent/KR930008981B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160000958A (ko) * | 2014-06-25 | 2016-01-06 | 대우조선해양 주식회사 | 운전비용 절감형 제습장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4979018A (en) | 1990-12-18 |
| KR930008981B1 (ko) | 1993-09-17 |
| KR900011014A (ko) | 1990-07-11 |
| JPH02163959A (ja) | 1990-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940002479B1 (ko) | 고속 디지탈 병렬승산기(multiplier) | |
| Dadda | Some schemes for parallel multipliers | |
| Vuillemin | A very fast multiplication algorithm for VLSI implementation | |
| US5257218A (en) | Parallel carry and carry propagation generator apparatus for use with carry-look-ahead adders | |
| Lin | Reconfigurable parallel inner product processor architectures | |
| JPS6297033A (ja) | 乗算装置 | |
| US4910701A (en) | Split array binary multiplication | |
| Ngai et al. | Regular, area-time efficient carry-lookahead adders | |
| US5146421A (en) | High speed parallel multiplier circuit | |
| McCanny et al. | The use of data dependence graphs in the design of bit-level systolic arrays | |
| JP4607604B2 (ja) | ４：２ｃｓａセル及び４：２キャリ保存加算方法 | |
| JPH063839B2 (ja) | 半導体集積回路装置 | |
| US5060183A (en) | Parallel multiplier circuit using matrices, including half and full adders | |
| US5867415A (en) | Multiplication element including a wallace tree circuit having adders divided into high and low order adders | |
| US5159568A (en) | High speed parallel multiplier circuit | |
| JP3227538B2 (ja) | ２進整数乗算器 | |
| US5883825A (en) | Reduction of partial product arrays using pre-propagate set-up | |
| JPS6355627A (ja) | 半導体論理演算装置 | |
| JPH07141150A (ja) | 乗算器 | |
| JP3201231B2 (ja) | 単位加算器 | |
| JP2607735B2 (ja) | 倍数器の部分積加算方法 | |
| Jiang et al. | DCIM Compiler-Physical Design Generator | |
| JPS6378229A (ja) | 乗算器の単位回路 | |
| JPH05289851A (ja) | 乗算装置 | |
| JPH0416810B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |