JP3201231B2 - 単位加算器 - Google Patents
単位加算器Info
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- JP3201231B2 JP3201231B2 JP26520495A JP26520495A JP3201231B2 JP 3201231 B2 JP3201231 B2 JP 3201231B2 JP 26520495 A JP26520495 A JP 26520495A JP 26520495 A JP26520495 A JP 26520495A JP 3201231 B2 JP3201231 B2 JP 3201231B2
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Description
【０００１】
【発明の属する技術分野】本発明は、加算器およびこれ
を用いた乗算回路に関し、特にディジタル並列乗算器の
部分積加算に適した単位加算器に関する。
を用いた乗算回路に関し、特にディジタル並列乗算器の
部分積加算に適した単位加算器に関する。
【０００２】
【従来の技術】高速な演算が求められる乗算器等で用い
られているワラスの加算木では、桁上げ保存方式の乗算
器と比較し演算段数が削減され、高速な演算が可能とな
るが、一方レイアウトパターンが不規則で配線が複雑に
なるという欠点があった。
られているワラスの加算木では、桁上げ保存方式の乗算
器と比較し演算段数が削減され、高速な演算が可能とな
るが、一方レイアウトパターンが不規則で配線が複雑に
なるという欠点があった。
【０００３】この点を解決する方法として、図２のよう
に全加算器を２つ接続することにより５入力３出力の単
位加算器を構成し、２進木状にすることにより、規則的
なレイアウトパターンとする方法がある。
に全加算器を２つ接続することにより５入力３出力の単
位加算器を構成し、２進木状にすることにより、規則的
なレイアウトパターンとする方法がある。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、加算木構造の規則化には有効であるが、和
出力を生成するために部分積１つにつき１つずつ排他的
論理和ゲートを通過することになるため、演算速度が遅
くなる。
の構成では、加算木構造の規則化には有効であるが、和
出力を生成するために部分積１つにつき１つずつ排他的
論理和ゲートを通過することになるため、演算速度が遅
くなる。
【０００５】本発明は、上記課題に鑑み、高速な５入力
３出力の単位加算器を提供することを目的とする。
３出力の単位加算器を提供することを目的とする。
【０００６】また、従来の加算器では入力ビット数が増
加するとトランジスタ数も多くなり、レイアウト設計で
のセル間配線数も増加する。
加するとトランジスタ数も多くなり、レイアウト設計で
のセル間配線数も増加する。
【０００７】本発明では、入力ビット数の多い乗算器に
おいて加算木でのトランジスタ数を削減し、セル間配線
数も減らせることのできる７入力４出力の単位加算器を
提供することを目的とする。
おいて加算木でのトランジスタ数を削減し、セル間配線
数も減らせることのできる７入力４出力の単位加算器を
提供することを目的とする。
【０００８】
【課題を解決するための手段】第１の発明の単位加算器
は、２進数の４つの入力と下位桁からの１つのキャリー
入力から、上位桁への２つのキャリー出力と１つの和出
力とを生成する単位加算器であって、前記４つの入力の
うちの第１の入力と第２の入力と第３の入力を入力とし
て、第１のキャリー出力と第１の中間和出力を出力する
第１の全加算器と、前記４つの入力のうち第４の入力と
前記キャリー入力と前記第１の中間和出力を入力とし
て、第２のキャリー出力と第１の和出力を出力する第２
の全加算器とを備え、前記第１、第２の全加算器の和出
力は排他的論理和ゲート２段により生成され、前記第１
の全加算器の和出力を前記第２の全加算器の２段目の排
他的論理和ゲートに入力することを特徴とする。
は、２進数の４つの入力と下位桁からの１つのキャリー
入力から、上位桁への２つのキャリー出力と１つの和出
力とを生成する単位加算器であって、前記４つの入力の
うちの第１の入力と第２の入力と第３の入力を入力とし
て、第１のキャリー出力と第１の中間和出力を出力する
第１の全加算器と、前記４つの入力のうち第４の入力と
前記キャリー入力と前記第１の中間和出力を入力とし
て、第２のキャリー出力と第１の和出力を出力する第２
の全加算器とを備え、前記第１、第２の全加算器の和出
力は排他的論理和ゲート２段により生成され、前記第１
の全加算器の和出力を前記第２の全加算器の２段目の排
他的論理和ゲートに入力することを特徴とする。
【０００９】
【００１０】本発明の第２の単位加算器は、２進数の６
つの入力と下位桁からの１つのキャリー入力から、上位
桁への３つのキャリー出力と１つの和出力とを生成する
単位加算器であって、２進数の４つの入力と下位桁から
の１つのキャリー入力から上位桁への２つのキャリー出
力と１つの和出力とを生成する単位加算器と、全加算器
とを備え、下位桁からのキャリー入力を前記全加算器の
１つの入力とし、前記単位加算器の下位桁からのキャリ
ー入力に前記全加算器の和出力を入力するよう構成され
たことを特徴とする。
つの入力と下位桁からの１つのキャリー入力から、上位
桁への３つのキャリー出力と１つの和出力とを生成する
単位加算器であって、２進数の４つの入力と下位桁から
の１つのキャリー入力から上位桁への２つのキャリー出
力と１つの和出力とを生成する単位加算器と、全加算器
とを備え、下位桁からのキャリー入力を前記全加算器の
１つの入力とし、前記単位加算器の下位桁からのキャリ
ー入力に前記全加算器の和出力を入力するよう構成され
たことを特徴とする。
【００１１】
【００１２】
【００１３】
【００１４】
【発明の実施の形態】以下、本発明の一実施の形態を図
面を参照して説明する。 （実施の形態１） 図１は本発明の第１の実施の形態の単位加算器のブロッ
ク図を示している。
面を参照して説明する。 （実施の形態１） 図１は本発明の第１の実施の形態の単位加算器のブロッ
ク図を示している。
【００１５】図１において、回路１０１は４つの同位桁
入力Ａ、Ｂ、Ｃ、Ｄを入力とし、その４入力の排他的論
理和信号Ｓ１を出力する回路であり、回路１０２はＡ、
Ｂ、Ｃ、Ｄを入力とし、そのうちの３つ以上が１である
ときには少なくとも信号Ｃｏｕｔとして１を出力する回
路であり、回路１０３はＡ、Ｂ、Ｃ、Ｄを入力とし、そ
のうちの１である個数が奇数であるときには信号Ｃ１と
して少なくとも０を出力する回路であり、回路１０４は
信号Ｓ１と下位桁からのキャリー入力Ｃｉｎとを入力と
し、キャリー出力信号Ｃ２と和出力信号Ｓとを出力する
半加算器であり、回路１０５は信号Ｃ１と信号Ｃ２を入
力とし、信号Ｃｏを出力する論理和回路である。
入力Ａ、Ｂ、Ｃ、Ｄを入力とし、その４入力の排他的論
理和信号Ｓ１を出力する回路であり、回路１０２はＡ、
Ｂ、Ｃ、Ｄを入力とし、そのうちの３つ以上が１である
ときには少なくとも信号Ｃｏｕｔとして１を出力する回
路であり、回路１０３はＡ、Ｂ、Ｃ、Ｄを入力とし、そ
のうちの１である個数が奇数であるときには信号Ｃ１と
して少なくとも０を出力する回路であり、回路１０４は
信号Ｓ１と下位桁からのキャリー入力Ｃｉｎとを入力と
し、キャリー出力信号Ｃ２と和出力信号Ｓとを出力する
半加算器であり、回路１０５は信号Ｃ１と信号Ｃ２を入
力とし、信号Ｃｏを出力する論理和回路である。
【００１６】次に、図１の回路について詳しく説明す
る。４つの入力のうち１つだけが１で残りの３つの入力
が０である場合、回路１０１の出力Ｓ１と下位桁からの
キャリー入力Ｃｉｎを入力とする半加算器１０４により
キャリー生成のフラグが立つ。このとき、回路１０２、
回路１０３からはキャリー生成のフラグは立てない。４
つの入力のうち２つだけが１で残りの２つの入力が０で
ある場合には、回路１０２と回路１０３のいずれか一方
によってキャリー生成のフラグを立てる。このとき、信
号Ｓ１は０であるため、半加算器１０４によるキャリー
生成のフラグは立たない。４つの入力のうち３つだけが
１で残りの１つの入力が０である場合には、回路１０２
によってキャリー生成のフラグを立てる。このとき回路
１０３からフラグを立てないのは、下位桁からのキャリ
ー入力Ｃｉｎの論理値によっては半加算器１０４による
キャリー生成のフラグが立つ可能性があるためである。
４つの入力が全て１である場合には、回路１０２、回路
１０３の両方からキャリー生成のフラグを立てる。この
とき信号Ｓ１は０であるため、半加算器１０４によるキ
ャリー生成のフラグは立たない。
る。４つの入力のうち１つだけが１で残りの３つの入力
が０である場合、回路１０１の出力Ｓ１と下位桁からの
キャリー入力Ｃｉｎを入力とする半加算器１０４により
キャリー生成のフラグが立つ。このとき、回路１０２、
回路１０３からはキャリー生成のフラグは立てない。４
つの入力のうち２つだけが１で残りの２つの入力が０で
ある場合には、回路１０２と回路１０３のいずれか一方
によってキャリー生成のフラグを立てる。このとき、信
号Ｓ１は０であるため、半加算器１０４によるキャリー
生成のフラグは立たない。４つの入力のうち３つだけが
１で残りの１つの入力が０である場合には、回路１０２
によってキャリー生成のフラグを立てる。このとき回路
１０３からフラグを立てないのは、下位桁からのキャリ
ー入力Ｃｉｎの論理値によっては半加算器１０４による
キャリー生成のフラグが立つ可能性があるためである。
４つの入力が全て１である場合には、回路１０２、回路
１０３の両方からキャリー生成のフラグを立てる。この
とき信号Ｓ１は０であるため、半加算器１０４によるキ
ャリー生成のフラグは立たない。
【００１７】
【００１８】
【００１９】
【００２０】（実施の形態１） 図３は本発明の第１の実施の形態の単位加算器を示して
いる。本実施の形態の単位加算器は図３に示すように、
Ａ，ＢおよびＣを入力とし、キャリー出力Ｃｏｕｔと和
出力Ｓ１とを出力する全加算器３０１と、Ｄ、Ｓ１およ
びＣｉｎを入力とし、キャリー出力Ｃｏと和出力Ｓとを
出力する全加算器３０２とから構成される。全加算器３
０１は、ＢとＣを入力とする排他的論理和ゲート３０３
と、ゲート３０３の出力とＡとを入力とする排他的論理
和ゲート３０４と、ＢとＣの論理和とＡに対して論理積
の否定をとるゲート３０５と、ＢとＣの論理積の否定を
とるゲート３０６と、ゲート３０５の出力とゲート３０
６の出力との論理積の否定をとってキャリー出力Ｃｏｕ
ｔを出力するゲート３０７で構成され、全加算器３０２
は、ＤとＣｉｎを入力する排他的論理和ゲート３０８
と、ゲート３０８の出力とＳ１とを入力とし和出力Ｓを
出力する排他的論理和ゲート３０９と、ＤとＣｉｎの論
理和とＳ１に対して論理積の否定をとるゲート３１０
と、ＤとＣｉｎの論理積の否定をとるゲート３１１と、
ゲート３１０の出力とゲート３１１の出力との論理積の
否定をとってキャリー出力Ｃｏを出力するゲート３１２
で構成される。
いる。本実施の形態の単位加算器は図３に示すように、
Ａ，ＢおよびＣを入力とし、キャリー出力Ｃｏｕｔと和
出力Ｓ１とを出力する全加算器３０１と、Ｄ、Ｓ１およ
びＣｉｎを入力とし、キャリー出力Ｃｏと和出力Ｓとを
出力する全加算器３０２とから構成される。全加算器３
０１は、ＢとＣを入力とする排他的論理和ゲート３０３
と、ゲート３０３の出力とＡとを入力とする排他的論理
和ゲート３０４と、ＢとＣの論理和とＡに対して論理積
の否定をとるゲート３０５と、ＢとＣの論理積の否定を
とるゲート３０６と、ゲート３０５の出力とゲート３０
６の出力との論理積の否定をとってキャリー出力Ｃｏｕ
ｔを出力するゲート３０７で構成され、全加算器３０２
は、ＤとＣｉｎを入力する排他的論理和ゲート３０８
と、ゲート３０８の出力とＳ１とを入力とし和出力Ｓを
出力する排他的論理和ゲート３０９と、ＤとＣｉｎの論
理和とＳ１に対して論理積の否定をとるゲート３１０
と、ＤとＣｉｎの論理積の否定をとるゲート３１１と、
ゲート３１０の出力とゲート３１１の出力との論理積の
否定をとってキャリー出力Ｃｏを出力するゲート３１２
で構成される。
【００２１】本実施の形態の動作を（表１）の真理値表
に示す。
に示す。
【表１】 図３に示すように、５入力３出力の単位加算器によれ
ば、４つの入力Ａ、Ｂ、Ｃ、Ｄから和出力Ｓまでの排他
的論理和ゲートの通過段数は３段である。これに対し、
図２に示すように、排他的論理和ゲート６０１、６０
２、６０６、６０７と、オアナンドゲート６０３、６０
８と、ナンドゲート６０４、６０５、６０９、６１０を
用いた全加算器２つを接続する構成の５入力３出力の単
位加算器では、入力Ａ、Ｂ、Ｃ、Ｄから和出力Ｓまでの
排他的論理和ゲートの通過段数は４段となる。
ば、４つの入力Ａ、Ｂ、Ｃ、Ｄから和出力Ｓまでの排他
的論理和ゲートの通過段数は３段である。これに対し、
図２に示すように、排他的論理和ゲート６０１、６０
２、６０６、６０７と、オアナンドゲート６０３、６０
８と、ナンドゲート６０４、６０５、６０９、６１０を
用いた全加算器２つを接続する構成の５入力３出力の単
位加算器では、入力Ａ、Ｂ、Ｃ、Ｄから和出力Ｓまでの
排他的論理和ゲートの通過段数は４段となる。
【００２２】よって、第１の実施の形態の５入力３出力
の単位加算器は、図２の従来の単位加算器と比較し、ゲ
ート段数が４段から３段に削減されていることになり、
高速化が可能となる。
の単位加算器は、図２の従来の単位加算器と比較し、ゲ
ート段数が４段から３段に削減されていることになり、
高速化が可能となる。
【００２３】（実施の形態２） 図４は本発明の第２の実施の形態の単位加算器を示して
いる。本実施の形態の単位加算器は図に示すように、
Ａ、Ｂ、Ｃ、ＤおよびＳ１を入力とし、キャリー出力Ｃ
ｏｕｔおよびＣｏ１と和出力Ｓとを出力する５入力３出
力の単位加算器４０１と、Ｅ、ＦおよびＣｉｎを入力と
し、キャリー出力Ｃｏ２と和出力Ｓ１とを出力する全加
算器４０２とから構成される。単位加算器４０１は、
Ａ、ＢおよびＣ、Ｄを入力とする排他的論理和ゲート４
０３、４０４と、ゲート４０３の出力とゲート４０４の
出力を入力とする排他的論理和の否定をとるゲート４０
５と、Ａ、Ｂの論理積とＣ、Ｄの論理積とに対して、論
理和の否定をとってキャリー出力Ｃｏｕｔを出力するゲ
ート４０６と、Ａ、Ｂの論理和とＣ、Ｄの論理和とに対
して、論理積の否定をとるゲート４０７と、ゲート４０
５の出力とＳ１を入力とし和出力Ｓを出力する排他的論
理和ゲート４０８と、ゲート４０５の出力の否定をとる
インバータゲート４０９と、ゲート４０５の出力の否定
とＳ１の否定の論理積とゲート４０７の出力の否定とゲ
ート４０９の出力の否定の論理積とに対して、論理和を
とってキャリー出力Ｃｏ１を出力するゲート４１０で構
成され、全加算器４０２は、ＥとＦを入力とする排他的
論理和ゲート４１１と、ゲート４１１の出力とＣｉｎと
を入力としＳ１を出力する排他的論理和ゲート４１２
と、Ｆの否定をとるインバータゲート４１３と、ゲート
４１１の出力の否定をとるインバータゲート４１４と、
ゲート４１４の出力の否定とＣｉｎの否定の論理積とゲ
ート４１１の出力の否定とゲート４１３の出力の否定の
論理積とに対して、論理和をとってキャリー出力Ｃｏ２
を出力するゲート４１５で構成される。本実施の形態の
動作を（表２）の真理値表に示す。ここで表中の記号#
は、反転記号であることを表している。
いる。本実施の形態の単位加算器は図に示すように、
Ａ、Ｂ、Ｃ、ＤおよびＳ１を入力とし、キャリー出力Ｃ
ｏｕｔおよびＣｏ１と和出力Ｓとを出力する５入力３出
力の単位加算器４０１と、Ｅ、ＦおよびＣｉｎを入力と
し、キャリー出力Ｃｏ２と和出力Ｓ１とを出力する全加
算器４０２とから構成される。単位加算器４０１は、
Ａ、ＢおよびＣ、Ｄを入力とする排他的論理和ゲート４
０３、４０４と、ゲート４０３の出力とゲート４０４の
出力を入力とする排他的論理和の否定をとるゲート４０
５と、Ａ、Ｂの論理積とＣ、Ｄの論理積とに対して、論
理和の否定をとってキャリー出力Ｃｏｕｔを出力するゲ
ート４０６と、Ａ、Ｂの論理和とＣ、Ｄの論理和とに対
して、論理積の否定をとるゲート４０７と、ゲート４０
５の出力とＳ１を入力とし和出力Ｓを出力する排他的論
理和ゲート４０８と、ゲート４０５の出力の否定をとる
インバータゲート４０９と、ゲート４０５の出力の否定
とＳ１の否定の論理積とゲート４０７の出力の否定とゲ
ート４０９の出力の否定の論理積とに対して、論理和を
とってキャリー出力Ｃｏ１を出力するゲート４１０で構
成され、全加算器４０２は、ＥとＦを入力とする排他的
論理和ゲート４１１と、ゲート４１１の出力とＣｉｎと
を入力としＳ１を出力する排他的論理和ゲート４１２
と、Ｆの否定をとるインバータゲート４１３と、ゲート
４１１の出力の否定をとるインバータゲート４１４と、
ゲート４１４の出力の否定とＣｉｎの否定の論理積とゲ
ート４１１の出力の否定とゲート４１３の出力の否定の
論理積とに対して、論理和をとってキャリー出力Ｃｏ２
を出力するゲート４１５で構成される。本実施の形態の
動作を（表２）の真理値表に示す。ここで表中の記号#
は、反転記号であることを表している。
【００２４】
【表２】
【００２５】図４に示すように、第２の実施の形態の７
入力４出力の単位加算器によれば、６つの入力Ａ〜Ｆか
ら和出力Ｓまでの排他的論理和ゲートの通過段数は３段
で、第１の発明の５入力３出力の単位加算器と同等で、
図２に示す従来の５入力３出力の単位加算器よりも高速
である。また、（表３）に同位桁の入力が１２個の時
に、５入力３出力の単位加算器を使用した場合と７入力
４出力の単位加算器を使用した場合のトランジスタ数と
セル間配線数の比較を示す。
入力４出力の単位加算器によれば、６つの入力Ａ〜Ｆか
ら和出力Ｓまでの排他的論理和ゲートの通過段数は３段
で、第１の発明の５入力３出力の単位加算器と同等で、
図２に示す従来の５入力３出力の単位加算器よりも高速
である。また、（表３）に同位桁の入力が１２個の時
に、５入力３出力の単位加算器を使用した場合と７入力
４出力の単位加算器を使用した場合のトランジスタ数と
セル間配線数の比較を示す。
【００２６】
【表３】
【００２７】同位桁の入力が多い場合では、７入力４出
力の単位加算器を用いることにより、トランジスタ数や
セル間配線数を削減することもできる。同位桁の１２個
の入力、例えば乗算器における部分積がある場合を考え
る。７入力４出力の単位加算器と全加算器を用いた場合
の加算木を図５（ａ）に、５入力３出力の単位加算器と
全加算器を用いた場合の加算木を図５（ｂ）に示す。図
に示すように、セル間の配線数は７入力４出力の単位加
算器を用いた場合９本、５入力３出力の単位加算器を用
いた場合１０本となり、入力数が多い場合は７入力４出
力の単位加算器を用いてセル間配線の複雑度を減少させ
ることも可能である。
力の単位加算器を用いることにより、トランジスタ数や
セル間配線数を削減することもできる。同位桁の１２個
の入力、例えば乗算器における部分積がある場合を考え
る。７入力４出力の単位加算器と全加算器を用いた場合
の加算木を図５（ａ）に、５入力３出力の単位加算器と
全加算器を用いた場合の加算木を図５（ｂ）に示す。図
に示すように、セル間の配線数は７入力４出力の単位加
算器を用いた場合９本、５入力３出力の単位加算器を用
いた場合１０本となり、入力数が多い場合は７入力４出
力の単位加算器を用いてセル間配線の複雑度を減少させ
ることも可能である。
【００２８】
【発明の効果】以上のように、第１の発明の５入力３出
力の単位加算器によれば、４つの入力から和出力までの
通過ゲート段数は３段であり、従来の全加算器を用いて
５入力３出力の単位加算器を実現する場合に通過ゲート
段数が４段であるのと比べ、通過ゲート段数が３／４倍
に減少しているため、高速化が可能となる。
力の単位加算器によれば、４つの入力から和出力までの
通過ゲート段数は３段であり、従来の全加算器を用いて
５入力３出力の単位加算器を実現する場合に通過ゲート
段数が４段であるのと比べ、通過ゲート段数が３／４倍
に減少しているため、高速化が可能となる。
【００２９】また、第２の発明の７入力４出力の単位加
算器によれば、６入力以上の同位桁加算器において、５
入力３出力の単位加算器と同等のゲート段数、圧縮率
で、５入力３出力の単位加算器を用いた加算木よりも回
路の構成素子数を減少させ回路の面積および消費電力を
低減させることが可能となる。さらに、乗算器を構成す
る場合において、部分積の加算を行なう際の加算セル数
が少なくすむため、セル間配線の本数が少なくなり、レ
イアウト設計を容易とする。
算器によれば、６入力以上の同位桁加算器において、５
入力３出力の単位加算器と同等のゲート段数、圧縮率
で、５入力３出力の単位加算器を用いた加算木よりも回
路の構成素子数を減少させ回路の面積および消費電力を
低減させることが可能となる。さらに、乗算器を構成す
る場合において、部分積の加算を行なう際の加算セル数
が少なくすむため、セル間配線の本数が少なくなり、レ
イアウト設計を容易とする。
【図１】本発明の第１の実施の形態の５入力３出力の単
位加算器を示すブロック図
位加算器を示すブロック図
【図２】従来の全加算器を用いた５入力３出力の単位加
算器を示す回路図
算器を示す回路図
【図３】本発明の第１の実施の形態の５入力３出力の単
位加算器を示す回路図
位加算器を示す回路図
【図４】本発明の第２の実施の形態の７入力４出力の単
位加算器を示す回路図
位加算器を示す回路図
【図５】７入力４出力の単位加算器を用いた場合および
５入力３出力の単位加算器を用いた場合のトリー図
５入力３出力の単位加算器を用いた場合のトリー図
Ａ〜Ｆ ２進数の同位桁の入力 Ｃｉｎ 下位桁からのキャリー入力 Ｃｏｕｔ、Ｃｏ、Ｃｏ１、Ｃｏ２ 上位桁へのキャリー
出力 Ｓ 和出力 Ｃ１、Ｃ２ 中間キャリー出力 Ｓ１ 中間和出力
出力 Ｓ 和出力 Ｃ１、Ｃ２ 中間キャリー出力 Ｓ１ 中間和出力
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/50
Claims (2)
- 【請求項１】２進数の４つの入力と下位桁からの１つの
キャリー入力から、上位桁への２つのキャリー出力と１
つの和出力とを生成する単位加算器であって、 前記４つの入力のうちの第１の入力と第２の入力と第３
の入力を入力として、第１のキャリー出力と第１の中間
和出力を出力する第１の全加算器と、前記４つの入力の
うちの第４の入力と前記キャリー入力と前記第１の中間
和出力を入力として、第２のキャリー出力と第１の和出
力を出力する第２の全加算器とを備え、 前記第１、第２の全加算器の和出力は排他的論理和ゲー
ト２段により生成され、前記第１の全加算器の和出力を
前記第２の全加算器の２段目の排他的論理和ゲートに入
力す ることを特徴とする単位加算器。 - 【請求項２】２進数の６つの入力と下位桁からの１つの
キャリー入力から、上位桁への３つのキャリー出力と１
つの和出力とを生成する単位加算器であって、 ２進数の４つの入力と下位桁からの１つのキャリー入力
から上位桁への２つのキャリー出力と１つの和出力とを
生成する単位加算器と、全加算器とを備え、 下位桁からのキャリー入力を前記全加算器の１つの入力
とし、前記単位加算器の下位桁からのキャリー入力に前
記全加算器の和出力を入力するよう構成されたことを特
徴とする単位加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26520495A JP3201231B2 (ja) | 1995-10-13 | 1995-10-13 | 単位加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26520495A JP3201231B2 (ja) | 1995-10-13 | 1995-10-13 | 単位加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09114643A JPH09114643A (ja) | 1997-05-02 |
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1995
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