JP2518548B2 - 多入力加算回路 - Google Patents
多入力加算回路Info
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Description
【発明の詳細な説明】 〔概要〕 特に、ディジタル並列乗算器の部分積加算に適用する
多入力加算回路に関し、 高速性とレイアウト容易性とを両立することを目的と
し、 複数加算段の１段目を１ビット全加算器または１ビッ
ト加算器と４入力ワレストリー回路で構成し、２段目以
降を４入力ワレストリー回路で構成するとともに、複数
ビットからなる入力信号を互いに等しい整数または最近
接整数となるよう２分割し、分割ビット数が２、３また
は４になるまで該分割動作を繰り返して、各分割入力信
号を前記１段目に入力することを特徴とする。
多入力加算回路に関し、 高速性とレイアウト容易性とを両立することを目的と
し、 複数加算段の１段目を１ビット全加算器または１ビッ
ト加算器と４入力ワレストリー回路で構成し、２段目以
降を４入力ワレストリー回路で構成するとともに、複数
ビットからなる入力信号を互いに等しい整数または最近
接整数となるよう２分割し、分割ビット数が２、３また
は４になるまで該分割動作を繰り返して、各分割入力信
号を前記１段目に入力することを特徴とする。
本発明は、多入力加算回路、特に、ディジタル並列乗
算器の部分積加算に適用する多入力加算回路に関する。
算器の部分積加算に適用する多入力加算回路に関する。
一般に、８×８ビットあるいはそれ以上の実用的乗算
規模を有する並列乗算器では、桁上げ保存方式（以下、
CSA方式）やワレストリー方式が採用される。
規模を有する並列乗算器では、桁上げ保存方式（以下、
CSA方式）やワレストリー方式が採用される。
CSA方式は、桁上げ信号を一桁上位の加算器に入力し
て１ビットずつ処理するもので、手計算に近く、乗算速
度の点で難点があるものの、レイアウト容易性に優れた
特長がある。一方、ワレストリー方式は、３ビット分の
入力信号をひとつの加算器（全加算器）に入力し、その
和信号を当該桁の次段の全加算器に入力するとともに、
その桁上げ出力を１桁上位にある次段の全加算器に入力
して足し込むもので、乗算速度が速い長所を有する反
面、回路に規則性がなく、設計しずらい欠点がある。
て１ビットずつ処理するもので、手計算に近く、乗算速
度の点で難点があるものの、レイアウト容易性に優れた
特長がある。一方、ワレストリー方式は、３ビット分の
入力信号をひとつの加算器（全加算器）に入力し、その
和信号を当該桁の次段の全加算器に入力するとともに、
その桁上げ出力を１桁上位にある次段の全加算器に入力
して足し込むもので、乗算速度が速い長所を有する反
面、回路に規則性がなく、設計しずらい欠点がある。
第10図は従来の変形Boothアルゴリズムに基づく乗算
器（CSA方式）の一例を示す図である。この例では、部
分積生成部（イ）で生成した全ての部分積（PP0〜PP3）
を加算器（ロ）で一括して加算する。
器（CSA方式）の一例を示す図である。この例では、部
分積生成部（イ）で生成した全ての部分積（PP0〜PP3）
を加算器（ロ）で一括して加算する。
部分積生成部（イ）は、０、±Ｘ、±2Xを生成するブ
ロック（PPi生成器）と、これらのうちのひとつを部分
積として選択する信号を発生するブロック（Ｙデコー
ダ）とから成り、加算部（ロ）は、加算器のアレー構成
から成っている。この構成によれば、部分積生成部
（イ）と加算部（ロ）とを分離して設計でき、機能ブロ
ック別に細分して設計できる点で好ましいものの、乗算
ビット数の増大に伴うブロック間配線数の増大問題に対
処できない不具合がある。
ロック（PPi生成器）と、これらのうちのひとつを部分
積として選択する信号を発生するブロック（Ｙデコー
ダ）とから成り、加算部（ロ）は、加算器のアレー構成
から成っている。この構成によれば、部分積生成部
（イ）と加算部（ロ）とを分離して設計でき、機能ブロ
ック別に細分して設計できる点で好ましいものの、乗算
ビット数の増大に伴うブロック間配線数の増大問題に対
処できない不具合がある。
かかる点を踏まえ、例えば、特開昭55−105732号公報
には、部分積生成器の１ビット分と全加算器１個を結合
して基本セルとし、この基本セルとＹデコーダを用いる
ようにした技術が開示されている。第11図はその構成図
で、８×８ビット乗算器を示している。104〜139は基本
セル、140〜143はＹデコーダであり、１段目のＹデコー
ダ140と基本セル104〜112で部分積PP0を生成し、２段目
のＹデコーダ141と基本セル113〜121で部分積PP1を生成
するとともに、部分積PP0を加算する。また、３段目の
Ｙデコーダ142と基本セル122〜130で部分積PP2の生成お
よびPP2と（PP0＋PP1）の加算を行い、同様に、４段目
のＹデコーダ143と基本セル131〜139で部分積PP3の生成
およびPP3と（PP0＋PP1＋PP2）の加算を行う。なお、第
12図は１つの基本セルのブロック図、第13図は基本セル
の構成図、第14図はＹデコーダの構成図である。
には、部分積生成器の１ビット分と全加算器１個を結合
して基本セルとし、この基本セルとＹデコーダを用いる
ようにした技術が開示されている。第11図はその構成図
で、８×８ビット乗算器を示している。104〜139は基本
セル、140〜143はＹデコーダであり、１段目のＹデコー
ダ140と基本セル104〜112で部分積PP0を生成し、２段目
のＹデコーダ141と基本セル113〜121で部分積PP1を生成
するとともに、部分積PP0を加算する。また、３段目の
Ｙデコーダ142と基本セル122〜130で部分積PP2の生成お
よびPP2と（PP0＋PP1）の加算を行い、同様に、４段目
のＹデコーダ143と基本セル131〜139で部分積PP3の生成
およびPP3と（PP0＋PP1＋PP2）の加算を行う。なお、第
12図は１つの基本セルのブロック図、第13図は基本セル
の構成図、第14図はＹデコーダの構成図である。
この従来技術によると、基本セルやＹデコーダなどの
２種類のセルと、キャリー伝播形加算回路144（CPA）を
備えるだけで、変形Boothアルゴリズムに基づく乗算器
を実現できるとともに、セル間配線に相当の規則性を持
たせることができる。したがって、配線の繰り返し単位
をセルに含めれば、セルのレイアウトだけでセル配置と
セル間配線を同時に実現でき、設計容易性が向上する。
２種類のセルと、キャリー伝播形加算回路144（CPA）を
備えるだけで、変形Boothアルゴリズムに基づく乗算器
を実現できるとともに、セル間配線に相当の規則性を持
たせることができる。したがって、配線の繰り返し単位
をセルに含めれば、セルのレイアウトだけでセル配置と
セル間配線を同時に実現でき、設計容易性が向上する。
因みに、第11図では、基本セル104〜139の接続をキャ
リーセーブ接続にして高速化を図り、さらに、一部のセ
ルにインバータを付加することにより、符号伝播用のセ
ルを不用にしてコンパクト化を実現している。
リーセーブ接続にして高速化を図り、さらに、一部のセ
ルにインバータを付加することにより、符号伝播用のセ
ルを不用にしてコンパクト化を実現している。
ところで、上記公報記載の開示例（第11図の構成例）
にあっては、桁上げ選択加算器（Carry Select Adder）
や先見桁上げ加算器（Carry Lookahead Adder）を用い
ることにより速度向上が図れるものの、CPA（加算器）1
44までの信号伝達段数が最大で４段となり、より一層の
高速化を達成するといった観点から満た場合不十分なも
のであった。
にあっては、桁上げ選択加算器（Carry Select Adder）
や先見桁上げ加算器（Carry Lookahead Adder）を用い
ることにより速度向上が図れるものの、CPA（加算器）1
44までの信号伝達段数が最大で４段となり、より一層の
高速化を達成するといった観点から満た場合不十分なも
のであった。
なお、上記したように、乗算器をワレストリー構成で
実現すれば、加算器の通過段数を減少でき、高速性の点
で好ましいものとすることができる。例えば第15図に示
す演算を実現する場合には、ワレストリーへの入力数の
最大値は「５」となり、６入力のワレストリー回路（以
下、6W）の５入力を使用すればよく、かかる6Wは、例え
ば第６図に示すように、１ビット全加算器を上段で２
個、中段で１個、下段で１個組み合わせすことによって
実現できる。したがって、通過段数を３段とすることが
でき、１段分の高速化を図ることができる。
実現すれば、加算器の通過段数を減少でき、高速性の点
で好ましいものとすることができる。例えば第15図に示
す演算を実現する場合には、ワレストリーへの入力数の
最大値は「５」となり、６入力のワレストリー回路（以
下、6W）の５入力を使用すればよく、かかる6Wは、例え
ば第６図に示すように、１ビット全加算器を上段で２
個、中段で１個、下段で１個組み合わせすことによって
実現できる。したがって、通過段数を３段とすることが
でき、１段分の高速化を図ることができる。
しかし、ワレストリー構成では、レイアウトに規則性
がなく、設計が極めて困難になる問題点があり、特に、
８×８ビットあるいはそれ以上の実用的乗算規模の多ビ
ットデータを扱う乗算器を設計する場合には、上記問題
点の影響が大きい。
がなく、設計が極めて困難になる問題点があり、特に、
８×８ビットあるいはそれ以上の実用的乗算規模の多ビ
ットデータを扱う乗算器を設計する場合には、上記問題
点の影響が大きい。
第17図は参考までに示す「14」入力ワレストリー回路
の例であるが、多数の１ビット全加算器間の配線や他桁
からの配線が不規則に交差しており、レイアウト設計に
多くの労力が必要とする。
の例であるが、多数の１ビット全加算器間の配線や他桁
からの配線が不規則に交差しており、レイアウト設計に
多くの労力が必要とする。
こうした欠点を補う方法として、多入力ワレストリー
回路を４入力ずつのグループに分割し、４入力ワレスト
リー回路（4W）に繰り返し使用によって多入力加算を行
う方式が知られている。
回路を４入力ずつのグループに分割し、４入力ワレスト
リー回路（4W）に繰り返し使用によって多入力加算を行
う方式が知られている。
第18図はこの方式を採用する14入力加算回路の構成例
である。
である。
これによると、１ビット全加算器を組み合わせる方式
に比べてブロック間（4W間）の配線本数を少なくでき
る。しかも、多段に構成したときの段間配線数を「４」
とするように部分回路を分割して、配線も含めて同一ブ
ロックの繰り返し配置を行うようにすれば、部分回路の
レイアウト性を向上できる。また、4Wの回路は構成が簡
単（第４図参照）であるから、設計も容易であり、LSI
に好適な方式である。
に比べてブロック間（4W間）の配線本数を少なくでき
る。しかも、多段に構成したときの段間配線数を「４」
とするように部分回路を分割して、配線も含めて同一ブ
ロックの繰り返し配置を行うようにすれば、部分回路の
レイアウト性を向上できる。また、4Wの回路は構成が簡
単（第４図参照）であるから、設計も容易であり、LSI
に好適な方式である。
なお、第19図は第18図の14入力ワレストリー分割回路
（14W′）を２個使用した28入力加算回路（28W′）の例
である。また、28入力の分割には第20図に示すように、
第18図の部分回路（８入力ワレストリー分割回路8W′）
を３個と4Wを１個使用し、４分割することも考えられ
る。
（14W′）を２個使用した28入力加算回路（28W′）の例
である。また、28入力の分割には第20図に示すように、
第18図の部分回路（８入力ワレストリー分割回路8W′）
を３個と4Wを１個使用し、４分割することも考えられ
る。
しかしながら、４入力ワレストリー回路だけを用いて
回路分割を行う場合、すなわち、入力信号のビット数を
４ビットづつに分割する場合には、入力信号の端数処理
の面で、有効なのは入力信号のビット数が2nに等しいと
きだけであり、それ以外では回路が冗長になるが、また
は、同一部分回路の繰り返しが不可能になり、レイアウ
ト容易性が悪化する。
回路分割を行う場合、すなわち、入力信号のビット数を
４ビットづつに分割する場合には、入力信号の端数処理
の面で、有効なのは入力信号のビット数が2nに等しいと
きだけであり、それ以外では回路が冗長になるが、また
は、同一部分回路の繰り返しが不可能になり、レイアウ
ト容易性が悪化する。
例えば、第18図の14W′に注目すると、部分回路であ
る８入力ワレストリー分割回路（8W′）と６入力ワレス
トリー分割回路（6W′）が同一構成でないから、繰り返
し配置を行うことができない。また、第20図の28入力加
算回路の例でも、8W′と4Wの混在回路となり、同一ブロ
ックの繰り返し配置を行うことができない。
る８入力ワレストリー分割回路（8W′）と６入力ワレス
トリー分割回路（6W′）が同一構成でないから、繰り返
し配置を行うことができない。また、第20図の28入力加
算回路の例でも、8W′と4Wの混在回路となり、同一ブロ
ックの繰り返し配置を行うことができない。
本発明は、このような問題点に鑑みてなされたもの
で、４入力ワレストリー回路の繰り返し配置方式を拡張
し、2n個以外の入力数を持つ加算回路においても同一ブ
ロックの繰り返し配置によって部分回路を構成できるよ
うにし、高速性とレイアウト容易性の両立を図ることを
目的としている。
で、４入力ワレストリー回路の繰り返し配置方式を拡張
し、2n個以外の入力数を持つ加算回路においても同一ブ
ロックの繰り返し配置によって部分回路を構成できるよ
うにし、高速性とレイアウト容易性の両立を図ることを
目的としている。
上記目的は、複数加算段の１段目を１ビット全加算器
または１ビット加算器と４入力ワレストリー回路で構成
し、２段目以降を４入力ワレストリー回路で構成すると
ともに、複数ビットからなる入力信号を互いに等しい整
数または最近接整数となるように２分割し、分割ビット
数が２、３または４になるまで該分割動作を繰り返し
て、各分割入力信号を前記１段目に入力することにより
達成できる。
または１ビット加算器と４入力ワレストリー回路で構成
し、２段目以降を４入力ワレストリー回路で構成すると
ともに、複数ビットからなる入力信号を互いに等しい整
数または最近接整数となるように２分割し、分割ビット
数が２、３または４になるまで該分割動作を繰り返し
て、各分割入力信号を前記１段目に入力することにより
達成できる。
加算回路への入力数を例えば「28」とすると、まず、
この28入力を上段加算段の例えば４個（28÷７＝４個）
の７入力加算回路（7W）で受け、次いで、上段加算段か
らの８出力（４個×２＝８）を、中段加算段の各１個ず
つの４入力ワレストリー回路（4W）の受け、最後に下段
加算段の１個の４入力ワレストリーで受ける。
この28入力を上段加算段の例えば４個（28÷７＝４個）
の７入力加算回路（7W）で受け、次いで、上段加算段か
らの８出力（４個×２＝８）を、中段加算段の各１個ず
つの４入力ワレストリー回路（4W）の受け、最後に下段
加算段の１個の４入力ワレストリーで受ける。
ここで、上位加算段の７入力加算回路は、その１段目
を４入力ワレストリー回路（4W）と１ビット全加算回路
（3W）で構成し、この１段目からの信号を４入力ワレス
トリー回路（4W）からなる２段目で受ける。
を４入力ワレストリー回路（4W）と１ビット全加算回路
（3W）で構成し、この１段目からの信号を４入力ワレス
トリー回路（4W）からなる２段目で受ける。
したがって、２段目以降が４入力ワレストリー回路の
繰り返しとなり、実用乗算規模のあらゆる入力数の加算
回路について同一ブロックの繰り返し性が高められる。
繰り返しとなり、実用乗算規模のあらゆる入力数の加算
回路について同一ブロックの繰り返し性が高められる。
以下、本発明を図面に基づいて説明する。
第１〜９図は本発明に係る多入力加算回路の一実施例
を示す図である。
を示す図である。
まず、第１図に従って「28」入力加算回路の構成を説
明すると、この加算回路は、上位、中位および下位の各
加算段11〜13からなり、上位加算段11はI1からI28まで
の「28」入力を７ビットずつ受ける４個の７入力ワレス
トリー回路（以下、7W）14〜17を備え、中位加算段12は
各１個の４入力ワレストリー回路（以下、4W）18および
19を備え、また、下位加算段13は１個の4W20を備える。
明すると、この加算回路は、上位、中位および下位の各
加算段11〜13からなり、上位加算段11はI1からI28まで
の「28」入力を７ビットずつ受ける４個の７入力ワレス
トリー回路（以下、7W）14〜17を備え、中位加算段12は
各１個の４入力ワレストリー回路（以下、4W）18および
19を備え、また、下位加算段13は１個の4W20を備える。
第２図は7Wの構成図であり、１つの7Wはその１段目を
４入力ワレストリー回路（以下、4W）と１ビット全加算
器（以下、3W）で構成し、２段目を4Wで構成する。
４入力ワレストリー回路（以下、4W）と１ビット全加算
器（以下、3W）で構成し、２段目を4Wで構成する。
第３図（ａ）（ｂ）は3Wの構成図であり、同図（ａ）
はそのブロック図、同図（ｂ）はその回路図である。3W
は、同位桁の３ビット入力（例えばI1、I2、I3）を加算
し、当該桁の和信号Ｓ（Sum）および桁上げ信号CO（Car
ry）を出力する。
はそのブロック図、同図（ｂ）はその回路図である。3W
は、同位桁の３ビット入力（例えばI1、I2、I3）を加算
し、当該桁の和信号Ｓ（Sum）および桁上げ信号CO（Car
ry）を出力する。
第４図は4Wの構成図であり、同図（ａ）は２個の3Wの
組み合わせによる構成例、同図（ｂ）は専用回路の設計
例である。専用回路の方が高速性に優れる。なお、同図
（ｃ）は専用回路の等価回路記号、同図（ｄ）は専用回
路で使用するイクスクルーシブオア（EXOR）回路の構成
例である。
組み合わせによる構成例、同図（ｂ）は専用回路の設計
例である。専用回路の方が高速性に優れる。なお、同図
（ｃ）は専用回路の等価回路記号、同図（ｄ）は専用回
路で使用するイクスクルーシブオア（EXOR）回路の構成
例である。
他の入力数のワレストリー回路、例えば５入力ワレス
トリー回路（以下、5W）の構成例は第５図に示され、ま
た、６入力ワレストリー回路（以下、6W）の構成例は第
６図に示される。それぞれ3Wおよび4Wを組み合わせて実
現する。
トリー回路（以下、5W）の構成例は第５図に示され、ま
た、６入力ワレストリー回路（以下、6W）の構成例は第
６図に示される。それぞれ3Wおよび4Wを組み合わせて実
現する。
なお、第１〜６図中のCI1〜CI25は下位桁の各加算段
からの桁上げ信号、CO1〜CO25は各加算ごとの上位桁へ
の桁上げ信号、COは当該桁の桁上げ信号、Ｓは当該桁の
和信号である。
からの桁上げ信号、CO1〜CO25は各加算ごとの上位桁へ
の桁上げ信号、COは当該桁の桁上げ信号、Ｓは当該桁の
和信号である。
かかる構成において、上位加算段11にI1〜I28を与え
ると、まず、7W14〜17からのS1〜S8がCI17〜CI28と共に
中位加算段12に伝えられ、次いで、中位加算段12からの
S9〜S12がCI20〜CI24と共に下位加算段13の4W20に入力
された後、下位加算段13から当該桁のCOおよびＳが出力
される。
ると、まず、7W14〜17からのS1〜S8がCI17〜CI28と共に
中位加算段12に伝えられ、次いで、中位加算段12からの
S9〜S12がCI20〜CI24と共に下位加算段13の4W20に入力
された後、下位加算段13から当該桁のCOおよびＳが出力
される。
すなわち、入力信号の28ビット（I1〜I28）を14ビッ
トずつに２分割した後、各14ビットを７ビットずつに２
分割し、さらに、４ビットと３ビットに２分割して各7W
14〜17に入力する、といったワレストリーの分割構成を
用いた「28」入力の加算処理を行っている。
トずつに２分割した後、各14ビットを７ビットずつに２
分割し、さらに、４ビットと３ビットに２分割して各7W
14〜17に入力する、といったワレストリーの分割構成を
用いた「28」入力の加算処理を行っている。
ここで、第１図の左上半分に着目すると、I1〜I7を受
ける7W14、I8〜I14を受ける7W15および中段の4W18によ
って14入力ワレストリー分割回路（以下、14W）が構成
されており、同様にして、右上半分の7W16、17と4W19で
14Wが構成されている。
ける7W14、I8〜I14を受ける7W15および中段の4W18によ
って14入力ワレストリー分割回路（以下、14W）が構成
されており、同様にして、右上半分の7W16、17と4W19で
14Wが構成されている。
したがって、配線も含めて同一の回路ブロック（14
W）を２個使用するとともに、これと下段の4W20とを組
み合わせるだけで28入力加算回路を構成でき、しかも、
7Wブロックは、第２図に示すものを繰り返して使用すれ
ばよいから、従来のワレストリー一括配置方式（第17図
参照）や4Wの繰り返し方式（第18図〜第20図参照）に比
べ、レイアウト容易性を格段に向上でき、特にLSIの設
計に好適なものとすることができる。
W）を２個使用するとともに、これと下段の4W20とを組
み合わせるだけで28入力加算回路を構成でき、しかも、
7Wブロックは、第２図に示すものを繰り返して使用すれ
ばよいから、従来のワレストリー一括配置方式（第17図
参照）や4Wの繰り返し方式（第18図〜第20図参照）に比
べ、レイアウト容易性を格段に向上でき、特にLSIの設
計に好適なものとすることができる。
なお、上記実施例では28入力を７入力単位に分割し、
それぞれを7Wで処理しているが、これに限るものではな
く、例えば、第５図や第６図の5Wや6Wを使用することに
より、５入力単位に分割したり、６入力単位に分割した
りすることができるほか、従来の４入力単位の分割と組
み合わることによりあらゆる入力数に対応することがで
きる。
それぞれを7Wで処理しているが、これに限るものではな
く、例えば、第５図や第６図の5Wや6Wを使用することに
より、５入力単位に分割したり、６入力単位に分割した
りすることができるほか、従来の４入力単位の分割と組
み合わることによりあらゆる入力数に対応することがで
きる。
例えば、入力数が「３」から「32」までの場合には、
第７図に示す組み合わせになり、全ての入力数に対して
繰り返し分割配置を可能にした多入力加算回路を実現す
ることができる。
第７図に示す組み合わせになり、全ての入力数に対して
繰り返し分割配置を可能にした多入力加算回路を実現す
ることができる。
第８図はかかる組み合わせ例のうちの13入力加算回路
の構成図であり、また、第９図は27入力加算回路の構成
図である。7Wは第２図のものを使用し、6Wは第６図のも
のを使用する。13Wはそれぞれ１個の7Wと6W、14Wは２個
の7Wで上位段を構成できる。
の構成図であり、また、第９図は27入力加算回路の構成
図である。7Wは第２図のものを使用し、6Wは第６図のも
のを使用する。13Wはそれぞれ１個の7Wと6W、14Wは２個
の7Wで上位段を構成できる。
これら第８図および第９図の各上段回路は、それぞれ
7Wと6W、13Wと14Wからなり完全同一ではないが、それぞ
れの構成や大きさ等が酷似しているから、レイアウト性
の面で大きな支障とはならない。
7Wと6W、13Wと14Wからなり完全同一ではないが、それぞ
れの構成や大きさ等が酷似しているから、レイアウト性
の面で大きな支障とはならない。
以上述べたように、上記実施例によれば、複数の加算
段の１段目を１ビット全加算器（3W）のみ、または、3W
と４入力ワレストリー回路（4W）で構成し、２段目以降
を4Wで構成するとともに、複数ビットからなる入力信号
を互いに等しい整数または最近接整数となるように２分
割し、分割ビット数が２、３または４になるまで該分割
動作を繰り返して各分割入力信号を前記１段目に入力す
るようにしたので、ワレストリーの高速性を活かしつ
つ、あらゆる入力数の多入力加算回路に対してその同一
ブロックによる繰り返し性を高めることができ、レイア
ウト設計の容易性を向上することができる。
段の１段目を１ビット全加算器（3W）のみ、または、3W
と４入力ワレストリー回路（4W）で構成し、２段目以降
を4Wで構成するとともに、複数ビットからなる入力信号
を互いに等しい整数または最近接整数となるように２分
割し、分割ビット数が２、３または４になるまで該分割
動作を繰り返して各分割入力信号を前記１段目に入力す
るようにしたので、ワレストリーの高速性を活かしつ
つ、あらゆる入力数の多入力加算回路に対してその同一
ブロックによる繰り返し性を高めることができ、レイア
ウト設計の容易性を向上することができる。
本発明によれば、複数の加算段の１段目を、１ビット
全加算器（3W）のみ、若しくは、3Wと４入力ワレストリ
ー回路（4W）の組み合わせで構成するとともに、２段目
以降を4Wで構成したので、2n入力以外の多入力加算回路
においても、ワレストリー回路の高速性を活かしつつ、
回路を規則性のある構成とすることができ、高速性とレ
イアウト容易性とを両立することができる。
全加算器（3W）のみ、若しくは、3Wと４入力ワレストリ
ー回路（4W）の組み合わせで構成するとともに、２段目
以降を4Wで構成したので、2n入力以外の多入力加算回路
においても、ワレストリー回路の高速性を活かしつつ、
回路を規則性のある構成とすることができ、高速性とレ
イアウト容易性とを両立することができる。
第１〜９図は本発明に係る多入力加算回路の一実施例を
示す図であり、 第１図はその28入力加算回路の構成図、 第２図はその７入力加算回路の構成図、 第３図はその１ビット全加算器の構成図、 第４図はその４入力ワレストリー回路の構成図、 第５図はその５入力加算回路の構成図、 第６図はその６入力加算回路の構成図、 第７図はその多入力加算回路の入力数ごとの分割構成を
示す図、 第８図はその13入力加算回路の構成図、 第９図はその27入力加算回路の構成図、 第10〜20図は従来例を示す図であり、 第10図はその変形Boothアルゴリズムに基づく従来の並
列乗算回路の構成図、 第11図はその従来のPPi生成器および加算器アレーの構
成図、 第12図は第11図の基本セルの１つを示す図、 第13図はその従来例の基本セルの構成図、 第14図はその従来例のＹデコーダの構成図、 第15図はそのワレストリー方式による各桁の多入力加算
回路への入力数を示す図、 第16図はその６入力ワレストリー回路の構成図、 第17図はその14入力ワレストリー回路の構成図、 第18図はその14入力加算回路の構成図、 第19図はその28入力加算回路の構成図、 第20図はその28入力加算回路の他の構成図である。 11〜13……加算段、 14〜17……７入力加算回路（7W）、 18〜20……４入力ワレストリー回路（4W）。
示す図であり、 第１図はその28入力加算回路の構成図、 第２図はその７入力加算回路の構成図、 第３図はその１ビット全加算器の構成図、 第４図はその４入力ワレストリー回路の構成図、 第５図はその５入力加算回路の構成図、 第６図はその６入力加算回路の構成図、 第７図はその多入力加算回路の入力数ごとの分割構成を
示す図、 第８図はその13入力加算回路の構成図、 第９図はその27入力加算回路の構成図、 第10〜20図は従来例を示す図であり、 第10図はその変形Boothアルゴリズムに基づく従来の並
列乗算回路の構成図、 第11図はその従来のPPi生成器および加算器アレーの構
成図、 第12図は第11図の基本セルの１つを示す図、 第13図はその従来例の基本セルの構成図、 第14図はその従来例のＹデコーダの構成図、 第15図はそのワレストリー方式による各桁の多入力加算
回路への入力数を示す図、 第16図はその６入力ワレストリー回路の構成図、 第17図はその14入力ワレストリー回路の構成図、 第18図はその14入力加算回路の構成図、 第19図はその28入力加算回路の構成図、 第20図はその28入力加算回路の他の構成図である。 11〜13……加算段、 14〜17……７入力加算回路（7W）、 18〜20……４入力ワレストリー回路（4W）。
Claims (1)
- 【請求項１】複数加算段の１段目を１ビット全加算器ま
たは１ビット加算器と４入力ワレストリー回路で構成
し、 ２段目以降を４入力ワレストリー回路で構成するととも
に、 複数ビットからなる入力信号を互いに等しい整数または
最近接整数となるように２分割し、 分割ビット数が２、３または４になるまで該分割動作を
繰り返して、 各分割入力信号を前記１段目に入力することを特徴とす
る多入力加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278230A JP2518548B2 (ja) | 1990-10-17 | 1990-10-17 | 多入力加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278230A JP2518548B2 (ja) | 1990-10-17 | 1990-10-17 | 多入力加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04153730A JPH04153730A (ja) | 1992-05-27 |
| JP2518548B2 true JP2518548B2 (ja) | 1996-07-24 |
Family
ID=17594435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2278230A Expired - Fee Related JP2518548B2 (ja) | 1990-10-17 | 1990-10-17 | 多入力加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518548B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06242928A (ja) * | 1993-02-22 | 1994-09-02 | Nec Corp | 加算器およびこれを用いた乗算回路 |
| JP2674507B2 (ja) * | 1994-06-01 | 1997-11-12 | 日本電気株式会社 | ビット誤り数算出回路 |
| US7313585B2 (en) | 2003-08-30 | 2007-12-25 | Hewlett-Packard Development Company, L.P. | Multiplier circuit |
| JP5261738B2 (ja) * | 2009-01-15 | 2013-08-14 | 国立大学法人広島大学 | 半導体装置 |
-
1990
- 1990-10-17 JP JP2278230A patent/JP2518548B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04153730A (ja) | 1992-05-27 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |