JPH10307706A - 半及び全加算器を用いたウォレスツリー乗算器 - Google Patents
半及び全加算器を用いたウォレスツリー乗算器Info
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- JPH10307706A JPH10307706A JP10043559A JP4355998A JPH10307706A JP H10307706 A JPH10307706 A JP H10307706A JP 10043559 A JP10043559 A JP 10043559A JP 4355998 A JP4355998 A JP 4355998A JP H10307706 A JPH10307706 A JP H10307706A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5318—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with column wise addition of partial products, e.g. using Wallace tree, Dadda counters
Abstract
(57)【要約】
【課題】 ２進ビットの複数のカラムを加算して複数の
部分和及び桁上げビットを発生する装置を提供する。 【解決手段】 特定のカラムのビットは、大きさの桁が
同じであり、そして異なるカラムのビットは、大きさの
桁が相違する。１つ以上の全加算器が含まれる。各全加
算器は、３つのビットを入力として受け取って、第１の
和ビット及び第１の桁上げビットを出力として発生す
る。又、１つ以上の半加算器も含まれる。各半加算器
は、２つのビットを入力として受け取って、第２の和ビ
ット及び第２の桁上げビットを出力として発生する。全
加算器及び半加算器は、複数の相互接続カラム加算器と
して相互接続される。各カラム加算器は、少なくとも１
つのカラムの入力のビットを加算し、そして部分和及び
桁上げビットを発生する。各カラム加算器は、複数の段
を有する。複数の導体が、各カラム加算器の段を、同じ
カラム加算器の他の段、及び他の隣接カラム加算器の段
に相互接続する。
部分和及び桁上げビットを発生する装置を提供する。 【解決手段】 特定のカラムのビットは、大きさの桁が
同じであり、そして異なるカラムのビットは、大きさの
桁が相違する。１つ以上の全加算器が含まれる。各全加
算器は、３つのビットを入力として受け取って、第１の
和ビット及び第１の桁上げビットを出力として発生す
る。又、１つ以上の半加算器も含まれる。各半加算器
は、２つのビットを入力として受け取って、第２の和ビ
ット及び第２の桁上げビットを出力として発生する。全
加算器及び半加算器は、複数の相互接続カラム加算器と
して相互接続される。各カラム加算器は、少なくとも１
つのカラムの入力のビットを加算し、そして部分和及び
桁上げビットを発生する。各カラム加算器は、複数の段
を有する。複数の導体が、各カラム加算器の段を、同じ
カラム加算器の他の段、及び他の隣接カラム加算器の段
に相互接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、２進ビッ
トのカラムを加算するがごときによってデジタル乗算を
行う方法及び装置に係り、より詳細には、乗算回路に関
連した部分積段の数を減少することに係る。
トのカラムを加算するがごときによってデジタル乗算を
行う方法及び装置に係り、より詳細には、乗算回路に関
連した部分積段の数を減少することに係る。
【０００２】
【従来の技術】高速デジタル乗算回路は、通常は、
「ｎ」ビット乗数と「ｍ」ビット被乗数を乗算してｎ個
の部分積を発生する。回路の異なる段における部分積を
加算することにより部分積が最終的な積へと換算され
る。
「ｎ」ビット乗数と「ｍ」ビット被乗数を乗算してｎ個
の部分積を発生する。回路の異なる段における部分積を
加算することにより部分積が最終的な積へと換算され
る。
【０００３】各段の加算は並列に行われるので、乗算に
必要な時間は、「段の数」に各段の遅延を乗じた和とな
る。各段の遅延を増加することなく段の数を減少できる
場合には乗算を加速することができる。
必要な時間は、「段の数」に各段の遅延を乗じた和とな
る。各段の遅延を増加することなく段の数を減少できる
場合には乗算を加速することができる。
【０００４】慣例的に、部分和を形成するのに「ウォレ
スツリー(Wallace-tree)全桁上げセーブ加算器（ＣＳ
Ａ）」が使用される。図１に示したように、各全ＣＳＡ
１００は、３ビットの入力（Ａ、Ｂ、Ｃ）１０１−１０
３を取り上げ、そしてＳ（和）ビット１０４及びＣ（桁
上げ）ビット１０５を出力として発生する。Ｓビット１
０４は、ＸＯＲゲート１１０により発生され、そしてＣ
ビット１０５は、３つのＡＮＤゲート１２０及びＯＲゲ
ート１３０により発生される。桁上げビットは、次のカ
ラムへ伝播することができる。
スツリー(Wallace-tree)全桁上げセーブ加算器（ＣＳ
Ａ）」が使用される。図１に示したように、各全ＣＳＡ
１００は、３ビットの入力（Ａ、Ｂ、Ｃ）１０１−１０
３を取り上げ、そしてＳ（和）ビット１０４及びＣ（桁
上げ）ビット１０５を出力として発生する。Ｓビット１
０４は、ＸＯＲゲート１１０により発生され、そしてＣ
ビット１０５は、３つのＡＮＤゲート１２０及びＯＲゲ
ート１３０により発生される。桁上げビットは、次のカ
ラムへ伝播することができる。
【０００５】
【発明の構成】本発明は、その広い形態において、２進
ビットのカラムを加算するための請求項１に記載の装
置、及び請求項４に記載のその方法に係る。２進ビット
の複数のカラムを加算して複数の部分和及び桁上げビッ
トを形成するための装置について以下に説明する。特定
のカラムのビットは、大きさの桁が同じであり、そして
異なるカラムのビットは、大きさの桁が相違する。この
装置は、１つ以上の半及び全加算器を備えている。各全
加算器は、入力として３ビットを受け取り、第１の和の
ビット及び第１の桁上げビットを出力として発生する。
各半加算器は、入力として２ビットを受け取り、第２の
和のビット及び第２の桁上げビットを出力として発生す
る。
ビットのカラムを加算するための請求項１に記載の装
置、及び請求項４に記載のその方法に係る。２進ビット
の複数のカラムを加算して複数の部分和及び桁上げビッ
トを形成するための装置について以下に説明する。特定
のカラムのビットは、大きさの桁が同じであり、そして
異なるカラムのビットは、大きさの桁が相違する。この
装置は、１つ以上の半及び全加算器を備えている。各全
加算器は、入力として３ビットを受け取り、第１の和の
ビット及び第１の桁上げビットを出力として発生する。
各半加算器は、入力として２ビットを受け取り、第２の
和のビット及び第２の桁上げビットを出力として発生す
る。
【０００６】全及び半加算器は、複数の相互接続カラム
加算器として構成される。各カラム加算器は、少なくと
も１つのカラムの入力のビットを加算し、そして部分和
及び桁上げビットを発生する。各カラムは、複数の段を
含む。導体は、全及び半加算器を各カラム加算器の段と
して同じカラム加算器の他の段に相互接続すると共に、
他のカラム加算器の段に相互接続する。各半加算器は、
好ましくは、２ビットの入力を受け取って第２の桁上げ
ビットを発生するＸＯＲゲートと、２ビットの入力を受
け取って第２の和ビットを発生するＡＮＤゲートとを含
む。本発明の効果として、ウォレスツリー乗算器の半加
算器は、手前のカラムから到来する桁上げビットと同数
の出て行く桁上げビットを次のカラムへ発生し、乗算器
における段の数を減少できることである。
加算器として構成される。各カラム加算器は、少なくと
も１つのカラムの入力のビットを加算し、そして部分和
及び桁上げビットを発生する。各カラムは、複数の段を
含む。導体は、全及び半加算器を各カラム加算器の段と
して同じカラム加算器の他の段に相互接続すると共に、
他のカラム加算器の段に相互接続する。各半加算器は、
好ましくは、２ビットの入力を受け取って第２の桁上げ
ビットを発生するＸＯＲゲートと、２ビットの入力を受
け取って第２の和ビットを発生するＡＮＤゲートとを含
む。本発明の効果として、ウォレスツリー乗算器の半加
算器は、手前のカラムから到来する桁上げビットと同数
の出て行く桁上げビットを次のカラムへ発生し、乗算器
における段の数を減少できることである。
【０００７】
【発明の実施の形態】以下、添付図面を参照し、本発明
の好ましい実施形態を詳細に説明する。図２に示すよう
に、「ｍ」及び「ｎ」がどちらも６である場合には、
「ｍ」ビット被乗数２１０による「ｎ」ビット乗数２２
０の並列乗算は、「ｍ＋ｎ−１」カラム（列）２３１−
２４１の部分積ビットを生じる。各ロー（行）は、手前
のローから１ビットだけオフセットされる。カラム２３
１−２４１の各々において減少されるべきビットの数
は、左から右へ、各々１、２、３、４、５、６、５、
４、３、２及び１である。全加算器により形成されたウ
ォレスツリー乗算器は、３つの入力を２つの出力に減少
し、加算器ツリー回路の各段において約１．５の係数で
部分積を減少することができる。
の好ましい実施形態を詳細に説明する。図２に示すよう
に、「ｍ」及び「ｎ」がどちらも６である場合には、
「ｍ」ビット被乗数２１０による「ｎ」ビット乗数２２
０の並列乗算は、「ｍ＋ｎ−１」カラム（列）２３１−
２４１の部分積ビットを生じる。各ロー（行）は、手前
のローから１ビットだけオフセットされる。カラム２３
１−２４１の各々において減少されるべきビットの数
は、左から右へ、各々１、２、３、４、５、６、５、
４、３、２及び１である。全加算器により形成されたウ
ォレスツリー乗算器は、３つの入力を２つの出力に減少
し、加算器ツリー回路の各段において約１．５の係数で
部分積を減少することができる。
【０００８】テーブルＡは、各段が全加算器で構成され
た慣例的なウォレスツリー乗算器により和及び桁上げビ
ットに減少することのできる入力ビットの最大数を示し
ている。このテーブルは、隣接カラムにおけるビットの
数が同じであると仮定し、従って、手前のカラムから特
定のカラムへ到来する桁上げビットは、特定のカラムか
ら次のカラムへ出て行く桁上げビットと個数及び位置が
同じである。テーブルＡ 段 １ ２ ３ ４ ５ ６ ７ ビット ３ ４ ６ ９ 13 19 23
た慣例的なウォレスツリー乗算器により和及び桁上げビ
ットに減少することのできる入力ビットの最大数を示し
ている。このテーブルは、隣接カラムにおけるビットの
数が同じであると仮定し、従って、手前のカラムから特
定のカラムへ到来する桁上げビットは、特定のカラムか
ら次のカラムへ出て行く桁上げビットと個数及び位置が
同じである。テーブルＡ 段 １ ２ ３ ４ ５ ６ ７ ビット ３ ４ ６ ９ 13 19 23
【０００９】例えば、全てのカラムに減少すべき入力ビ
ットが５つある場合には、全加算器で構成された従来の
乗算器ツリーは、３つの段を必要とする。第１の段は５
つのビットを４つに減少し、そして第２の段は４つのビ
ットを３つに減少する。第３の段は、桁上げ伝播加算器
への入力として和及び桁上げビットを発生する。
ットが５つある場合には、全加算器で構成された従来の
乗算器ツリーは、３つの段を必要とする。第１の段は５
つのビットを４つに減少し、そして第２の段は４つのビ
ットを３つに減少する。第３の段は、桁上げ伝播加算器
への入力として和及び桁上げビットを発生する。
【００１０】各段がビットの数を減少するときに、桁上
げビットが発生されて、次の上位カラム、即ち次の左に
隣接するカラムへ伝播される。全加算器のウォレスツリ
ー乗算器は、カラムに入る桁上げビットの個数及び位置
が、カラムから出る桁上げビットに厳密に対応するよう
な乗算に有用である。しかしながら、これは、「ｎ」ｘ
「ｍ」ビット乗算器の中央のカラムにおいて「ｎ」が
「ｍ」に等しくない場合にのみ生じる。
げビットが発生されて、次の上位カラム、即ち次の左に
隣接するカラムへ伝播される。全加算器のウォレスツリ
ー乗算器は、カラムに入る桁上げビットの個数及び位置
が、カラムから出る桁上げビットに厳密に対応するよう
な乗算に有用である。しかしながら、これは、「ｎ」ｘ
「ｍ」ビット乗算器の中央のカラムにおいて「ｎ」が
「ｍ」に等しくない場合にのみ生じる。
【００１１】一般にそしてほとんどの通常の状態におい
て、「ｎ」が「ｍ」に等しい場合には、加算されるべき
ビットの数が全てのカラムにおいて同じではない。この
場合に、到来する桁上げビットの位置（段）及び個数
は、出て行く桁上げビットと同じである。図３に示すケ
ースでは、カラムは、２つの追加ビット、例えば、現在
段において全加算器に送り込まれないビットを有する。
例えば、５つのビット３０１−３０５を減少する必要が
ある場合に、第１の段３３１に入ることができるのは３
つのビット３０３−３０５だけである。というのは、５
を３で除算すると、残余が２となるからである。通常、
追加ビット（ビット３０１及び３０２）は、公知のツリ
ーの次の段（３３２）へ直接送られる。図３（及び図
５）において、桁上げビット３０７−３０６のアップ及
びダウン方向は、各々、手前のカラムから到来するビッ
ト及び次のカラムへ出て行くビットを指示する。
て、「ｎ」が「ｍ」に等しい場合には、加算されるべき
ビットの数が全てのカラムにおいて同じではない。この
場合に、到来する桁上げビットの位置（段）及び個数
は、出て行く桁上げビットと同じである。図３に示すケ
ースでは、カラムは、２つの追加ビット、例えば、現在
段において全加算器に送り込まれないビットを有する。
例えば、５つのビット３０１−３０５を減少する必要が
ある場合に、第１の段３３１に入ることができるのは３
つのビット３０３−３０５だけである。というのは、５
を３で除算すると、残余が２となるからである。通常、
追加ビット（ビット３０１及び３０２）は、公知のツリ
ーの次の段（３３２）へ直接送られる。図３（及び図
５）において、桁上げビット３０７−３０６のアップ及
びダウン方向は、各々、手前のカラムから到来するビッ
ト及び次のカラムへ出て行くビットを指示する。
【００１２】次の下位カラム、例えば次の右に隣接する
カラムがより多くのビットを有する場合には、あるカラ
ムに到来する桁上げビットの数は、そのカラムからより
上位のカラムへ出て行くビットの数を越える。これは、
全加算器のビット減少があっても、初期ビットカウント
が与えられると、残りの段の予想される数だけ減少でき
る以上のビットを生じることになる。
カラムがより多くのビットを有する場合には、あるカラ
ムに到来する桁上げビットの数は、そのカラムからより
上位のカラムへ出て行くビットの数を越える。これは、
全加算器のビット減少があっても、初期ビットカウント
が与えられると、残りの段の予想される数だけ減少でき
る以上のビットを生じることになる。
【００１３】それ故、第２の段へ送り込まれるビットの
正味個数は、依然として５ビットである。第１の段には
２つの全加算器を使用することができない。というの
は、手前のカラムから到来する桁上げビットが１段だけ
遅延され、従って、ウォレスツリー乗算器の次の段でし
か処理できないからである。従って、予想されるように
５ビットを４に減少するのではなく、図３に示すよう
に、第１の段３３１では全く減少が生じない。全加算器
以外のものが使用されない場合には、和及び桁上げビッ
ト３１１−３１２を形成するその後の段３３２−３３４
までビット減少は生じない。
正味個数は、依然として５ビットである。第１の段には
２つの全加算器を使用することができない。というの
は、手前のカラムから到来する桁上げビットが１段だけ
遅延され、従って、ウォレスツリー乗算器の次の段でし
か処理できないからである。従って、予想されるように
５ビットを４に減少するのではなく、図３に示すよう
に、第１の段３３１では全く減少が生じない。全加算器
以外のものが使用されない場合には、和及び桁上げビッ
ト３１１−３１２を形成するその後の段３３２−３３４
までビット減少は生じない。
【００１４】本発明の好ましい実施形態では、ウォレス
ツリー乗算器の段数を、半加算器の使用により減少でき
る。図４は、２つの入力（Ａ及びＢ）４０１−４０２を
受け取って、和（Ｓ）ビット４０３及び桁上げビット４
０４を出力として発生するための半加算器４００を示
す。和ビット４０３は、ＸＯＲゲート４１０により導出
され、そして桁上げビット４０４は、ＡＮＤゲート４２
０の出力である。半加算器においては、和及び桁上げ
は、決して同時にアサート状態（真即ち論理１）になら
ない。
ツリー乗算器の段数を、半加算器の使用により減少でき
る。図４は、２つの入力（Ａ及びＢ）４０１−４０２を
受け取って、和（Ｓ）ビット４０３及び桁上げビット４
０４を出力として発生するための半加算器４００を示
す。和ビット４０３は、ＸＯＲゲート４１０により導出
され、そして桁上げビット４０４は、ＡＮＤゲート４２
０の出力である。半加算器においては、和及び桁上げ
は、決して同時にアサート状態（真即ち論理１）になら
ない。
【００１５】半加算器は、通常は、ウォレスツリー乗算
器として有用とは考えられない。というのは、半加算器
は、和及び桁上げビットを発生するのに２つのビットを
必要とするからである。半加算器では、ビットの数の減
少はなく、カラムからカラムへのビットの「側方」移動
があるだけである。しかしながら、図３の部分積減少ツ
リーを図５に示すように半加算器で構成した場合には、
段の数を１だけ減少することができる。明らかに、これ
は、少数の回路ゲートを用いて、より高速のウォレスツ
リー乗算器を形成する。
器として有用とは考えられない。というのは、半加算器
は、和及び桁上げビットを発生するのに２つのビットを
必要とするからである。半加算器では、ビットの数の減
少はなく、カラムからカラムへのビットの「側方」移動
があるだけである。しかしながら、図３の部分積減少ツ
リーを図５に示すように半加算器で構成した場合には、
段の数を１だけ減少することができる。明らかに、これ
は、少数の回路ゲートを用いて、より高速のウォレスツ
リー乗算器を形成する。
【００１６】ツリー５００は、第１段５３１の半加算器
４００へ送り込まれる２つのビット５０１−５０２を有
する。他の３つのビット５０３−５０５は、全加算器１
００へ送り込まれる。第１段５３１は、５つのビットを
４つに減少し、そして第２段５３２は、ビット数を３に
減少する。最後の段は、和及び桁上げビット５１１−５
１２を発生する。従って、論理ゲートの１つ少ない段
は、回路の個数と、段から段へのゲート遅延を減少する
のに使用される。一般に、ウォレスツリー乗算器の半加
算器は、減少されるカラムが２つの残余ビットを有し
（カラムにおけるビット数を３で除算した後に）そして
右の（下位の）カラムがその減少されるカラムより多数
のビットを有する場合は、より少数の段とすることがで
きる。
４００へ送り込まれる２つのビット５０１−５０２を有
する。他の３つのビット５０３−５０５は、全加算器１
００へ送り込まれる。第１段５３１は、５つのビットを
４つに減少し、そして第２段５３２は、ビット数を３に
減少する。最後の段は、和及び桁上げビット５１１−５
１２を発生する。従って、論理ゲートの１つ少ない段
は、回路の個数と、段から段へのゲート遅延を減少する
のに使用される。一般に、ウォレスツリー乗算器の半加
算器は、減少されるカラムが２つの残余ビットを有し
（カラムにおけるビット数を３で除算した後に）そして
右の（下位の）カラムがその減少されるカラムより多数
のビットを有する場合は、より少数の段とすることがで
きる。
【００１７】又、半加算器は、いずれか１つのカラムが
他のカラムよりも多数のビットを有する場合にも使用で
きる。２０ｘ２０ビット乗算器の場合を考える。この場
合、中央の５つのカラムは、減少すべき１８、１９、２
０、１９及び１８のビットを有する。これは、中央のカ
ラムの２０ビットが６個の全加算器に送られそして２つ
の残余ビットが次の段の全加算器へ送られるような少な
くとも７段のウォレスツリーを必要とする。しかしなが
ら、２つの残余ビットが半加算器へ直接送られる場合に
は、次の段が中央のカラムに減少すべき１２、１４、１
３、１３及び１１のビットを有する。
他のカラムよりも多数のビットを有する場合にも使用で
きる。２０ｘ２０ビット乗算器の場合を考える。この場
合、中央の５つのカラムは、減少すべき１８、１９、２
０、１９及び１８のビットを有する。これは、中央のカ
ラムの２０ビットが６個の全加算器に送られそして２つ
の残余ビットが次の段の全加算器へ送られるような少な
くとも７段のウォレスツリーを必要とする。しかしなが
ら、２つの残余ビットが半加算器へ直接送られる場合に
は、次の段が中央のカラムに減少すべき１２、１４、１
３、１３及び１１のビットを有する。
【００１８】テーブルＡから、１４のビットは、全加算
器ツリーの６つの段を必要とする。しかし、１４ビット
のうちの１２を４つの全加算器に送りそして残りの２ビ
ットを次の段へ通すのではなく、残りのビットを、ここ
に開示したように、半加算器へ送信し、９、９、９、８
及び８ビットの中央分布を形成することができる。中央
のカラムの最大ビット数は、ここでは９であるから、９
つのビットは３つの段において２ビットに減少すること
ができ、全加算器のみで構成された乗算器ツリーよりも
１つ少ない全部で６つの段となる。
器ツリーの６つの段を必要とする。しかし、１４ビット
のうちの１２を４つの全加算器に送りそして残りの２ビ
ットを次の段へ通すのではなく、残りのビットを、ここ
に開示したように、半加算器へ送信し、９、９、９、８
及び８ビットの中央分布を形成することができる。中央
のカラムの最大ビット数は、ここでは９であるから、９
つのビットは３つの段において２ビットに減少すること
ができ、全加算器のみで構成された乗算器ツリーよりも
１つ少ない全部で６つの段となる。
【００１９】又、半加算器のウォレスツリー乗算器は、
カラムにおいて非均一なビット分布を生じることのある
コンパウンド計算にも使用できる。例えば、累積合計を
発生する乗算は、一般的に、計算（ＡｘＢ）＋Ｃを遂行
し、但し、Ｃは、加算される連続合計である。半加算器
に対する他の用途は、バウ−ウーリ(Baugh-Wooley)符号
乗算器や、グラフィックジェネレータに使用されるコン
パウンド混合乗算器を含む。この後者の場合には、計算
が一般的に次の式となる。 Ａ（α）＋Ｂ（１−α） 但し、αは、「混合(blending)」係数である。この計算
は、必要な段数を減少するために半加算器を用いて実行
することができる。
カラムにおいて非均一なビット分布を生じることのある
コンパウンド計算にも使用できる。例えば、累積合計を
発生する乗算は、一般的に、計算（ＡｘＢ）＋Ｃを遂行
し、但し、Ｃは、加算される連続合計である。半加算器
に対する他の用途は、バウ−ウーリ(Baugh-Wooley)符号
乗算器や、グラフィックジェネレータに使用されるコン
パウンド混合乗算器を含む。この後者の場合には、計算
が一般的に次の式となる。 Ａ（α）＋Ｂ（１−α） 但し、αは、「混合(blending)」係数である。この計算
は、必要な段数を減少するために半加算器を用いて実行
することができる。
【００２０】以上、本発明の特定の実施形態を詳細に説
明した。しかしながら、上記実施形態に種々の変更や修
正を行っても、全ての又は幾つかの効果を達成できるこ
とが明らかであろう。それ故、本発明の範囲内に含まれ
るこのような変更や修正は、全て、特許請求の範囲内に
包含されるものとする。
明した。しかしながら、上記実施形態に種々の変更や修
正を行っても、全ての又は幾つかの効果を達成できるこ
とが明らかであろう。それ故、本発明の範囲内に含まれ
るこのような変更や修正は、全て、特許請求の範囲内に
包含されるものとする。
【図１】公知の全桁上げセーブ加算器の回路図である。
【図２】乗算を示すビットアレーを示す図である。
【図３】公知の乗算器ツリーとして接続された全加算器
の回路図である。
の回路図である。
【図４】半加算器の回路図である。
【図５】本発明の好ましい実施形態によるツリー乗算器
として接続された全及び半加算器の回路図である。
として接続された全及び半加算器の回路図である。
【図６】図５の回路図に適用できるビットアレーを示す
図である。
図である。
１００ 全加算器 ４００ 半加算器 ４１０ ＸＯＲゲート ４２０ ＡＮＤゲート ５００ ツリー ５３１、５３２、５３３ 段
Claims (5)
- 【請求項１】 ２進ビットの複数のカラムを加算して複
数の部分和及び桁上げビットを発生する装置であって、
特定のカラムのビットは、大きさの桁が同じであり、そ
して異なるカラムのビットは、大きさの桁が相違するよ
うな装置において、 ３つのビットを第１入力として受け取って、第１の和の
ビット及び第１の桁上げビットを出力として発生するた
めの１つの全加算器と、 ２つのビットを第２入力として受け取って、第２の和の
ビット及び第２の桁上げビットを出力として発生するた
めの１つの半加算器とを備え、該半加算器及び上記全加
算器は、複数の相互接続カラム加算器として構成され、
各カラム加算器は、少なくとも１つのカラムの入力のビ
ットを加算しそして部分和及び桁上げビットを発生し、
各カラム加算器は、複数の段を有し、そして各カラム加
算器の段を、同じカラム加算器の他の段及び他のカラム
加算器の段と相互接続するための複数の導体を備えたこ
とを特徴とする装置。 - 【請求項２】 上記半加算器は、更に、 第２入力の２つのビットを受け取って、第２の桁上げビ
ットを発生するＸＯＲゲートと、 第２入力の２つのビットを受け取って、第２の和ビット
を発生するＡＮＤゲートとを備えた請求項１に記載の装
置。 - 【請求項３】 特定の段は、手前の隣接カラムから到来
する桁上げビットと同数の出て行く桁上げビットを次に
隣接するカラムへ発生するための半加算器を含む請求項
１に記載の装置。 - 【請求項４】 ２進ビットの複数のカラムを加算して複
数の部分和及び桁上げビットを発生する方法であって、
特定のカラムのビットは、大きさの桁が同じであり、そ
して異なるカラムのビットは、大きさの桁が相違するよ
うな方法において、 １つの全加算器を用いて３つのビットを第１入力として
受け取って、第１の和ビット及び第１の桁上げビットを
出力として発生し、 １つの半加算器を通して２つのビットを第２入力として
受け取って、第２の和ビット及び第２の桁上げビットを
出力として発生し、上記半及び全加算器は、複数の相互
接続カラム加算器として構成され、各カラム加算器は、
少なくとも１つのカラムの入力のビットを加算しそして
部分和及び桁上げビットを発生し、各カラム加算器は、
複数の段を有し、そして複数の導体を使用して、各カラ
ム加算器の段を同じカラム加算器の他の段及び他のカラ
ム加算器の段と相互接続する、という段階を備えたこと
を特徴とする方法。 - 【請求項５】 上記半加算器のＸＯＲゲートにより第２
入力の２つのビットを受け取って第２の桁上げビットを
発生し、そしてＡＮＤゲートを通して第２入力の２つの
ビットを受け取って第２の和ビットを発生する、という
段階を備えた請求項４に記載の方法。
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