JP2594428B2

JP2594428B2 - キヤリー伝播遅延を短縮する方法および装置

Info

Publication number: JP2594428B2
Application number: JP62005166A
Authority: JP
Inventors: サン・ヴオ; パトリツク・ピイ・ジエルシンガー
Original assignee: インテル・コ−ポレ−シヨン
Priority date: 1986-01-21
Filing date: 1987-01-14
Publication date: 1997-03-26
Anticipated expiration: 2012-03-26
Also published as: GB8624162D0; DE3700991C2; US4737926A; CN1003678B; KR940008613B1; KR870007460A; DE3700991A1; CN87100346A; SG34590G; HK57290A; JPS62172429A; GB2185605B; GB2185605A

Description

【発明の詳細な説明】〔利用分野〕本発明は、デイジタル・アダーの分野、さらに詳細に
は加算器におけるキヤリー先見装置に関する。

〔従来技術およびその問題点〕

コンピユータまたはマイクロプロセツサの中枢は、演
算論理装置（ALU）である。ALUの主な機能の１つは、デ
イジタル数の加算である。ALUにおける加算回路は、２
つの数を合わせて、和を発生する手段を提供する。

代表的な半加算器は、２つの数を加算し、キヤリー
（桁上げ）と和とを生じる。全加算器は入来のキヤリー
を受けるとともにそのキヤリー入力も加算し、そして和
とキヤリー出力とを発生する。キヤリー出力は、次の上
位桁ビツトへのキヤリー入力として働く。各全加算器を
順次結合することにより、完全な加算器となり、この加
算器の大きさは、カスケード結合された段数によつて決
まる。しかし、簡単なリツプル加算器においては、当該
の段における加算を行なう前に、前の段でのキヤリーの
発生を必要とするため、その処理時間は遅くなる。

この問題を解決するため、ルツクアヘツド回路すなわ
ち先見回路が開発された。代表的な先見回路は、加算さ
れるべき所定数のビツトを調べ、そしてこれらビツトを
加算して和を出す前にキヤリー出力を発生する。したが
つて、代表的な従来回路は、一対の４ビツトを結合して
一段にし、その段における和を発生する前に、次の段へ
キヤリー出力を供給する。先見回路は、全てのビツト位
置を通してのリツプリングの必要を低減し、それにより
処理時間を低減している。しかし、このような先見回路
は、一段におけるビツト数が増加すると、かなりな大き
さになつてしまう。したがつて、従来の装置は一段当り
４つのビツトの数に制限されている。

〔発明の概要〕

本発明は、キヤリーの伝播の最適化のため、キヤリー
先見のグループ化を不規則に行つてこれらを組み合わせ
る手法を提供する。中央部ではより多いビツトをグルー
プ化し、両端部ではより少ないビツトをグループ化する
ことにより、より速いキヤリー伝播を達成することがで
きる。多ビツトのプロセツサ、たとえば今日の32ビツト
・プロセツサを使用する場合、ALUにおけるキヤリー伝
播遅延は、処理速度の制限要因となつている。本発明
は、このようなキヤリー伝播遅延を低減することを目ざ
している。

本発明は、先見回路のため、ビツトを不規則グループ
化して組み合わせる方法に関する。中央の諸段では多く
のビツトのグループ化、両端の段では少ないビツトのグ
ループ化をすることにより、従来技術のグループ化より
も速いキヤリー伝播を達成することができる。すなわ
ち、32ビツト・プロセツサにおいては、従来技術のグル
ープ化よりも、処理時間は25％も改善できる。本発明
は、32ビツトのグループ化に関して示されているが、他
の組合せにも適用し得る。また、本発明は、普通の加算
回路に適用し得、必ずしもALU回路に限定されない。

本発明の目的は、キヤリー先見加算器におけるビツト
の最適なグループ化を行なうことである。

本発明の他の目的は、プロセツサにおけるALUの処理
時間を短縮することである。

〔実施例〕

以下本発明の実施例を説明するにあたり、そのより良
き理解のために、先ず従来技術を詳細に説明する。

キヤリー・グループ化先見回路の本発明について説明
する前に、本発明の基盤となつている従来技術について
先ず説明する。本発明は、デマルチプレツクス32ビツト
・バスを用いている32ビツト・プロセツサの速度を増す
必要性から生じたものである。初期のキヤリー先見グル
ープ化は、TTL技術の結果である、通常４ビツトの均一
グループを使用していた。特に、現在の半導体パツケー
ジングに適している本発明は、処理速度を著しく低減し
ている。

従来例第１図は、従来のリツプル・キヤリー加算器を示して
いる。完全な32ビツト加算器は、キヤリー入力（C_IN）1
1とともに２つの32ビツト数ＡおよびＢを加算し、和お
よびキヤリー出力（C_OUT）12を発生する。ビツト・ゼロ
・アダー段10は、ビツトA₀13,B₀14およびキヤリー入力1
1を受け、和S₀15のビツト・ゼロと、次のビツト・アダ
ー段17へのキヤリーC₁16を発生する。アダー段17は、次
のビツト（A₁,B₁）18,19に対して同じシーケンスの動作
を行ない、S₁20およびC₂21を発生する。このシーケンス
は32回繰返され、C_OUT（C₃₂）12が発生される。各段が
動作を行なうのにｔ時間かかるとすると、従来の32ビツ
ト・リツプル方法は32t時間後キヤリー出力12を発生す
る。

第２図は、先見方法を用いた従来の32ビツト・加算器
を示している。第２図では、各ビツト段（各アダー・セ
ル）22は、PG（伝播／ジエネレート）回路23を内蔵して
いる。各PG回路23は、次の真理値表にしたがつて、伝播
信号（Pn）24とジエネレート信号（Gn）25とを発生す
る。

Gn＝AnBn （式１） Pn＝AnBn （式２）和26は、 Sn＝AnBnCn （式３）なお、Pn＝１の時、キヤリー入力は、Gnの値に関係な
くキヤリー出力に伝播される。Pn＝０の時、Gnの値はキ
ヤリー入力の値に関係なくキヤリー出力を決定する。伝
播信号24とジエネレート信号25は従来技術において周知
であり、これら２つの信号を供給するのに、多くの回路
が選択されてきた。

先見回路30は、ビツト０〜ビツト３の段30,31,32,33
からの伝播信号24およびジエネレート信号25と、キヤリ
ー入力（C₀）34とを受ける。回路30は、次の真理値表に
したがつて、それ自身のグループＰ信号（Pg）およびグ
ループＧ信号（Gg）を内部で発生する。

Gg＝G₃＋P₃G₂＋P₃P₂G₁＋P₃P₂P₁G₀ （式４） Pg＝P₃P₂P₁P₀ （式５）回路30は、その後、段33のキヤリー出力C₄に等しい出
力35を発生する。そのC₄は次式により定まる。

Cn＝G_n-1＋P_n-1G_n-2＋P_n-1P_n-2G_n-3＋…… ＋P_n-1P_n-2……P₀C₀ （式６）そして、 C₄＝G₃＋P₃G₂＋P₃P₂G₁＋P₃P₂P₁G₀ ＋P₃P₂P₁P₀C₀ （式７）これは次の式に等しい。

C₄＝Gg＋PgC₀ （式８）先見回路30を用いることにより、１つのブロツクに関
するキヤリー出力値は、和の値がそのブロツク（段30〜
33）に関して計算されるのと同時に計算される。

第３図は、先見ブロツク40につき４ビツトのグループ
化を示している。32ビツト加算器においては、キヤリー
出力41を発生するのに、８つのブロツクを必要とする。
各ブロツク40は、キヤリー42を次の上位桁のブロツクに
リツプリングで送る。先見ブロツク40はビツト段におけ
る加算操作と同時にキヤリー決定を行なうので、キヤリ
ー出力41は第１図のリツプル構造よりもはるかに速く発
生される。また、各ブロツク40は並行処理できるので、
制限要因は、キヤリー先見回路をキヤリーが伝播するの
に要する時間によつて決まる。

第４図は、先見ブロツク40の詳細な動作を示してい
る。各ブロツク40は、第３図に示されているのと同時に
４ビツト・グループ化である。各ブロツクからのキヤリ
ー42は、内部で発生された値（Gg）45または伝播値（P
g）46により決定される。そして、C_OUT＝Gg＋PgC_iであ
る。各ビットに対応するビット・アダー（ビット・セ
ル）44は、４つで１つのセルグループにグループ化され
て、各先見回路に対応させられている。キャリーの最長
リップル作用は、キャリー入力Co47が、８つの先見ブロ
ック40を伝播しなければならない場合（８つの先見ブロ
ック40のPgがすべて１である場合）に生じる。一方、あ
るブロックのグループＰ信号（Pg）がゼロとなる場合、
そのブロック中の何れかのビット位置でキャリー伝播信
号Ｐがゼロであり（式５を参照）、そのビット位置でキ
ャリー伝播の連鎖が途切れる。

C₀47＝１で、且つC₃₂＝１である場合、キャリー入力C
₀47がすべての先見ブロック40に伝播するものとすれ
ば、伝搬経路は８つの先見ブロックにわたって連続した
ものとなる。各先見ブロックでの遅延がＬ期間であると
すると、全伝播遅延はｔ＝8Lとなる。

あるビット位置でキャリー伝播信号Ｐがゼロである
と、そのビット位置でキャリー伝播の連鎖が途切れるか
ら、その途切れたビットを境界にして上位桁側と下位桁
側とのそれぞれにおいて、キャリー伝播を並列的に行わ
せることができる。第４図では、キャリー伝播が出力ビ
ット段「１」から始まり、出力ビット段「30」まで行わ
れなければならないときに最悪のケースとなる。この最
悪のケースのキヤリー伝播路は、矢印48で示されてい
る。段０および31はキヤリーを伝播しないので（P₀＝P
₃₁＝０）、キヤリーはビツト1,2,3,28,29,30に関するビ
ツト・アダーにおいてリツプルしなければならない。ま
た、キヤリーは先見ブロツク２〜７（６ブロツク）に伝
播しなければならない。したがつて、キヤリーを伝播す
るための各ビツト・アダーに関する遅延がＢ期間である
とすると、全伝播遅延は、Ｔ＝3B＋6L＋3Bである。

Ｂ＝Ｌであるならば、Ｔ＝12Bとなる。

４ビツト以上の先見回路は可能ではあるが、論理回路
は、式（６）に示すように複雑になつてしまう。また、
集積回路構成の初期の段階においては、TTLパツケージ
は、パツケージ当り４ビツト・アダーを有している傾向
があつた。したがつて、単一パツケージにおける４ビツ
ト先見回路は、４ビツト・アダーを補うよう選択されて
いた。この傾向は現在もまだ続いている。

本発明の実施例本発明は、単一の半導体チツプに内蔵された、より速
い32ビツト・マイクロプロセツサを開発する必要から生
じたものである。高密度で単一のパツケージングのた
め、ビツト・グループの実際のビツト数は、グループ当
りのビツト数が多数だと複雑な回路になるということを
除いては、パツケージングに関して重要ではなかつた。
なお、このような複雑な回路になると、先見回路の目的
を損なつてしまう。

第５図は、本発明の作用を示している。32ビツトの全
加算器60は、カスケード・リツプル形12、最下位ビツト
（LSB）アダーであるビツト・ゼロ・アダー50と、最上
位ビツト（MSB）アダーであるビツト31アダー65ととも
に配置されている。32ビツト・アダー60の各ビツト・ア
ダー61は、前のビツト・アダーからのキヤリー入力の
他、２つのビツトを受け、次のビツト・アダー（図示せ
ず）へキヤリー出力を発生する。LSBアダー50はキヤリ
ー入力64を受け、かつMSBアダー65はキヤリー出力66を
発生する。各ビツト・アダー61もまた、各先見キヤリー
発生ブロツク67へのＰおよびＬライン（図示せず）を有
するPG回路を含んでいる。各先見ブロツク67は、前のブ
ロツクからのキヤリー入力を受けかつ次のブロツクへキ
ヤリー出力を発生するようにカスケード形に配置されて
いる。第１ブロツク52はキヤリー入力64を受け、かつ最
後のブロツク62はキヤリー出力66を発生する。

不規則グループ化は、中央部に大きなグループ、両端
部に小さいグループを含む、キヤリー先見のための８つ
のブロツクを形成している。ビツト・ゼロ・アダー50と
ビツト１アダー51は第１グループを形成し、かつキヤリ
ー先見出力は第１ブロツク52により発生される。第２ブ
ロツク55は３つのビツトから成り、１グループ当りのビ
ツト数は中央ブロツク56に至るまで増加し、その後のブ
ロツクのグループ当りのビツト数は減少する。ビツトの
各ブロツクからのキヤリー出力は、リツプル・キヤリー
出力70または先見出力71により供給され、その後、キヤ
リー入力として次のビツト・グループに入力される。当
然、先見ブロツク67からの出力が優先される。

図のビツト・シーケンスは次の通りのグループ化とな
つている３４５６５４３２最悪の場合の伝播は、位置53で開始しかつ位置54で終
了するものである。この場合、ビツト段１、先見ブロツ
ク２〜７、ビツト段29,30の経路であり、その全遅延
は、Ｔ＝2B＋6L＋1B である。（Ｂはビツト段の遅延、Ｌは先見ブロツクの遅
延）ここで、Ｌ＝Ｂであるならば、Ｔ＝9Bとなる。

この遅延は、最悪の場合の遅延12Bを有する均一グル
ープよりも25％も改善されている。すなわち、従来の均
一ビツト・グループよりも処理時間が25％も低減される
ことになる。

ある実施例では、Ｂ遅延がＬ遅延よりも小さいので、
次のパターンが選択されている。

３４５６５５４このパターンにより、最適な伝播遅延が得られる。

本発明の実施例では32ビツト・パターンが使用されて
いるが、本発明は32ビツト以外にも適用し得る。また、
ＬおよびＢ遅延の選択にしたがつて、数多くの不規則グ
ループを使用し得る。本発明は、最適なキヤリー路遅延
をもたらすため、不規則先見グループ化を使用してい
る。さらに、本発明は、他の加算回路においても使用す
ることができ、ALUの加算回路だけに限定されない。

以上のように、本発明は、キヤリー先見回路に関する
アダービツトを不規則にグループ化する方法を提供して
いる。

【図面の簡単な説明】

第１図は従来のリツプル・キヤリー加算器の概要図、第
２図は従来のキヤリー先見加算器の概要図、第３図は各
キヤリー先見回路に対し４ビツトにグループ化する従来
例を示す図、第４図はキヤリー先見加算器の機能を示し
た従来技術を示す図、第５図は本発明の不規則グループ
化を示す説明図である。 11……キヤリー入力、12……キヤリー出力、Ｓ……和、
22……ビツト段、23……PG回路、24……伝播信号、25…
…ジエネレート信号、30……先見回路、40……先見ブロ
ツク、41……キヤリー出力、42……キヤリー。

フロントページの続き (56)参考文献特開昭50−68036（ＪＰ，Ａ) 特開昭60−55438（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】複数のアダー・セルを直列に配置して２つ
の数を加算する過程であって、各アダー・セルが、前記
２つの数について対応するビットを受けるとともに、キ
ャリー入力ビットを受け、和出力ビット及びキャリー出
力ビットを出力し、さらに、キャリー伝播信号及びジェ
ネレート信号をキャリー先見回路に供給するものであ
る、複数のアダー・セルを直列に配置して２つの数を加
算する過程と；上記アダー・セルをグループ化して各グループ毎にキャ
リー先見出力を発生する過程であって、グループ当りの
アダー・セルの数を異ならせ、中央に最大セル数のグル
ープが厚生され、中央から離れるに従ってだんだん小さ
いセル数のグループが構成されるようグループ化し、各
グループ毎にキャリー先見出力を発生する過程と；複数のキャリー先見回路を直列に配置して、キャリー先
見出力を伝播させる過程と；上記キャリー先見回路に上記アダー・セルの各グループ
を接続する過程とから成り、一様に又はほぼ一様にアダー・セルがグルー
プ化されている場合に比べてキャリー伝播遅延が短縮さ
れることを特徴とする、加算器におけるキャリー伝播遅
延を短縮する方法。
【請求項２】特許請求の範囲第１項記載の方法におい
て、32個のアダー・セルを最上位桁グループから最下位
桁グループへ向かって、3,4,5,6,5,4,3,2のセル数のグ
ループへのグループ化を含むことを特徴とする方法。
【請求項３】特許請求の範囲第１項記載の方法におい
て、32個のアダー・セルを最上位桁グループから最下位
桁グループへ向かって、3,4,5,6,5,5,4のセル数のグル
ープへのグループ化を含むことを特徴とする方法。
【請求項４】複数のアダー・セルを備えていて２つの数
を加算する加算器におけるキャリー発生装置であって、
各アダー・セルが、前記２つの数について対応するビッ
トを受けるとともに、キャリー入力ビットを受け、和出
力ビット及びキャリー出力ビットを出力し、さらに、キ
ャリー伝播信号及びジェネレート信号をキャリー先見回
路に供給するものである、加算器におけるキャリー発生
装置において、複数のキャリー先見回路を備え、これらのキャリー先見
回路は、異なった数の上記アダー・セルを有するセルグ
ループそれぞれに接続され、各キャリー先見回路は、対
応するセルグループのアダー・セルからのキャリー伝播
信号及びジェネレート信号を受けてキャリー先見出力を
供給し、これらのキャリー先見回路はキャリー先見出力
が伝播されるよう直列に結合されており；上記各キャリー先見回路は、対応するセルグループ内を
伝播するキャリーを決定するよう結合され；セルグループは、最大数のアダー・セルを有するものが
中央に配置され、両端に近づくにつれてアダー・セルの
数が小さくなるよう構成され；もって、加算器のキャリー伝播遅延が、一様に又はほぼ
一様にアダー・セルをグループ化した場合に比べて短縮
されることを特徴とするキャリー発生装置。
【請求項５】特許請求の範囲第４項記載の装置におい
て、キャリー先見回路は32個のアダー・セルに体してキ
ャリー伝播経路を供給することを特徴とするキャリー発
生装置。
【請求項６】特許請求の範囲第５項記載の装置におい
て、セルグループは、最上位桁グループから最下位桁グ
ループへ向かって、3,4,5,6,5,4,3,2のセル数のである
ようにアダー・セルをグループ化したことを特徴とする
キャリー発生装置。
【請求項７】特許請求の範囲第５項記載の装置におい
て、セルのグループは、最上位桁グループから最下位桁
グループへ向かって、3,4,5,6,5,5,4であるようにアダ
ー・セルをグループ化したことを特徴とするキャリー発
生装置。
【請求項８】特許請求の範囲第７項記載の装置におい
て、上記装置は半導体チップに製造されていることを特
徴とするキャリー発生装置。