JPS62172429A - キヤリ−伝播遅延を短縮する方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し利用分野〕 本発明は、ディジタル・アダーの分野、さらに詳細には
加算器におけるキャリー先見装置に関する。

〔従来技術およびその問題点］ コンピュータまたはマイクロプロセッサの中枢は、演其
論理装ｆ（ＡＬＵ）である。ＡＬＵの主な機能の１つは
、ディジタル数の加算である。ＡＬＵにおける７１Ｄ算
回路は、２つの数を合わせて、和を発生する手段を提供
する。

代表的な半加算器は、２つの数をＤｌｌ１１４．シ、キ
ャリー（桁よけ）と和とを生じる。全那算器は入来のキ
ャリーｆ：受けるとともにそのキャリー人力も７１１］
Ｊ！シ、そして和とキャリー出力とを発生する。

キャリー出力は、次の上位桁ビットへのキャリー人力と
して動く。各全７１１１　ｎ器を順次結合することによ
り、完全な７１０算器となり、この７１０３ｆ器の太き
さは、カスケード結合された段数によって決まる。

しかし、簡単なリップル加算器においては、当該の段に
おける刀口算を行なう前に、前の段でのキャリーの発生
を必要とするため、その処理時間は遅くなる。

この問題を解決するため、ルックアヘッド回路すなわち
先見回路が開発された。代表的な先見回路は、加算され
るべき所定数のビットを調べ、そしてこれらビットを刀
口算して和を出す前にキャリー出力を発生する。したが
って、代表的な従来回路は、一対の４ビツトを結合して
一段にし、その段における和を発生する前に、次の段へ
キヤＩＪ　−出力を供給する。先見回路は、全てのビッ
ト位置を通してのリップリングの必要を低減し、それに
より処理時間を低減している。しかし、このような先見
回路は、一段におけるビット数が増加すると、かなシな
大きさになってしまう。しｆｃがって、従来の装置は一
段当り４つのビットの数に制限されている。

〔発明の概要〕

本発明は、キャリーの伝播の最適化のため、キャリー先
見のグループ化を不規則に行ってこれらを組み合わせる
手法を提供する。中央部ではより多いビットをグループ
化し、両端部ではよシ少ないビットをグループ化するこ
とによシ、よシ速いキャリー伝播を達成することができ
る。多ビットのプロセッサ、たとえば今日の３２ビツト
・プロセッサを使用する場合、ＡＬＵにおけるキャリー
伝播遅延は、処理速度の制限要因となっている。

本発明は、このようなキャリー伝播遅延を低減すること
を目ざしている。

本発明は、先見回路のため、ビットを不規則グループ化
して組み合わせる方法に関する。中央の諸段では多くの
ビットのグループ化、両端の段では少ないビットのグル
ープ化をすることによシ、従来技術のグループ化よりも
速いキャリー伝播を達成することができる。すなわち、
３２ビツト・プロセッサにおいては、従来技術のグルー
プ化よりも、処理時間は２５％も改善できる。本発明は
、３２ビツトのグループ化に関して示されているが、他
の組合せにも適用し得る。また、本発明は、普通の加算
回路に適用し得、必ずしもＡＬＵ回路に限定されない。

本発明の目的は、キャリー先見７１０Ｗ器におけるビッ
トの！＆適なグループ化を行なうことである。

本発明の他の目的は、プロセッサにおけるＡＬＵの処理
時間を短縮するととでちる。

〔実施例〕

以下本発明の詳細な説明するにあたシ、そのよυ良き理
解のために、先ず従来技術を詳細に説明する。

キャリー・グループ化先見回路の本発明について説明す
る前に、本発明の基盤となっている従来技術について先
ず説明する。本発明は、デマルチプレックス３２ビツト
・バスを用いている３２ビツト・プロセッサの速度を増
す必保性から生じたものである。初期のキャリー先見グ
ループ化は、ＴＴＬ技術の結果である、通常４ビツトの
均一グループを使用していた。特に、現在の半導体パッ
ケージングに適している本発明は、処理速度を著しく低
減している。

従来例 第１図は、従来のリップル・キャリー加算器を示してい
る。完全な３２ビツト７７Ｏ算器は、キャリー人力（Ｃ
ＸＮ）１１　とともに２つの３２ビツト数ＡおよびＢを
７Ｊｏ′Ｎシ、和およびキャリー出力（ＣＯＩＪＴ　）
　１２　を発生する。ビット・ゼロ・アダ一段１０は、
ビットＡｏ　１３　、　Ｂｏ　１４およびキャリー人力
１１を受け、和Ｓｏ　１５のビット・ゼロと、次のビッ
ト−アダ一段１ＴへのキャリーＣ１１６を発生する。ア
ダ一段１７は、次のビット（Ａｔ。

Ｂ＋　）　１８　、１９に対して同じシーケンスの動作
を行ない、５１２０　およびＣ２２１を発生する。

このシーケンスは３２回繰返され、Ｃ０ＵＴ（Ｃ３２）
１２が発生される。各段が動作を行なうのにｔ時間かか
るとすると、従来０３２ピット・リップル方法は３２を
時間後キャリー出力１２を発生する。

第２図は、先見方法を用いた従来の３２ビツト・加算器
を示している。第２図では、各ビット段２２は、ＰＧ（
伝播／ジェネレート）回路２３を内蔵している。各ＰＣ
回路２３は、次の真理値表にしたがって、伝播信号２４
とジェネレート信号２５とを発生する。

Ｇｎ＝ＡｎＢｎ　　　　　　　Ｃ式１）Ｐｎ＝Ａｎ■Ｂ
ｎ　　　　　　　（式２〕和２６は、 ５ｎ＝Ａｎ■ＢｎＱ＋Ｃｎ　　　　（式３）なお、Ｐｎ
＝１　　の時、キャリー人力は、Ｇｎの僅に関係なくキ
ャリー出力に伝播される。Ｐｎ　＝０の時、ＧｎＯ値は
キャリー人力の値に関係なくキャリー出力を決定する。

伝播信号２４とジェネレート信号２５は従来技術におい
て周知であり、これら２つの信号を供給するのに、多く
の回路が選択されてきた。

先見回路３０は、ピットＯ〜ビット３０段３０．３１，
３２．３３からの伝播信号２４およびジェネレート信号
２５と、キャリー人力（Ｃｏ）３４とを受ける。回路３
０は、次の真理値表にしたがって、それ自身のグループ
ＰおよびグループＧ信号を内部で発生する。

Ｇｐ　＝　ｃ、＋ｐ３ｃ、＋　Ｐ３Ｐ２Ｇ１＋Ｐ３Ｐ、
Ｐ、Ｇ。

（式４） ＰＰ　＝　Ｐｎ　Ｐｔ　Ｐｔ　Ｐｏ　　　　　　　　　
（式５　）回路３０は、その後、段３３のキャリー出力
Ｃ４に等しい出力３５を発生する。そのＣ４は次式によ
り定まる。

Ｃｎ　”’　Ｇｎ−１”　Ｐｎ−Ｉ　Ｇｎ−２”　Ｐｎ
−ＩＰｎ−２Ｇｎ−３”・・自・　＋ＰＰ　　　　　・
・・・　ｐ、ｃ。

ｎ−Ｉ　　　ｎ−２ （式６〕 そして、 Ｃ４＝　Ｇ、　＋　ｐ、ｃ、　＋　Ｐｎ　Ｐ、Ｇ、　＋
　ｐｓｐ、　ＰＩＧ。

＋　ＰｓＰｔ　ＰＩＰｏ　Ｃｏ　　　Ｃ式７）これは次
の式に等しい。

Ｃ４＝　Ｇ９＋　Ｐ５＋　Ｃｏ　　　　　Ｃ弐８〕先見
回路３０を用いることによυ、１つのブロックに関する
キャリー出力値は、和の（１１がそのブロック（段３０
〜３３）に関して計算されるのと同時に計算される。

第３図は、先見ブロック４０につき４ビツトのグループ
化を示している。３２ピツ）７１０算器においては、キ
ャリー出力４１を発生するのに、８つのブロックを必要
とする。各ブロック４０は、キャリー４２を次の上位桁
のブロックにリップリングで送る。先見ブロック４０は
ビット段における加算操作と同時にキャリー決定を行な
うので、キャリー出力４１は第１図のリップル構造よシ
もはるかに速く発生される。また、各ブロック４０は並
行処理できるので、制限要因は、ヤヤリー先見回路をキ
ャリーが伝播するのに要する時間によって決まる。

第４図は、先見ブロック４０の詳細な動作を示している
。各ブロック４０は、第３図に示されているのと同柵に
４ビツト・グループ化である。各ブロックからのキャリ
ー４２は、内部で発生された値（ＧＰ）４５または伝播
値（Ｐ５＋）４Ｂにより決定される。そして、ＣｏｕＴ
＝ＧＰ”Ｐ９Ｃｉ　である。各ビットに関するビット・
アダー４４は、各先見回路に対して４つのグループで接
続している。

したがって、最長リップル作用は、キャリー人力Ｃｏ　
４７が８つの全ての先見ブロック４０を伝播しなければ
ならない場合に生じる。キャリー伝播（Ｐｔ）がゼロに
なった時に、キャリー伝播が終る。

Ｃ０４７＝１　で、Ｃ３２も１である時、伝播路は、（
キャリー人力Ｃｏ４７が各先見段に伝播されると仮定す
ると）８つの全先見ブロック４０で連続している。各先
見回路での遅延がＬ期間であるとすると、全伝播遅延は
ｔ＝８Ｌとなる。

実際、キャリーが出力ビツト段「０」で生じ、かつ出力
ビツト段「３０」で終了する時に最悪のケースとなる。

この最悪のケースのキャリー伝播路は、矢印４８で示さ
れている。段Ｏおよび３１はキャリーを伝播しないので
（Ｐａ　＝Ｐ：ｕ＝Ｏ）、キャリーはビット１．２，３
．２８，２９．３０に関するビット・アダーにおいてリ
ップルしなげればならない。また、キャリーは先見ブロ
ック２〜７（６ブロツク〕に伝播しなければならない。

したがって、キャリーを伝播するための各ビット・アダ
ーに関する遅延がＢ期間であるとすると、全伝播遅延は
、 Ｔ＝３Ｂ＋６Ｌ＋３Ｂである。

Ｂ＝Ｌであるならば、Ｔ＝１２Ｂとなる。

４ビツト以上の先見回路は可能ではあるが、論理回路は
、式（６）に示すように複雑になってしまう。

また、集積回路横取の初期の段階においては、ＴＴＬパ
ッケージは、パッケージ当り４ビツト・アダーを肩して
いる傾向があった。したがって、単一パッケージにおけ
る４ビツト先見回路は、４ビツトφアダーを補うよう選
択されていた。この傾向は現在もまだ続いている。

本発明は、単一の午導体チップに内蔵された、より速い
３２ピツト・マイクロプロセッサを開発する必要から生
じたものである。高密度で単一のパッケージングのため
、ビット拳グループの実際のビット数は、グループ当り
のビット数が多数だと複雑な回路になるということを除
いては、パッケージングに関して重要ではなかった。な
お、このような複雑な回路になると、先見回路の目的を
損なってしまう。

第５図は、本発明の作用を示している。３２ビットの全
加算器６０は、カスケード・リップル形１２、最下位ビ
ット（ＬＳＢ）アダーであるビット・ゼロ・アダー５０
と、最上位ビット（ＭＳＢ）アダーであるビット３１ア
ダー６５とともに配置されている。３２ピツト・アダー
６０の各ビット拳アダー６１は、前のビット・アダーか
らのキャリー人力の他、２つのビットを受け、次のビッ
ト・アダー（図示せず〕ヘキャリー出力を発生する。

ＬＳＢアダー５０はキャリー人力６４を受け、かつＭＳ
Ｂアダー６５はキャリー出力６６を発生する。各ビット
・アダー６１もまた、各先見キャリー発生ブロック６Ｔ
へのＰおよびＬライン（図示せず〕を有するＰＧ回路を
含んでいる。各先見ブロック６Ｔは、前のブロックから
のキヤリー人力ｔ−受けかつ次のブロックへキャリー出
力を発生するようにカスケード形に配置されている。第
１ブロツク５２はキャリー人力６４を受け、かつ最後の
ブロック６２はキャリー出力６６を発生する。

不規則グループ化は、中央部に大きなグループ、両端部
に小さいグループを含む、キャリー先見のための８つの
ブロックを形成している。ビット・ゼロ・アダー５０と
ビット１アダー５１は第１グループを形成し、かつキャ
リー先見出力は第１ブロツク５２により発生される。第
２ブロツク５５は３つのビットから成９．１グループ当
υのビット数は中央ブロック５６に至るまで増加し、そ
の後のブロックのグループ当シのビット数は減少する。

ビットの谷ブロックからのキャリー出力は、リップル・
キャリー出カフ０または先見量カフ１により供給され、
その後、キャリー人力として次のビット・グループに入
力される。当然、先見ブロック６７からの出力が優先さ
れる。

図のビット・シーケンスは次の通シのグループ化となっ
ている 最悪の場合の伝播は、位置５３で開始しかつ位＠５４で
終了するものである。この場合、ビット段１、先見ブロ
ック２〜７、ビット段２９．３０の経路であり、その全
遅延は、 Ｔ＝２Ｂ＋６Ｌ＋ＩＢ である。（Ｂはビット段の遅延、Ｌは先見ブロックの遅
延）ここで、Ｌ＝Ｂであるならば、Ｔ＝９Ｂとなる。

この遅延は、最悪の場合の遅延１２Ｂ　　を有する均一
グループよりも２５％も改善されている。すなわち、従
来の均一ビット・グループよりも処理時間が２５％も低
減されることになる。

ある実施例では、Ｂ遅延がＬ遅延よシも小さいので、次
のパターンが選択されている。

このパターンにより、最適な伝播遅延が得られる。

本発明の実施例では３２ビツト・パターンが使用されて
いるが、本発明は３２ビツト以外にも適用し得る。また
、ＬおよびＢ遅延の選択にしたがって、数多くの不規則
グループを使用し得る。本発明は、最適なキャリー路遅
延をもたらすため、不規則先見グループ化を使用してい
る。さらに、本発明は、他の加算回路においても使用す
ることができ、ＡＬＵ　の加算回路だけに限定されない
。

以上のように、本発明は、キャリー先見回路に関するア
ダービットを不規則にグループ化する方法を提供してい
る。

【図面の簡単な説明】

第１図は従来のリップル・キャリー加算器の概要図、第
２図は従来のキャリー先見加算器の概要図、第３図は各
キャリー先見回路に対し４ビツトにグループ化する従来
例を示す図、第４図はキャリー先見加算器の機能を示し
た従来技術を示す図、第５図は本発明の不規則グループ
化を示す説明図である。 １１・・・拳キャリー人力、１２・・命・キャリー出力
、Ｓ・・・・和、２２・・・・ビット段、２３・・・・
ＰＧ回路、２４・・・・伝播信号、２５・・・−ジェネ
レート信号、３０・・・争先見回路、４０・・会・先見
ブロック、４１・・・・キャリー出力、４２・・・拳キ
ャリー。

Claims (13)

【特許請求の範囲】
1. （１）それぞれキャリー伝播信号とキャリー・ジェネレ
   ート信号とを供給する複数のセルを直列に配置する過程
   と； 各グループに対してキャリー先見出力を発生するため、
   上記セルを、グループ当り所定数のセルにグループ化す
   る過程にして、上記グループ化過程は、異なる数のセル
   を有する少くとも２つのグループを有し、かつ中央に最
   多セルのグループを有し、中央から離れる方向にだんだ
   ん少ないセルのグループになるグループ化の過程と； セルの上記グループのそれぞれにキャリーフォーワード
   路を与えるため、複数のキャリー先見回路を直列に配置
   する過程と； 上記キャリー先見回路に上記セルの各グループを接続す
   る過程と とから成り、加算回路の処理時間をより速くすることを
   特徴とする、ディジタル加算器においてキャリー伝播遅
   延を短縮する方法。
2. （２）特許請求の範囲第１項記載の方法において、３２
   個のセルを３、４、５、６、５、４、３、２のグループ
   へのグループ化を含むことを特徴とする方法。
3. （３）特許請求の範囲第１項記載の方法において、３２
   個のセルを３、４、５、６、５、５、４のグループへの
   グループ化を含むことを特徴とする方法。
4. （４）それぞれキャリーフォーワード信号を発生する複
   数のセルを有するディジタル加算器におけるキャリー発
   生装置において、 所定数の上記セルにそれぞれ接続しかつキャリーフォー
   ワード路にそのセルの上記キャリーフォーワード信号を
   供給する複数のキャリー先見回路を備え、上記各キャリ
   ー先見回路に関する上記所定数のセルはグループを形成
   し、上記グループの少くとも２つは、異なる数の上記セ
   ルを有しており、加算器におけるキャリー伝播遅延を短
   縮することを特徴とするキャリー発生装置。
5. （５）特許請求の範囲第４項記載の装置において、キャ
   リー先見回路は直列に配置され、かつ中央グループは端
   のグループよりも多くのセルを有していることを特徴と
   するキャリー発生装置。
6. （６）特許請求の範囲第５項記載の装置において、キャ
   リー先見回路は３２個のセルに対してキャリーフォーワ
   ード路を供給することを特徴とするキャリー発生装置。
7. （７）特許請求の範囲第６項記載の装置において、セル
   のグループは、３、４、５、６、５、４、３、２である
   ことを特徴とするキャリー発生装置。
8. （８）特許請求の範囲第６項記載の装置において、セル
   のグループは、３、４、５、６、５、５、４であること
   を特徴とするキャリー発生装置。
9. （９）特許請求の範囲第８項記載の装置において、上記
   装置は半導体チップに製造されていることを特徴とする
   キャリー発生装置。
10. （１０）キャリー伝播信号とキャリージェネレート信号
    をそれぞれ供給する複数のセルを有するディジタル・キ
    ャリー先見加算器におけるキャリーフォーワード回路に
    おいて、 直列に配置され、かつそれぞれ所定のグループのセルに
    接続した複数のキャリー先見段を有し、上記グループの
    少くとも２つは異なる数のセルを有し、 上記グループは中央近くに最大数のセルを有しかつ中央
    から離れる方向にだんだん少ないセルのグループになり
    、上記加算器のキャリー伝播遅延を減少することを特徴
    とするキャリーフォーワード回路。
11. （１１）特許請求の範囲第１０項記載の回路において、
    ３２個のセルは、３、４、５、６、５、４、３、２の所
    定のグループに配置されていることを特徴とするキャリ
    ーフォーワード回路。
12. （１２）特許請求の範囲第１０項記載の回路において、
    ３２個のセルは、３、４、５、６、５、５、４の所定の
    グループに配置されていることを特徴とするキャリーフ
    ォーワード回路。
13. （１３）特許請求の範囲第１２項記載の回路において、
    上記回路は半導体チップに製造されていることを特徴と
    するキャリーフォーワード回路。