JP2976114B2 - 加算器回路 - Google Patents

加算器回路

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JP2976114B2
JP2976114B2 JP1183832A JP18383289A JP2976114B2 JP 2976114 B2 JP2976114 B2 JP 2976114B2 JP 1183832 A JP1183832 A JP 1183832A JP 18383289 A JP18383289 A JP 18383289A JP 2976114 B2 JP2976114 B2 JP 2976114B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデイジタル乗算器に関し、さらに詳細には、
部分積の加算に関する。
〔従来の技術〕
コンピユータもしくはマイクロプロセツサシステムの
心臓部はプロセツサ自身である。いかなるプロセツサに
於いても、その主要な機能の１つは、プロセツサへの多
様な入力に基づいて算術論理演算を遂行し得ることであ
る。プロセツサの算術論理回路（ALU）に於いて算術演
算および論理演算を行わせるための様々な構成が、従来
の技術によつて知られている。大多数のプロセツサに備
わつている１つの重要な機能は、２つの数の乗算を行な
うことである。２つの数の積を得るために被乗数に乗算
を掛ける数値計算は、従来技術に於いてよく知られてい
る。
チツプ内の通信時間よりも、乗算を遂行するに要する
時間の方が遅延をもたらす主たる原因であるから、プロ
セツサと同一の集積回路に於いて乗算がなされる場合に
は乗算速度を速くすることが特に重要である。２つの数
の乗算に要する演算時間を短縮することは、プロセツサ
の速度を著しく改善する。
これまでに、２つの数の積を得るための様々な構成が
工夫されて来た。２つの数の積を計算するために早期に
創案された構成の１つは、ウオレスツリーを使用するも
のである。しかしながら、純粋な様式のウオレスツリー
を半導体デバイスに於いて実現することは困難であつた
ので、もつと整然とした、半導体デバイス設計に適した
配列の変形ウオレスツリーが幾つか考え出された。これ
らの変形ウオレスツリーは、集積回路に適する規則的配
列を与えるけれども、時間的性能に於いては純粋なウオ
レスツリー技術の性能を下回る。したがつて、演算速度
と、デバイス構成の困難性とのかね合いとなる。下記に
引用する幾つかの従来技術の例は、プロセツサ設計に適
合する乗算機構を与えるための従来技術の幾つかを示
す。
プロセツサにて現在行われている代表的な乗算手順
は、３つのステツプに分解され得る。その第１ステツプ
は、部分積の全てをほぼ同時に発生させることを含む。
第２ステツプは、前記部分積の全てを合計した値に等し
い値の和を有する２つの数へと、前記部分積を集約する
ことを含む。第３ステツプに於いては、積を求めるた
め、前記第２ステツプから与えられた２つの数の加算が
行われる。上述の３つのステツプを実行する速度がどれ
か１つでも改善されれば、乗算処理全体の速度が改善さ
れる。本発明は、複数の部分積を２つの数へと纏めるた
めの上述の第２ステツプを実行するために使用される一
層速い加算器セルを提供するものである。
〔関連する従来技術の記載〕
1.「高速乗算器のための提案」C.S.Wallace、IEEE Tran
sactions on Electronic Computers、1964年２月号、第
14〜17頁。
2.「最適時間VLSI整数乗算器の反復的実行」W.K.Luk、
J.E.Vuillemin、VLSI 1983年刊、第155〜168頁。
3.『デイジタルシステム設計者のための算術への手引き
（Introduction to Arithmetic for Digital Systems D
esigners）』Shlomo Waser、Michael Flynn共著、1982
年刊、第４章。
〔発明の概要〕
本発明は、４つの入力を受けて２つの出力を発生させ
る加算（４対２加算）を実行するための加算器に係わ
る。各加算器には複数の加算器セルが並列に配置され、
前記加算器セルの各々は、加算されるべき４つの数の対
応するビツトを受け取る。各加算器から２つの出力が供
給され、前記２つの出力の和の値は、前記４つの入力を
合計した値に等しい。後述する提示実施例に於いて詳し
く示されるように、この加算器は、３段階乗算手順の第
２ステツプなどに於いて部分積を加算するために使用さ
れる。
各加算器セルの４つの入力ビツトはパリテイー回路へ
接続され、そのパリテイー回路は、入力の排他的論理和
を与える。４つの入力のうちの３つは、次段の、すなわ
ちすぐ上の桁のための加算器セルへと接続される。前段
の加算器セルからその段の加算器セルへと与えられる３
つの入力は、桁上げ発生回路への入力として接続され、
前記桁上げ発生回路は桁上りを発生させる。この桁上り
とその補数とが、入力として第１マルチプレクサへ与え
られる。前記の桁上りと、次段の加算器セルへ接続され
ない１つの入力とが、入力として第２マルチプレクサへ
与えられる。２つのマルチプレクサのそれぞれへ対をな
している入力が接続されており、これらの入力の選択
を、４ビツトパリテイー回路から出力されるパリテイー
出力が制御する。これら２つのマルチプレクサの出力
が、加算器セルの２つの出力となる。
〔実施例〕
乗算処理の実行時間を改善するための４対２加算器セ
ルについて説明する。先ず、本発明の基礎となつた従来
技術について説明する。本発明についての十分な理解を
得るために、特定の回路などの様々な特定的詳細を以下
に述べる。しかしながら本発明は、これらの特定的詳細
を用いずに実施することも可能である。また、不必要に
本発明を曖昧にするのを避けるため、よく知られた構成
については説明を省略する。
従来技術についての説明 第１図には、４つの数を加算するための従来技術によ
る加算器回路10が示されている。桁上げ出力と和の出力
とを与えるため、２つの桁上げセーブ加算器（CSA）1
1、12が順に接続されている。回路10の目的は、部分積
全部の和の値に等しい値の和を有する２つの数へと、前
記部分積を纏めることである。すなわち、CSA12の桁上
げ出力（Ｃ）と和出力（Ｓ）とから２つの数が出力さ
れ、前記２つの数の和は、４つの部分積Ｗ、Ｘ、Ｙ、Ｚ
の和に等しい。
従来技術によるCSA回路は３つの数値入力にて動作す
るように設計されているので、CSA11の入力として３つ
の数Ｗ、Ｘ、Ｙが与えられる。CSA11の出力は、桁上げ
出力（Ｃ）と和出力（Ｓ）とからなる。CSA11は、３つ
の部分積Ｗ、Ｘ、Ｙを２つの数Ｃ、Ｓにまとめる。数Ｃ
と数Ｓとの和は、部分積Ｗ、Ｘ、Ｙの和に等しい。Ｓ出
力は入力の和を表わし、一方、Ｃ出力は入力の加算によ
り生ずる桁上りを表わす。
CSA11の２つの出力と第４の部分積Ｚとが、CSA12へ入
力される。CSA12から出る２つの出力Ｃ、Ｓは、部分積
Ｗ、Ｘ、Ｙ、Ｚを２つの数に纏めたものに相当する。従
つて、従来技術の回路10を用いて４つの部分積Ｗ、Ｘ、
Ｙ、Ｚを加算するには、２つの桁上げセーブ加算器11、
12が必要となる。桁上げセーブ加算器は一般に、Ｓ出力
を発生させるために２つの排他的論理和ゲート13、14を
使用する。
第２図は、16個の部分積を、前記16個の部分積の全て
を加算した値に等しい値の和を有する２つの数へと纏め
るための、ウオレスツリー構成のアーキテクチヤを示
す。15個の数N2〜N16は、レベル６に示されている５個
のCSA15の各々に対し３個ずつ入力される。レベル５は
３個のCSA15にて構成されており、それらは、図示され
ているようにレベル６のCSA15から多くのＣ出力とＳ出
力とを受取る。しかしながら、レベル６のCSA16から出
力されるＣ出力とＳ出力とのうちの１つは（第２図の場
合にはＳ出力）、レベル３のCSA17へ接続される。レベ
ル５のCSA15から出る６つの出力は、レベル４の２つのC
SA15へ接続される。レベル３は２つのCSA15にて構成さ
れており、レベル４から出る出力のうちの３つはCSA18
へ接続され、残りの出力はCSA17へ接続される。上述し
たように、CSA16の出力の一方もCSA17へと接続される。
そのうえ、最後に残された部分積N1もまた、CSA17の
第３入力としてCSA17に接続される。レベル２はただ１
個のCSA15にて構成されており、レベル３から出る出力
のうちの３つは、入力としてレベル２のCSA15へ接続さ
れる。レベル３から出力される第４の出力（CSA17の出
力Ｓとして図示されている）は、レベル２のCSA15から
出る２つの出力とともに、入力としてレベル１のCSA15
へ接続される。こうして、レベル１のCSA15から出力さ
れるＳ出力とＣ出力とが、16個の部分積の全てを合計し
た値と等しい値の和を有する２つの数を提供する。部分
積を纏めることにより得られたこれら２つの数は入力と
して桁上げ伝播加算器19へ与えられ、この桁上げ伝播加
算器19は、前記２つの数を加算する第３ステツプを実行
する。
乗算手順の第２ステツプに於いて16個の数を纏めるに
は、６層のレベルに配列された14個の桁上げセーブ加算
器15を必要とされる。部分積N1〜N16の各々はビツト数
によつて表わされてもよい。部分積の各々のビツト数
は、CSA15を形成すべく並列に配置される加算器セルの
数を決定する。第２図に示された構成の１つの欠点は、
桁上げセーブ加算器15の相互間接続の不規則性のため、
集積回路上への配列が困難なことである。
第３図にウオレスツリーの変形が示されている。第３
図の構成は、より規則的な加算器間接続を有しているの
で、集積回路上への配列が比較的容易である。第３図に
示されている従来技術の４対２加算器21は、第１図の桁
上げセーブ加算器２個11、12を含んでいる。
第３図に示されているものは、従来技術による加算器
の構造20である。入力として第２図の回路へ加えられた
ものと同じ16個の部分積N1〜N16が、ここにも準備され
る。前記16個の数は、加算器構造20のレベル３をなして
いる４つの加算器に入力として与えられる。レベル３の
加算器21の各々へ、４つのそれぞれ異なる入力が与えら
れる。各加算器はそれぞれ、入力された４つの部分積の
和の値に等しい値の和を有する２つの数を出力する（こ
れらも、便宜上ＣおよびＳで示す）。レベル３から出さ
れる８つの出力は、レベル２を構成している２つの加算
器21へ接続され、さらに、レベル２の２つの加算器21か
ら出される４つの出力は、レベル１のただ１個の加算器
21へ入力として接続される。
レベル１の加算器23のＣ出力およびＳ出力は、２つの
数を提供する。前記２つの数の和は、全ての部分積N1〜
N16を合計した値に等しい。加算器23から出されるこれ
ら２つの出力は桁上げ伝播加算器24へ供給され、桁上げ
伝播加算器24は、積に相当する最終的な和を発生させる
ために必要な第３ステツプを実行する。乗算を行わせる
ための手順の第１ステツプと第３ステツプ、すなわち部
分積の発生と桁上げ伝播加算器の動作とは、従来技術に
於いてよく知られている。
本発明についての説明 本発明は、プロセツサ内にて出来るだけ速く乗算を行
わせる必要から生まれたものである。本発明は、上述し
た３つのステツプにより乗算を行なう従来の技術を利用
する。前述したように、乗算の第１ステツプは、全ての
部分積をほぼ同時に発生させることである。第２ステツ
プは、部分積の全てを加算した値に等しい値の和を有す
る２つの数へと、前記部分積を纏めることである。そし
て第３ステツプは、目的とする積を得るため、第２ステ
ツプにより得られた２つの数を桁上げ伝播加算器を用い
て加算することである。本発明は、部分積の全てを加算
した値に等しい値の和を有する２つの数へと前記部分積
を纏めること、すなわち乗算手順の第２ステツプを、よ
り一層高速で実行するための技術を提供するものであ
る。
本発明は、第３図の加算器構造20に於いて例示された
変形ウオレスツリーを使用する。本発明は、第１図に示
された複式３対２桁上げセーブ加算器よりも速い４対２
加算器を使用することにより、速度の向上を達成する。
第１図の回路を変形して第１図のCSA11とCSA12とを単一
の加算器に統合することは容易なことに思えるかもしれ
ないが、速度を改善し得るようにしてこれを実現する方
法は、決して容易に実現し得るものではない。本発明の
４対２加算器には、入力である４つの数をＣ出力および
Ｓ出力に纏める際の速度を改善し得る回路が組み込まれ
ている。
第４図には、本発明による１つの４対２加算器の拡大
図が示されている。４対２加算器内のセル数は、加算さ
れる４つの数のビツト数によつて決定される。第４図に
於いては、加算される４つの数は32ビツトの数であるか
ら、32個の加算器セル27が必要である。これらの加算器
セル27は、N13〜N16のような４つの数のグループ毎に32
ビツトの並列処理を可能とすべく、32の行を形成するよ
うに配列される。４つの数の各ビツトが、そのビツトに
対応する加算器セル27へ入力される。そのうえ、加算器
セル27の各々へ、前段の加算器セルから４つの入力ビツ
トのうちの３ビツトが接続される。最下位の桁の加算器
セルは、前段のセルから受取る入力に相当する３つのゼ
ロを受取る。加算されるべき数のビツト数によつて、加
算器セル27の所要数が定まることは明白である。加算器
セル27の同様な配置が、第３図の他の加算器21の各々に
も使用される。
全ての部分積の和に等しい値の和を有する２つの数を
出力する本発明の４対２加算器は、従来技術の加算器15
の入力数を増やしただけのものではない。本発明の加算
器セル27は、処理速度を改善するための独特の構造を有
している。
第５図には、第４図の加算器セル27を具体化するため
の提示実施例のブロツクダイアグラムが示されている。
４つの数の、いま注目しているビツトがそれぞれWi、
Xi、Yi、Ziで示されており、それらの各ビツトは、４ビ
ツトパリテイー回路31へと入力される。Wi-1とXi-1とY
i-1とで示されている前段から来た３ビツトは、桁上げ
発生回路32へ入力として接続される。桁上げ発生回路32
は、それら３つの入力を加算し、それら３つの入力の加
算により生ずる桁上りの補数を表わす信号Ｃ′／を出力
する（これ以降、記号／は、補数を表わすために使用さ
れる）。Ｃ′は、次式により与えられる。
Ｃ′＝（Wi-1・Xi-1） ＋（Wi-1・Yi-1） ＋（Xi-1・Yi-1） …（１） パリテイー回路31は、４つの入力の排他的論理和処理
の結果である出力Ｐを発生させる。Ｐは、次式により与
えられる。
Ｐ＝WiXiYiZi …（２） Ｃ′／信号は、１つの入力としてマルチプレクサ（MU
X）35へ接続され、また、インバータ36を経由してMUX35
の他方の入力へも接続される。インバータ36の出力は、
その第１入力としてMUX33へも接続される。入力Ziは、
第２入力としてMUX33へ接続される。従つて、MUX35は
Ｃ′とＣ′／とのいずれかを選択し、一方、MUX33はZi
とＣ′とのいずれかを選択する。MUX33とMUX35との双方
に於いていずれかを選択するかは、パリテイー回路31か
らの出力である信号Ｐにより決定される。MUX35は和の
信号SUMi（Ｓ）を出力し、一方、MUX33は桁上げ信号CAR
RYi+1（Ｃ）を出力する。SUMiおよびCARRYi+1は、次式
により与えられる。
SUMi＝Ｃ′Ｐ ＝（Ｃ′・P/）＋（Ｃ′／・Ｐ） …（３） CARRYi+1＝（Zi・P/）＋（Ｃ′・Ｐ） …（４） 加算器セル27から出る出力Ｓ及び出力Ｃの真理値表
は、第１図の２段式桁上げセーブ加算回路10のCSA12か
ら出る出力Ｓ（和）及び出力Ｃ（桁上り）の真理値表と
同じである。従つて、加算器セル27からの最終的出力
は、第１図に示した従来技術の回路10からの出力と同じ
である。４つの入力のうちの次段へ接続されない入力
（この例ではＺ）は、MUX33によつて入力として使用さ
れねばならない。
第６図には、本発明による加算器セル27の１つの実施
例の回路図が示されている。第５図に於いて示されたよ
うに、ZiはMUX33へ接続されている。４ビツトパリテイ
ー回路31は、３つの排他的論理和ゲート41、42、43から
なる。WiおよびXiは入力として排他的論理和ゲート41へ
接続され、一方、ZiおよびYiは入力として排他的論理和
ゲート42へ接続される。排他的論理和ゲート41の出力と
排他的論理和ゲート42の出力とは、入力として第３の排
他的論理和ゲート43へ接続され、ゲート43は信号Ｐを出
力する。
第１図の従来技術による桁上げセーブ加算器に於ける
２つの排他的論理和ゲートとは異なり、本発明に於ける
排他的論理和ゲート41、42は平行して動作し得る。第１
図のCSA11などの従来の桁上げセーブ加算器に於いて和
出力を得るために使用される３ビツトパリテイー回路
も、本発明に於いて使用される４ビツトパリテイー回路
も、共に、数値を求めるには排他的論理和ゲートによる
遅延の２つ分を要する。
信号P/は、インバータ44を経由させることによつて得
られる。排他的論理和ゲート41、42、43を実現する為の
１つの代表的回路が、円45の中の拡大図に示されてい
る。第６図に示されているものは、第５図の、相補型金
属酸化膜半導体（CMOS）回路を用いた実施態様である。
桁上げ発生回路32は、信号Ｃ′／を発生させるために
第６図の如く接続されている５個のｐ型デバイスと５個
のｎ型デバイスとにより具体化される。桁上げ発生回路
32のこの回路構成は、従来技術としてよく知られてい
る。本実施例に於いては、MUX35はCMOS回路46、47とイ
ンバータ37とにより具体化され、一方、MUX33はCMOS回
路48、49とインバータ38とにより具体化されている。CM
OS回路46〜49の一層詳しい回路構成は、円50の中の拡大
図に示されている。回路46〜49の各々は、重ねて配置さ
れた２つのｐ型デバイスと２つのｎ型デバイスとで構成
されており、外側のｐ型デバイスのゲートと外側のｎ型
デバイスのゲートとは互いに接続されている。残りのゲ
ートは、第６図に示されているように信号Ｐ又は信号P/
によつてドライブされる。回路46および回路48に於いて
は、信号Ｐはｎ型デバイスのゲートへ接続され、信号P/
はｐ型デバイスのゲートへ接続される。回路47および回
路49に於いては、信号Ｐはｐ型デバイスのゲートへ接続
され、信号P/はｎ型デバイスのゲートへ接続される。第
５図の回路及び第６図の回路は、前述の（３）式及び
（４）式により定義される最終的出力である出力SUMiと
出力CARRYi+1とを与える。
４対２変換による出力Ｓ、Ｃを発生させるに際し４ビ
ツトパリテイー回路31を使用して２つのMUX33、35を制
御することにより、第１図の従来技術による回路に比し
速度が改善される。第１図の従来技術回路に於いて最終
的な和が発生させられるまでには、各々２つずつの排他
的論理和ゲート13、14を用いている２つの桁上げセーブ
加算器11、12が使用され、すなわち４段階の排他的論理
和ゲートが使用される。第６図の回路概略図から明らか
なように本発明に於いては、同じ和を、２段階の排他的
論理和ゲートと１段のMUXとを用いて発生させ得る。
その上、本発明によれば、桁上げ出力CARRYi+1もま
た、第１図の従来技術回路の桁上げ出力よりも速く計算
され得る。第１図の従来技術による回路に於いては、出
力CARRYi+1を得るまでに、CSA11の中の２段階の排他的
論理和ゲートとCSA12の中の桁上げ発生回路とが数値を
算出しなければならない。本発明に於いては、パリテイ
ー回路31の中の２段階の排他的論理和ゲートと１段の２
対1MUXとによる遅延の後には、出力CARRYi+1が有効にな
る。２対1MUXによる遅延は桁上げ発生回路による遅延よ
りも小さいので、本発明の出力CARRYi+1は、第１図の従
来技術回路よりも速く得られる。
以上、特定的な実施例について説明したけれども、本
発明を実施するに際しては他の様々な回路を使用するこ
とが可能である。さらに、本発明はプロセツサとして使
用される単一の半導体デバイス上にて実施されてよい
が、本発明はそのような実施態様に制限されるものでは
ない。
【図面の簡単な説明】
第１図は４対２加算のための従来技術による加算器回
路、第２図は16個の数を加算するための従来技術による
ウオレスツリー、第３図は第１図の４対２加算器を使用
して16個の数を加算するための従来技術によるツリー構
成を示す図、第４図は本発明による４対２加算器セルの
配列を示すブロツク図、第５図は第４図の加算器セルの
ブロツク図、第６図は第５図の加算器セルの提示実施例
を示す回路略図である。 10,20……従来技術の加算器回路、11,12,15〜18……桁
上げセーブ加算器（CSA）、13,14,41〜43……排他的論
理和ゲート、19,24……桁上げ伝播加算器、21,23……４
対２加算器、27……加算器セル、31……４ビツトパリテ
イー回路、32……桁上げ発生回路、33,35……マルチプ
レクサ（MUX）、36〜38,44……インバータ、45,50……
拡大図を示す為の円、46〜49……CMOS回路、C,C′……
桁上り、Ｃ′／……桁上りの補数、Ｓ……和、Ｗ、Ｘ、
Ｙ、Ｚ……部分積。
フロントページの続き (56)参考文献 特開 昭62−166424（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/38 - 7/54

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】４つの入力数を受け、２つの出力数であっ
    てそれらの和が前記入力数の和に等しい値である２つの
    出力数を生じる加算器回路において、 並列に配列された複数の加算器セル（27）を備え、これ
    らの加算器セルのそれぞれは、４つの入力数の対応する
    ビットを加算するものであって、 前段の加算器セルから４つの対応するビットのうちの３
    ビットを受けて中間桁上りを生じ、その中間桁上がりを
    第１マルチプレクサ（MUX 35）の第１入力として、その
    中間桁上がりの補信号を第１マルチプレクサ（MUX 35）
    の第２入力として与えるよう構成された桁上げ発生回路
    （32）と、 前記入力数から４つの対応するビットを受けてそれら４
    つの対応するビットのパリティ比較によって定まる制御
    信号を発生するパリティー回路（31）と を備えており、 前記入力数からの前記４つの対応するビットのうちの、
    前段の加算器セルから受けないビットに対応するビット
    が、第２マルチプレクサ（MUX 33）の第１入力として与
    えられ、そして、前記中間桁上がりの補信号が、第２マ
    ルチプレクサ（MUX 33）の第２入力として与えられるよ
    う構成され、 前記制御信号により、前記第１マルチプレクサ（35）の
    前記第１入力および前記第２入力の間での選択をして前
    記２つの出力の一方を決定し、同じく前記制御信号によ
    り、前記第２マルチプレクサ（33）の前記第１入力およ
    び前記第２入力の間での選択をして前記２つの出力の他
    方を決定する、ことを特徴とする加算器回路。
  2. 【請求項２】乗算される２つの数の部分積の全てを発生
    させる第１ステップと、これらの部分積を、２つの数で
    あってそれらの和が前記部分積の和に等しい値である２
    つの数へと纏める第２ステップと、この第２ステップか
    らの２つの数を加算して最終的な積を得る第３ステップ
    とを備えた乗算手順において、前記第２ステップを遂行
    する加算装置であって、 複数レベルの構造に配設された複数の加算器回路にし
    て、最上位レベルの加算器回路は、前記部分積を表す数
    を受けて、自己の第１および第２の出力を直ぐ下のレベ
    ルに位置する加算器回路に与え、そして、さらに続く下
    位の諸レベルそれぞれの加算器回路は、直ぐ上のレベル
    の加算器回路からの第１および第２の出力を受けて、自
    己の第１および第２の出力を直ぐ下のレベルの加算器回
    路に与え、最下位のレベルの加算器回路からの第１およ
    び第２の出力が、和をとると前記部分積の和に等しい値
    となる前記２つの数であるように配設されている、複数
    の加算器回路を備え、 これらの複数の加算器回路のそれぞれは、並列に配列さ
    れた複数の加算器セル（27）を備え、これらの加算器セ
    ルのそれぞれは、加算される４つの入力数それぞれから
    １つずつ対応するビットを受けるとともに、受けた４つ
    の対応するビットのうちの３ビットを次の上位ビット位
    置の加算器セルに与えるよう接続されており、 前記加算器セルのそれぞれは、 前段の加算器セルにおける前記４つの対応するビットの
    うちの３ビットを受け、受けた３ビットの桁上りを発生
    する桁上げ発生回路（32）と、 前記桁上がりを第１入力として受けるとともに、前記桁
    上がりの補信号を第２入力として受ける第１マルチプレ
    クサ（MUX 35）と、 前記４つの対応するビットを受けてそれら４つの対応す
    るビットのパリティとしての制御信号を発生するパリテ
    ィー回路（31）と、 前記４つの対応するビットのうちの、次の上位ビット位
    置の加算器セルに与えられていない１ビットを第１入力
    として受けるとともに、前記桁上げを第２入力として受
    ける第２マルチプレクサ（MUX 33）と を備え、前記制御信号は、前記第１マルチプレクサ（MU
    X 35）および前記第２マルチプレクサ（MUX 33）に与え
    られて、前記第１マルチプレクサ（35）の入力間の選択
    と、前記第２マルチプレクサ（33）の入力間の選択とが
    行われ、 前記第１マルチプレクサ（35）の出力と、前記第２マル
    チプレクサ（33）の出力とは、前記した直ぐ下のレベル
    の加算器回路に与えられる前記第１の出力と前記第２の
    出力となる、ことを特徴とする加算装置。
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