JP2000056949A - ４−２コンプレッサ回路および乗算器 - Google Patents
４−２コンプレッサ回路および乗算器Info
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- G06F7/607—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers number-of-ones counters, i.e. devices for counting the number of input lines set to ONE among a plurality of input lines, also called bit counters or parallel counters
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Abstract
(57)【要約】
【課題】 入力値の確定時刻のばらつきに起因して計算
速度を高速にすることが困難であった。 【解決手段】 確定時刻の早い入力端子ＩＮ３Ｈを介し
て供給された値が０であり、かつ、確定時刻の早い入力
端子ＩＮ４Ｈを介して供給された値が１である場合、入
力端子ＩＮ３Ｈ，ＩＮ３Ｌおよび入力端子ＩＮ４Ｈ，Ｉ
Ｎ４Ｌを介して供給された入力の値を入力値変換回路６
により反転させるようにして、４つの入力の値の組合せ
数を減少させた。
速度を高速にすることが困難であった。 【解決手段】 確定時刻の早い入力端子ＩＮ３Ｈを介し
て供給された値が０であり、かつ、確定時刻の早い入力
端子ＩＮ４Ｈを介して供給された値が１である場合、入
力端子ＩＮ３Ｈ，ＩＮ３Ｌおよび入力端子ＩＮ４Ｈ，Ｉ
Ｎ４Ｌを介して供給された入力の値を入力値変換回路６
により反転させるようにして、４つの入力の値の組合せ
数を減少させた。
Description
【０００１】
【発明の属する技術分野】この発明は、第１〜第４の入
力である４つの部分積および入力された第１のキャリー
を加算し、その加算の結果とその加算により発生した第
１および第２のキャリーを出力する４−２コンプレッサ
回路およびその４−２コンプレッサ回路を使用した乗算
器に関するものである。
力である４つの部分積および入力された第１のキャリー
を加算し、その加算の結果とその加算により発生した第
１および第２のキャリーを出力する４−２コンプレッサ
回路およびその４−２コンプレッサ回路を使用した乗算
器に関するものである。
【０００２】
【従来の技術】図１５は例えば「Ａ １０−ｎｓ ５４
×５４−ｂ Ｐａｒａｌｌｅｌ Ｓｔｒｕｃｔｕｒｅｄ
Ｆｕｌｌ Ａｒｒａｙ Ｍｕｌｔｉｐｌｉｅｒ ｗｉ
ｔｈ０．５−μｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ」
（Ｍｏｒｉ ｅｔ ａｌ．，ＩＥＥＥ Ｊ．Ｓｏｌｉｄ
−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２６，Ｎ
ｏ．４，ｐｐ．６００−６０５）に記載の従来の４−２
コンプレッサ回路を示す回路図である。このような４−
２コンプレッサ回路は、例えば、乗算器で部分積ごとに
かつ被乗数のビットごとにアレイ状に配置され、部分積
の加算などに使用される。
×５４−ｂ Ｐａｒａｌｌｅｌ Ｓｔｒｕｃｔｕｒｅｄ
Ｆｕｌｌ Ａｒｒａｙ Ｍｕｌｔｉｐｌｉｅｒ ｗｉ
ｔｈ０．５−μｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ」
（Ｍｏｒｉ ｅｔ ａｌ．，ＩＥＥＥ Ｊ．Ｓｏｌｉｄ
−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２６，Ｎ
ｏ．４，ｐｐ．６００−６０５）に記載の従来の４−２
コンプレッサ回路を示す回路図である。このような４−
２コンプレッサ回路は、例えば、乗算器で部分積ごとに
かつ被乗数のビットごとにアレイ状に配置され、部分積
の加算などに使用される。
【０００３】なお、「加算」というときは、排他的論理
和を計算することを意味するものとする。
和を計算することを意味するものとする。
【０００４】図において、２０１は入力Ｘ３と入力Ｘ４
との排他的論理和を計算する計算回路であり、２０２は
入力Ｘ１と入力Ｘ２との排他的論理和を計算する計算回
路であり、２０３は計算回路２０１により計算された排
他的論理和と計算回路２０２により計算された排他的論
理和との排他的論理和を計算する計算回路である。２０
４は計算回路２０３により計算された排他的論理和と、
入力される第１のキャリー（図中のＣａｒｒｙ−ｉｎ）
との排他的論理和を計算し、その計算結果を第１のキャ
リーと４つの入力Ｘ１〜Ｘ４の５値の加算の結果（図中
のＳｕｍ）として出力する計算回路である。
との排他的論理和を計算する計算回路であり、２０２は
入力Ｘ１と入力Ｘ２との排他的論理和を計算する計算回
路であり、２０３は計算回路２０１により計算された排
他的論理和と計算回路２０２により計算された排他的論
理和との排他的論理和を計算する計算回路である。２０
４は計算回路２０３により計算された排他的論理和と、
入力される第１のキャリー（図中のＣａｒｒｙ−ｉｎ）
との排他的論理和を計算し、その計算結果を第１のキャ
リーと４つの入力Ｘ１〜Ｘ４の５値の加算の結果（図中
のＳｕｍ）として出力する計算回路である。
【０００５】２０５は、４つの入力Ｘ１〜Ｘ４の値が
（０，０，０，０）、（０，０，０，１）、（０，０，
１，０）、（０，１，０，０）、（１，０，０，０）、
（１，０，０，１）、（０，１，１，０）、（０，１，
０，１）、および（１，０，１，０）のいずれかである
ときに値１を出力し、それ以外の値のときに値０を出力
する計算回路である。２０６は、計算回路２０３の出力
と計算回路２０５の出力との論理和の反転値を計算する
計算回路である。２０７は、計算回路２０３の出力、計
算回路２０６の出力、および入力される第１のキャリー
の値が（０，０，０）、（０，０，１）および（１，
０，０）のいずれかであるときに値１を出力し、それら
の値が（０，１，０）、（０，１，１）および（１，
０，１）のいずれかであるときに値０を出力する計算回
路である。２０８は計算回路２０７の出力の反転値を計
算し、その値を第２のキャリー（図中のＣａｒｒｙ−ｏ
ｕｔ１）として出力する計算回路である。
（０，０，０，０）、（０，０，０，１）、（０，０，
１，０）、（０，１，０，０）、（１，０，０，０）、
（１，０，０，１）、（０，１，１，０）、（０，１，
０，１）、および（１，０，１，０）のいずれかである
ときに値１を出力し、それ以外の値のときに値０を出力
する計算回路である。２０６は、計算回路２０３の出力
と計算回路２０５の出力との論理和の反転値を計算する
計算回路である。２０７は、計算回路２０３の出力、計
算回路２０６の出力、および入力される第１のキャリー
の値が（０，０，０）、（０，０，１）および（１，
０，０）のいずれかであるときに値１を出力し、それら
の値が（０，１，０）、（０，１，１）および（１，
０，１）のいずれかであるときに値０を出力する計算回
路である。２０８は計算回路２０７の出力の反転値を計
算し、その値を第２のキャリー（図中のＣａｒｒｙ−ｏ
ｕｔ１）として出力する計算回路である。
【０００６】２０９は、４つの入力Ｘ１〜Ｘ４の値が
（０，０，０，０）、（０，０，０，１）、（０，０，
１，０）、（０，１，０，０）、（１，０，０，０）、
（０，０，１，１）および（１，１，０，０）のいずれ
かであるときに値１を出力し、それ以外の値のときに値
０を出力する計算回路である。２１０は計算回路２０９
の出力の反転値を計算し、その値を第１のキャリー（図
中のＣａｒｒｙ−ｏｕｔ２）として出力する計算回路で
ある。
（０，０，０，０）、（０，０，０，１）、（０，０，
１，０）、（０，１，０，０）、（１，０，０，０）、
（０，０，１，１）および（１，１，０，０）のいずれ
かであるときに値１を出力し、それ以外の値のときに値
０を出力する計算回路である。２１０は計算回路２０９
の出力の反転値を計算し、その値を第１のキャリー（図
中のＣａｒｒｙ−ｏｕｔ２）として出力する計算回路で
ある。
【０００７】次に動作について説明する。図１６は、図
１５の４−２コンプレッサ回路の入力の値と出力の値と
の関係を説明する図である。
１５の４−２コンプレッサ回路の入力の値と出力の値と
の関係を説明する図である。
【０００８】計算回路２０１〜２０４により、入力Ｘ１
〜Ｘ４および入力された第１のキャリーが加算され、計
算回路２０４よりその加算の結果が出力される。一方、
計算回路２０１〜２０３，２０５〜２０８により、入力
Ｘ１〜Ｘ４および入力された第１のキャリーに基づいて
第２のキャリーが計算され、計算回路２０８よりその第
２のキャリーが出力される。また、計算回路２０９，２
１０により、入力Ｘ１〜Ｘ４に基づいて第１のキャリー
が計算され、出力される。
〜Ｘ４および入力された第１のキャリーが加算され、計
算回路２０４よりその加算の結果が出力される。一方、
計算回路２０１〜２０３，２０５〜２０８により、入力
Ｘ１〜Ｘ４および入力された第１のキャリーに基づいて
第２のキャリーが計算され、計算回路２０８よりその第
２のキャリーが出力される。また、計算回路２０９，２
１０により、入力Ｘ１〜Ｘ４に基づいて第１のキャリー
が計算され、出力される。
【０００９】このときの入力Ｘ１〜Ｘ４と出力（加算の
結果Ｓｕｍ、第１のキャリーＣａｒｒｙ−ｏｕｔ２およ
び第２のキャリーＣａｒｒｙ−ｏｕｔ１）との関係は、
図１６の真理値表に示すようになる。
結果Ｓｕｍ、第１のキャリーＣａｒｒｙ−ｏｕｔ２およ
び第２のキャリーＣａｒｒｙ−ｏｕｔ１）との関係は、
図１６の真理値表に示すようになる。
【００１０】
【発明が解決しようとする課題】従来の４−２コンプレ
ッサ回路は以上のように構成されているので、図示せぬ
前段の回路により４つの入力の値が確定されるタイミン
グにばらつきがある場合、計算を開始する前に入力の値
が確定するまで待たなければならず、入力値の確定時刻
のばらつきに起因して計算速度を高くすることが困難で
あるなどの課題があった。
ッサ回路は以上のように構成されているので、図示せぬ
前段の回路により４つの入力の値が確定されるタイミン
グにばらつきがある場合、計算を開始する前に入力の値
が確定するまで待たなければならず、入力値の確定時刻
のばらつきに起因して計算速度を高くすることが困難で
あるなどの課題があった。
【００１１】また、各計算回路が多数のＰチャネルトラ
ンジスタおよびＮチャネルトランジスタで構成されてい
るので、回路を集積化する場合に回路のレイアウト面積
が大きくなり、４−２コンプレッサ回路および乗算器の
レイアウト面積を小さくすることが困難であるなどの課
題があった。
ンジスタおよびＮチャネルトランジスタで構成されてい
るので、回路を集積化する場合に回路のレイアウト面積
が大きくなり、４−２コンプレッサ回路および乗算器の
レイアウト面積を小さくすることが困難であるなどの課
題があった。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、４つの入力のうち値の確定が早い
第１および第２の入力について、第１の入力の値が０で
あり、かつ第２の入力の値が１である場合に、第１の入
力の値を１に変換するとともに、第２の入力の値を０に
変換することにより４つの入力の値の組合せ数を減少さ
せるようにして、４つの入力と下位ビット側からの第１
のキャリーの５値の加算、およびそれによって生じる第
１および第２のキャリーの計算を簡単な回路構成で実行
し、それらの値の計算を高速に実行することができる４
−２コンプレッサ回路および乗算器を得ることを目的と
する。
めになされたもので、４つの入力のうち値の確定が早い
第１および第２の入力について、第１の入力の値が０で
あり、かつ第２の入力の値が１である場合に、第１の入
力の値を１に変換するとともに、第２の入力の値を０に
変換することにより４つの入力の値の組合せ数を減少さ
せるようにして、４つの入力と下位ビット側からの第１
のキャリーの５値の加算、およびそれによって生じる第
１および第２のキャリーの計算を簡単な回路構成で実行
し、それらの値の計算を高速に実行することができる４
−２コンプレッサ回路および乗算器を得ることを目的と
する。
【００１３】また、この発明は、４つの入力、第１のキ
ャリー、第２のキャリーおよび出力の授受を、相補的な
値を有する２つの信号で行うようにするとともに、排他
的論理和を計算する回路などの各計算回路を少数のＮチ
ャネルトランジスタで構成するようにして、集積化した
ときのレイアウト面積の小さい４−２コンプレッサ回路
および乗算器を得ることを目的とする。
ャリー、第２のキャリーおよび出力の授受を、相補的な
値を有する２つの信号で行うようにするとともに、排他
的論理和を計算する回路などの各計算回路を少数のＮチ
ャネルトランジスタで構成するようにして、集積化した
ときのレイアウト面積の小さい４−２コンプレッサ回路
および乗算器を得ることを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る４−２コ
ンプレッサ回路は、４つの入力のうちの第１の入力の値
が０であり、かつ第２の入力の値が１である場合に、第
１の入力の値を１に変換するとともに、第２の入力の値
を０に変換する入力値変換手段と、４つの入力および入
力された第１のキャリーのうち、いずれか２つの値の第
１の排他的論理和を計算し、その第１の排他的論理和お
よび残りの３つの値のうちのいずれか２つの値の第２の
排他的論理和を計算し、その第２の排他的論理和および
残りの２つの値のうちのいずれか２つの値の第３の排他
的論理和を計算し、その第３の排他的論理和と残りの１
つの値との排他的論理和を加算の結果として計算する加
算手段と、４つの入力のうちの第３の入力の値、第１の
入力の値および第２の入力の値に基づいて第１のキャリ
ーを計算するキャリー計算手段と、４つの入力のうちの
２つの値の排他的論理和と残りの２つの値の排他的論理
和との排他的論理和の値に応じて、入力された第１のキ
ャリーおよび第４の入力のいずれかを第２のキャリーに
選択し、出力する選択手段とを備えるものである。
ンプレッサ回路は、４つの入力のうちの第１の入力の値
が０であり、かつ第２の入力の値が１である場合に、第
１の入力の値を１に変換するとともに、第２の入力の値
を０に変換する入力値変換手段と、４つの入力および入
力された第１のキャリーのうち、いずれか２つの値の第
１の排他的論理和を計算し、その第１の排他的論理和お
よび残りの３つの値のうちのいずれか２つの値の第２の
排他的論理和を計算し、その第２の排他的論理和および
残りの２つの値のうちのいずれか２つの値の第３の排他
的論理和を計算し、その第３の排他的論理和と残りの１
つの値との排他的論理和を加算の結果として計算する加
算手段と、４つの入力のうちの第３の入力の値、第１の
入力の値および第２の入力の値に基づいて第１のキャリ
ーを計算するキャリー計算手段と、４つの入力のうちの
２つの値の排他的論理和と残りの２つの値の排他的論理
和との排他的論理和の値に応じて、入力された第１のキ
ャリーおよび第４の入力のいずれかを第２のキャリーに
選択し、出力する選択手段とを備えるものである。
【００１５】この発明に係る４−２コンプレッサ回路
は、加算手段に、４つの入力のうちの２つの値の排他的
論理和を計算する第１の計算回路と、残りの２つの値の
排他的論理和を計算する第２の計算回路と、第１の計算
回路による計算結果と、第２の計算回路による計算結果
との排他的論理和を計算する第３の計算回路と、第３の
計算回路による計算結果と、入力された第１のキャリー
との排他的論理和を計算する第４の計算回路を有し、さ
らに、第１〜第４の計算回路に、それぞれ、第１および
第２の信号線を介して相補的な値で入力される第１の変
数と、第３および第４の信号線を介して相補的な値で入
力される第２の変数との排他的論理和を計算し、その計
算結果を、第５および第６の信号線を介して相補的な値
で出力する回路であって、ゲート端子が第１の信号線に
接続され、残りのうちの一方の端子が第３の信号線に接
続され、他方の端子が第５の信号線に接続された第１の
Ｎチャネルトランジスタ、ゲート端子が第１の信号線に
接続され、残りのうちの一方の端子が第４の信号線に接
続され、他方の端子が第６の信号線に接続された第２の
Ｎチャネルトランジスタ、ゲート端子が第２の信号線に
接続され、残りのうちの一方の端子が第３の信号線に接
続され、他方の端子が第６の信号線に接続された第３の
Ｎチャネルトランジスタ、および、ゲート端子が第２の
信号線に接続され、残りのうちの一方の端子が第４の信
号線に接続され、他方の端子が第５の信号線に接続され
た第４のＮチャネルトランジスタをそれぞれ有し、選択
手段に、ゲート端子が第３の計算回路の第１および第４
のＮチャネルトランジスタの他方の端子に接続され、残
りのうちの一方の端子が第４の入力の一方の信号線に接
続され、他方の端子が出力の一方の信号線に接続された
第５のＮチャネルトランジスタ、ゲート端子が第３の計
算回路の第１および第４のＮチャネルトランジスタの他
方の端子に接続され、残りのうちの一方の端子が第４の
入力の他方の信号線に接続され、他方の端子が出力の他
方の信号線に接続された第６のＮチャネルトランジス
タ、ゲート端子が第３の計算回路の第２および第３のＮ
チャネルトランジスタの他方の端子に接続され、残りの
うちの一方の端子が、入力された第１のキャリーの一方
の信号線に接続され、他方の端子が出力の一方の信号線
に接続された第７のＮチャネルトランジスタ、および、
ゲート端子が第３の計算回路の第２および第３のＮチャ
ネルトランジスタの他方の端子に接続され、残りのうち
の一方の端子が、入力された第１のキャリーの他方の信
号線に接続され、他方の端子が出力の他方の信号線に接
続された第８のＮチャネルトランジスタを有したもので
ある。
は、加算手段に、４つの入力のうちの２つの値の排他的
論理和を計算する第１の計算回路と、残りの２つの値の
排他的論理和を計算する第２の計算回路と、第１の計算
回路による計算結果と、第２の計算回路による計算結果
との排他的論理和を計算する第３の計算回路と、第３の
計算回路による計算結果と、入力された第１のキャリー
との排他的論理和を計算する第４の計算回路を有し、さ
らに、第１〜第４の計算回路に、それぞれ、第１および
第２の信号線を介して相補的な値で入力される第１の変
数と、第３および第４の信号線を介して相補的な値で入
力される第２の変数との排他的論理和を計算し、その計
算結果を、第５および第６の信号線を介して相補的な値
で出力する回路であって、ゲート端子が第１の信号線に
接続され、残りのうちの一方の端子が第３の信号線に接
続され、他方の端子が第５の信号線に接続された第１の
Ｎチャネルトランジスタ、ゲート端子が第１の信号線に
接続され、残りのうちの一方の端子が第４の信号線に接
続され、他方の端子が第６の信号線に接続された第２の
Ｎチャネルトランジスタ、ゲート端子が第２の信号線に
接続され、残りのうちの一方の端子が第３の信号線に接
続され、他方の端子が第６の信号線に接続された第３の
Ｎチャネルトランジスタ、および、ゲート端子が第２の
信号線に接続され、残りのうちの一方の端子が第４の信
号線に接続され、他方の端子が第５の信号線に接続され
た第４のＮチャネルトランジスタをそれぞれ有し、選択
手段に、ゲート端子が第３の計算回路の第１および第４
のＮチャネルトランジスタの他方の端子に接続され、残
りのうちの一方の端子が第４の入力の一方の信号線に接
続され、他方の端子が出力の一方の信号線に接続された
第５のＮチャネルトランジスタ、ゲート端子が第３の計
算回路の第１および第４のＮチャネルトランジスタの他
方の端子に接続され、残りのうちの一方の端子が第４の
入力の他方の信号線に接続され、他方の端子が出力の他
方の信号線に接続された第６のＮチャネルトランジス
タ、ゲート端子が第３の計算回路の第２および第３のＮ
チャネルトランジスタの他方の端子に接続され、残りの
うちの一方の端子が、入力された第１のキャリーの一方
の信号線に接続され、他方の端子が出力の一方の信号線
に接続された第７のＮチャネルトランジスタ、および、
ゲート端子が第３の計算回路の第２および第３のＮチャ
ネルトランジスタの他方の端子に接続され、残りのうち
の一方の端子が、入力された第１のキャリーの他方の信
号線に接続され、他方の端子が出力の他方の信号線に接
続された第８のＮチャネルトランジスタを有したもので
ある。
【００１６】この発明に係る４−２コンプレッサ回路
は、第１のキャリーの値が所定の値である場合、第１の
キャリーの信号を接地電圧で出力し、第１のキャリーの
値が前記所定の値ではない場合、第１のキャリーの信号
を、電源電圧とＮチャネルトランジスタのゲート・ソー
ス間しきい電圧との差の電圧で出力するものである。
は、第１のキャリーの値が所定の値である場合、第１の
キャリーの信号を接地電圧で出力し、第１のキャリーの
値が前記所定の値ではない場合、第１のキャリーの信号
を、電源電圧とＮチャネルトランジスタのゲート・ソー
ス間しきい電圧との差の電圧で出力するものである。
【００１７】この発明に係る４−２コンプレッサ回路
は、第４の計算回路の第１および第２のＮチャネルトラ
ンジスタのゲート端子、並びに、第４の計算回路の第３
および第４のＮチャネルトランジスタのゲート端子のう
ちの電圧が高い方の電圧を電源電圧に保持し、第７およ
び第８のＮチャネルトランジスタに接続された第１のキ
ャリーの信号線のうちの電圧が高い方の電圧を、電源電
圧とＮチャネルトランジスタのゲート・ソース間しきい
電圧との差の電圧に保持する電圧保持手段を備えるもの
である。
は、第４の計算回路の第１および第２のＮチャネルトラ
ンジスタのゲート端子、並びに、第４の計算回路の第３
および第４のＮチャネルトランジスタのゲート端子のう
ちの電圧が高い方の電圧を電源電圧に保持し、第７およ
び第８のＮチャネルトランジスタに接続された第１のキ
ャリーの信号線のうちの電圧が高い方の電圧を、電源電
圧とＮチャネルトランジスタのゲート・ソース間しきい
電圧との差の電圧に保持する電圧保持手段を備えるもの
である。
【００１８】この発明に係る４−２コンプレッサ回路
は、選択手段の第５および第６のＮチャネルトランジス
タのゲート端子、並びに、選択手段の第７および第８の
Ｎチャネルトランジスタのゲート端子のうちの電圧が高
い方の電圧を電源電圧に保持し、第４の計算回路の第３
の信号線および第４の信号線のうちの電圧が高い方の電
圧を、電源電圧とＮチャネルトランジスタのゲート・ソ
ース間しきい電圧との差の電圧に保持する電圧保持手段
を備えるものである。
は、選択手段の第５および第６のＮチャネルトランジス
タのゲート端子、並びに、選択手段の第７および第８の
Ｎチャネルトランジスタのゲート端子のうちの電圧が高
い方の電圧を電源電圧に保持し、第４の計算回路の第３
の信号線および第４の信号線のうちの電圧が高い方の電
圧を、電源電圧とＮチャネルトランジスタのゲート・ソ
ース間しきい電圧との差の電圧に保持する電圧保持手段
を備えるものである。
【００１９】この発明に係る４−２コンプレッサ回路
は、第１〜第４の計算回路および選択手段の入力または
出力の２本の信号線の電圧を電源電圧にプリチャージす
るプリチャージ手段を備えるものである。
は、第１〜第４の計算回路および選択手段の入力または
出力の２本の信号線の電圧を電源電圧にプリチャージす
るプリチャージ手段を備えるものである。
【００２０】この発明に係る４−２コンプレッサ回路
は、４つの入力のうちの第１の入力の値が０であり、か
つ第２の入力の値が１である場合に、第１の入力の値を
１に変換するとともに、第２の入力の値を０に変換する
入力値変換手段と、第１の入力の値と第２の入力の値と
の排他的論理和を計算し、４つの入力のうちの第３の入
力の値と第４の入力の値との排他的論理和を計算し、そ
れらの排他的論理和の排他的論理和を計算し、その排他
的論理和と入力された第１のキャリーとの排他的論理和
を加算の結果として計算する加算手段と、第２の入力の
値、第３の入力の値および第４の入力の値に基づいて第
１のキャリーを計算するキャリー計算手段と、第３の入
力の値と第４の入力の値との排他的論理和の値に応じ
て、第１の入力、および、第１の入力の値と第２の入力
の値との排他的論理和のいずれかを選択する第１の選択
手段と、第３の入力の値と第４の入力の値との排他的論
理和の値に応じて、第２の入力および所定の固定値のい
ずれかを選択する第２の選択手段と、入力された第１の
キャリーの値に応じて、第１の選択手段により選択され
たもの、および第２の選択手段により選択されたものの
いずれかを第２のキャリーとして出力する第３の選択手
段とを備えるものである。
は、４つの入力のうちの第１の入力の値が０であり、か
つ第２の入力の値が１である場合に、第１の入力の値を
１に変換するとともに、第２の入力の値を０に変換する
入力値変換手段と、第１の入力の値と第２の入力の値と
の排他的論理和を計算し、４つの入力のうちの第３の入
力の値と第４の入力の値との排他的論理和を計算し、そ
れらの排他的論理和の排他的論理和を計算し、その排他
的論理和と入力された第１のキャリーとの排他的論理和
を加算の結果として計算する加算手段と、第２の入力の
値、第３の入力の値および第４の入力の値に基づいて第
１のキャリーを計算するキャリー計算手段と、第３の入
力の値と第４の入力の値との排他的論理和の値に応じ
て、第１の入力、および、第１の入力の値と第２の入力
の値との排他的論理和のいずれかを選択する第１の選択
手段と、第３の入力の値と第４の入力の値との排他的論
理和の値に応じて、第２の入力および所定の固定値のい
ずれかを選択する第２の選択手段と、入力された第１の
キャリーの値に応じて、第１の選択手段により選択され
たもの、および第２の選択手段により選択されたものの
いずれかを第２のキャリーとして出力する第３の選択手
段とを備えるものである。
【００２１】この発明に係る４−２コンプレッサ回路
は、４つの入力のうちの第１の入力の値が０であり、か
つ第２の入力の値が１である場合に、第１の入力の値を
１に変換するとともに、第２の入力の値を０に変換する
入力値変換手段と、第１の入力の値と第２の入力の値と
の排他的論理和を計算し、第１の入力の値と第２の入力
の値との排他的論理和と、入力された第１のキャリーと
の排他的論理和を計算し、その排他的論理和と、第３の
入力の値と第４の入力の値との排他的論理和との排他的
論理和を加算の結果として計算する加算手段と、第２の
入力の値、第３の入力の値および第４の入力の値に基づ
いて第１のキャリーを計算するキャリー計算手段と、入
力された第１のキャリーの値に応じて、第１の入力およ
び第２の入力のいずれかを選択する第４の選択手段と、
入力された第１のキャリーの値に応じて、第１の入力の
値と第２の入力の値との排他的論理和、および、所定の
固定値のいずれかを選択する第５の選択手段と、第３の
入力の値と第４の入力の値との排他的論理和の値に応じ
て、第４の選択手段により選択されたもの、および第５
の選択手段により選択されたもののいずれかを第２のキ
ャリーとして出力する第６の選択手段とを備えるもので
ある。
は、４つの入力のうちの第１の入力の値が０であり、か
つ第２の入力の値が１である場合に、第１の入力の値を
１に変換するとともに、第２の入力の値を０に変換する
入力値変換手段と、第１の入力の値と第２の入力の値と
の排他的論理和を計算し、第１の入力の値と第２の入力
の値との排他的論理和と、入力された第１のキャリーと
の排他的論理和を計算し、その排他的論理和と、第３の
入力の値と第４の入力の値との排他的論理和との排他的
論理和を加算の結果として計算する加算手段と、第２の
入力の値、第３の入力の値および第４の入力の値に基づ
いて第１のキャリーを計算するキャリー計算手段と、入
力された第１のキャリーの値に応じて、第１の入力およ
び第２の入力のいずれかを選択する第４の選択手段と、
入力された第１のキャリーの値に応じて、第１の入力の
値と第２の入力の値との排他的論理和、および、所定の
固定値のいずれかを選択する第５の選択手段と、第３の
入力の値と第４の入力の値との排他的論理和の値に応じ
て、第４の選択手段により選択されたもの、および第５
の選択手段により選択されたもののいずれかを第２のキ
ャリーとして出力する第６の選択手段とを備えるもので
ある。
【００２２】この発明に係る乗算器は、４つの入力のう
ちの第１の入力の値が０であり、かつ第２の入力の値が
１である場合に、第１の入力の値を１に変換するととも
に、第２の入力の値を０に変換する入力値変換手段と、
４つの入力および下位ビット側から入力される第１のキ
ャリーのうち、いずれか２つの値の第１の排他的論理和
を計算し、その第１の排他的論理和および残りの３つの
値のうちのいずれか２つの値の第２の排他的論理和を計
算し、その第２の排他的論理和および残りの２つの値の
うちのいずれか２つの値の第３の排他的論理和を計算
し、その第３の排他的論理和と残りの１つの値との排他
的論理和を加算の結果として計算する加算手段と、４つ
の入力のうちの第３の入力の値、第１の入力の値および
第２の入力の値に基づいて第１のキャリーを計算するキ
ャリー計算手段と、４つの入力のうちの２つの値の排他
的論理和と残りの２つの値の排他的論理和との排他的論
理和の値に応じて、下位ビット側から入力される第１の
キャリーおよび第４の入力のいずれかを第２のキャリー
に選択し、出力する選択手段とを４−２コンプレッサ回
路に備えるものである。
ちの第１の入力の値が０であり、かつ第２の入力の値が
１である場合に、第１の入力の値を１に変換するととも
に、第２の入力の値を０に変換する入力値変換手段と、
４つの入力および下位ビット側から入力される第１のキ
ャリーのうち、いずれか２つの値の第１の排他的論理和
を計算し、その第１の排他的論理和および残りの３つの
値のうちのいずれか２つの値の第２の排他的論理和を計
算し、その第２の排他的論理和および残りの２つの値の
うちのいずれか２つの値の第３の排他的論理和を計算
し、その第３の排他的論理和と残りの１つの値との排他
的論理和を加算の結果として計算する加算手段と、４つ
の入力のうちの第３の入力の値、第１の入力の値および
第２の入力の値に基づいて第１のキャリーを計算するキ
ャリー計算手段と、４つの入力のうちの２つの値の排他
的論理和と残りの２つの値の排他的論理和との排他的論
理和の値に応じて、下位ビット側から入力される第１の
キャリーおよび第４の入力のいずれかを第２のキャリー
に選択し、出力する選択手段とを４−２コンプレッサ回
路に備えるものである。
【００２３】この発明に係る乗算器は、４つの入力のう
ちの第１の入力の値が０であり、かつ第２の入力の値が
１である場合に、第１の入力の値を１に変換するととも
に、第２の入力の値を０に変換する入力値変換手段と、
第１の入力の値と第２の入力の値との排他的論理和を計
算し、４つの入力のうちの第３の入力の値と第４の入力
の値との排他的論理和を計算し、それらの排他的論理和
の排他的論理和を計算し、その排他的論理和と下位ビッ
ト側から入力される第１のキャリーとの排他的論理和を
加算の結果として計算する加算手段と、第２の入力の
値、第３の入力の値および第４の入力の値に基づいて第
１のキャリーを計算するキャリー計算手段と、第３の入
力の値と第４の入力の値との排他的論理和の値に応じ
て、第１の入力、および、第１の入力の値と第２の入力
の値との排他的論理和のいずれかを選択する第１の選択
手段と、第３の入力の値と第４の入力の値との排他的論
理和の値に応じて、第２の入力および所定の固定値のい
ずれかを選択する第２の選択手段と、下位ビット側から
入力される第１のキャリーの値に応じて、第１の選択手
段により選択されたもの、および第２の選択手段により
選択されたもののいずれかを第２のキャリーとして出力
する第３の選択手段とを４−２コンプレッサ回路に備え
るものである。
ちの第１の入力の値が０であり、かつ第２の入力の値が
１である場合に、第１の入力の値を１に変換するととも
に、第２の入力の値を０に変換する入力値変換手段と、
第１の入力の値と第２の入力の値との排他的論理和を計
算し、４つの入力のうちの第３の入力の値と第４の入力
の値との排他的論理和を計算し、それらの排他的論理和
の排他的論理和を計算し、その排他的論理和と下位ビッ
ト側から入力される第１のキャリーとの排他的論理和を
加算の結果として計算する加算手段と、第２の入力の
値、第３の入力の値および第４の入力の値に基づいて第
１のキャリーを計算するキャリー計算手段と、第３の入
力の値と第４の入力の値との排他的論理和の値に応じ
て、第１の入力、および、第１の入力の値と第２の入力
の値との排他的論理和のいずれかを選択する第１の選択
手段と、第３の入力の値と第４の入力の値との排他的論
理和の値に応じて、第２の入力および所定の固定値のい
ずれかを選択する第２の選択手段と、下位ビット側から
入力される第１のキャリーの値に応じて、第１の選択手
段により選択されたもの、および第２の選択手段により
選択されたもののいずれかを第２のキャリーとして出力
する第３の選択手段とを４−２コンプレッサ回路に備え
るものである。
【００２４】この発明に係る乗算器は、４つの入力のう
ちの第１の入力の値が０であり、かつ第２の入力の値が
１である場合に、第１の入力の値を１に変換するととも
に、第２の入力の値を０に変換する入力値変換手段と、
第１の入力の値と第２の入力の値との排他的論理和を計
算し、第１の入力の値と第２の入力の値との排他的論理
和と、下位ビット側から入力される第１のキャリーとの
排他的論理和を計算し、その排他的論理和と、第３の入
力の値と第４の入力の値との排他的論理和との排他的論
理和を加算の結果として計算する加算手段と、第２の入
力の値、第３の入力の値および第４の入力の値に基づい
て第１のキャリーを計算するキャリー計算手段と、下位
ビット側から入力される第１のキャリーの値に応じて、
第１の入力および第２の入力のいずれかを選択する第４
の選択手段と、下位ビット側から入力される第１のキャ
リーの値に応じて、第１の入力の値と第２の入力の値と
の排他的論理和、および、所定の固定値のいずれかを選
択する第５の選択手段と、第３の入力の値と第４の入力
の値との排他的論理和の値に応じて、第４の選択手段に
より選択されたもの、および第５の選択手段により選択
されたもののいずれかを第２のキャリーとして出力する
第６の選択手段とを４−２コンプレッサ回路に備えるも
のである。
ちの第１の入力の値が０であり、かつ第２の入力の値が
１である場合に、第１の入力の値を１に変換するととも
に、第２の入力の値を０に変換する入力値変換手段と、
第１の入力の値と第２の入力の値との排他的論理和を計
算し、第１の入力の値と第２の入力の値との排他的論理
和と、下位ビット側から入力される第１のキャリーとの
排他的論理和を計算し、その排他的論理和と、第３の入
力の値と第４の入力の値との排他的論理和との排他的論
理和を加算の結果として計算する加算手段と、第２の入
力の値、第３の入力の値および第４の入力の値に基づい
て第１のキャリーを計算するキャリー計算手段と、下位
ビット側から入力される第１のキャリーの値に応じて、
第１の入力および第２の入力のいずれかを選択する第４
の選択手段と、下位ビット側から入力される第１のキャ
リーの値に応じて、第１の入力の値と第２の入力の値と
の排他的論理和、および、所定の固定値のいずれかを選
択する第５の選択手段と、第３の入力の値と第４の入力
の値との排他的論理和の値に応じて、第４の選択手段に
より選択されたもの、および第５の選択手段により選択
されたもののいずれかを第２のキャリーとして出力する
第６の選択手段とを４−２コンプレッサ回路に備えるも
のである。
【００２５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
４−２コンプレッサ回路の構成を示す回路図である。こ
の４−２コンプレッサ回路は、例えば、乗算器において
部分積ごとにかつ被乗数のビットごとにアレイ状に配置
され、４つの入力、および被乗数の下位ビット側の４−
２コンプレッサ回路から入力される第１のキャリーを加
算し、その加算の結果とその加算により発生した第１お
よび第２のキャリーを出力するものである。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
４−２コンプレッサ回路の構成を示す回路図である。こ
の４−２コンプレッサ回路は、例えば、乗算器において
部分積ごとにかつ被乗数のビットごとにアレイ状に配置
され、４つの入力、および被乗数の下位ビット側の４−
２コンプレッサ回路から入力される第１のキャリーを加
算し、その加算の結果とその加算により発生した第１お
よび第２のキャリーを出力するものである。
【００２６】図において、１は、入力端子ＩＮ３Ｈ，Ｉ
Ｎ３Ｌを介して相補的な値の２つの信号として入力値変
換回路６に供給された入力（第２の入力）を、そのまま
の値または入力値変換回路６により変換された値で供給
され、その入力の値と、入力端子ＩＮ１Ｈ，ＩＮ１Ｌを
介して相補的な値の２信号として供給された入力（第３
の入力）の値との排他的論理和を計算し、その計算結果
を、相補的な値の２信号としてＥＸＯＲ回路３に出力す
るＥＸＯＲ回路（加算手段、第１の計算回路）である。
Ｎ３Ｌを介して相補的な値の２つの信号として入力値変
換回路６に供給された入力（第２の入力）を、そのまま
の値または入力値変換回路６により変換された値で供給
され、その入力の値と、入力端子ＩＮ１Ｈ，ＩＮ１Ｌを
介して相補的な値の２信号として供給された入力（第３
の入力）の値との排他的論理和を計算し、その計算結果
を、相補的な値の２信号としてＥＸＯＲ回路３に出力す
るＥＸＯＲ回路（加算手段、第１の計算回路）である。
【００２７】なお、入力端子ＩＮ１Ｌ，ＩＮ２Ｌ，ＩＮ
３Ｌ，ＩＮ４Ｌ，ＣＩＮＬを介して入力される信号、お
よび出力端子ＳＯＬ，ＣＯＬ，ＣＯＴＬを介して出力さ
れる信号は、それぞれ、入力端子ＩＮ１Ｈ，ＩＮ２Ｈ，
ＩＮ３Ｈ，ＩＮ４Ｈ，ＣＩＮＨを介して入力される信
号、および出力端子ＳＯＨ，ＣＯＨ，ＣＯＴＨを介して
出力される信号に対して相補的な値を有する信号であ
る。すなわち、一方の信号の値の反転値が他方の信号の
値と同一になっている。
３Ｌ，ＩＮ４Ｌ，ＣＩＮＬを介して入力される信号、お
よび出力端子ＳＯＬ，ＣＯＬ，ＣＯＴＬを介して出力さ
れる信号は、それぞれ、入力端子ＩＮ１Ｈ，ＩＮ２Ｈ，
ＩＮ３Ｈ，ＩＮ４Ｈ，ＣＩＮＨを介して入力される信
号、および出力端子ＳＯＨ，ＣＯＨ，ＣＯＴＨを介して
出力される信号に対して相補的な値を有する信号であ
る。すなわち、一方の信号の値の反転値が他方の信号の
値と同一になっている。
【００２８】ＥＸＯＲ回路１において、１Ａは、ゲート
端子が入力値変換回路６からの第１の信号線に接続さ
れ、残りのうちの一方の端子が入力端子ＩＮ１Ｈからの
第３の信号線に接続され、他方の端子がＥＸＯＲ回路３
への第５の信号線に接続された第１のＮチャネルトラン
ジスタであり、１Ｂは、ゲート端子が入力値変換回路６
からの第２の信号線に接続され、残りのうちの一方の端
子が入力端子ＩＮ１Ｈからの第３の信号線に接続され、
他方の端子がＥＸＯＲ回路３への第６の信号線に接続さ
れた第３のＮチャネルトランジスタであり、１Ｃは、ゲ
ート端子が入力値変換回路６からの第１の信号線に接続
され、残りのうちの一方の端子が入力端子ＩＮ１Ｌから
の第４の信号線に接続され、他方の端子がＥＸＯＲ回路
３への第６の信号線に接続された第２のＮチャネルトラ
ンジスタであり、１Ｄは、ゲート端子が入力値変換回路
６からの第２の信号線に接続され、残りのうちの一方の
端子が入力端子ＩＮ１Ｌからの第４の信号線に接続さ
れ、他方の端子がＥＸＯＲ回路３への第５の信号線に接
続された第４のＮチャネルトランジスタである。
端子が入力値変換回路６からの第１の信号線に接続さ
れ、残りのうちの一方の端子が入力端子ＩＮ１Ｈからの
第３の信号線に接続され、他方の端子がＥＸＯＲ回路３
への第５の信号線に接続された第１のＮチャネルトラン
ジスタであり、１Ｂは、ゲート端子が入力値変換回路６
からの第２の信号線に接続され、残りのうちの一方の端
子が入力端子ＩＮ１Ｈからの第３の信号線に接続され、
他方の端子がＥＸＯＲ回路３への第６の信号線に接続さ
れた第３のＮチャネルトランジスタであり、１Ｃは、ゲ
ート端子が入力値変換回路６からの第１の信号線に接続
され、残りのうちの一方の端子が入力端子ＩＮ１Ｌから
の第４の信号線に接続され、他方の端子がＥＸＯＲ回路
３への第６の信号線に接続された第２のＮチャネルトラ
ンジスタであり、１Ｄは、ゲート端子が入力値変換回路
６からの第２の信号線に接続され、残りのうちの一方の
端子が入力端子ＩＮ１Ｌからの第４の信号線に接続さ
れ、他方の端子がＥＸＯＲ回路３への第５の信号線に接
続された第４のＮチャネルトランジスタである。
【００２９】２は、ＥＸＯＲ回路１と同様に４つのＮチ
ャネルトランジスタ２Ａ〜２Ｄで構成され、入力端子Ｉ
Ｎ４Ｈ，ＩＮ４Ｌを介して相補的な値の２信号として入
力値変換回路６に供給された入力（第１の入力）を、そ
のままの値または入力値変換回路６により変換された値
で供給され、その入力の値と、入力端子ＩＮ２Ｈ，ＩＮ
２Ｌを介して相補的な値の２信号として供給された入力
（第４の入力）の値との排他的論理和を計算し、その計
算結果を、相補的な値の２信号としてＥＸＯＲ回路３に
出力するＥＸＯＲ回路（加算手段、第２の計算回路）で
ある。
ャネルトランジスタ２Ａ〜２Ｄで構成され、入力端子Ｉ
Ｎ４Ｈ，ＩＮ４Ｌを介して相補的な値の２信号として入
力値変換回路６に供給された入力（第１の入力）を、そ
のままの値または入力値変換回路６により変換された値
で供給され、その入力の値と、入力端子ＩＮ２Ｈ，ＩＮ
２Ｌを介して相補的な値の２信号として供給された入力
（第４の入力）の値との排他的論理和を計算し、その計
算結果を、相補的な値の２信号としてＥＸＯＲ回路３に
出力するＥＸＯＲ回路（加算手段、第２の計算回路）で
ある。
【００３０】３は、ＥＸＯＲ回路１と同様に４つのＮチ
ャネルトランジスタ３Ａ〜３Ｄで構成され、相補的な値
の２信号であるＥＸＯＲ回路１の出力と、相補的な値の
２信号であるＥＸＯＲ回路２の出力との排他的論理和を
計算し、その計算結果を、相補的な値の２信号としてＥ
ＸＯＲ回路４およびセレクタ回路５に出力するＥＸＯＲ
回路（加算手段、第３の計算回路）である。
ャネルトランジスタ３Ａ〜３Ｄで構成され、相補的な値
の２信号であるＥＸＯＲ回路１の出力と、相補的な値の
２信号であるＥＸＯＲ回路２の出力との排他的論理和を
計算し、その計算結果を、相補的な値の２信号としてＥ
ＸＯＲ回路４およびセレクタ回路５に出力するＥＸＯＲ
回路（加算手段、第３の計算回路）である。
【００３１】４は、ＥＸＯＲ回路１と同様に４つのＮチ
ャネルトランジスタ４Ａ〜４Ｄで構成され、相補的な値
の２信号であるＥＸＯＲ回路３の出力と、入力端子ＣＩ
ＮＨ，ＣＩＮＬを介して相補的な値の２信号として供給
された第１のキャリーとの排他的論理和を計算し、その
計算結果を、相補的な値の２信号としてインバータ回路
１５，１６に出力するＥＸＯＲ回路（加算手段、第４の
計算回路）である。
ャネルトランジスタ４Ａ〜４Ｄで構成され、相補的な値
の２信号であるＥＸＯＲ回路３の出力と、入力端子ＣＩ
ＮＨ，ＣＩＮＬを介して相補的な値の２信号として供給
された第１のキャリーとの排他的論理和を計算し、その
計算結果を、相補的な値の２信号としてインバータ回路
１５，１６に出力するＥＸＯＲ回路（加算手段、第４の
計算回路）である。
【００３２】５は、相補的な値の２信号であるＥＸＯＲ
回路３の出力の値に応じて、入力端子ＩＮ２Ｈ，ＩＮ２
Ｌを介して相補的な値の２信号として供給された入力、
および、入力端子ＣＩＮＨ，ＣＩＮＬを介して相補的な
値の２信号として供給された第１のキャリーのいずれか
を選択し、選択したものをインバータ回路１７，１８に
出力するセレクタ回路（選択手段）である。
回路３の出力の値に応じて、入力端子ＩＮ２Ｈ，ＩＮ２
Ｌを介して相補的な値の２信号として供給された入力、
および、入力端子ＣＩＮＨ，ＣＩＮＬを介して相補的な
値の２信号として供給された第１のキャリーのいずれか
を選択し、選択したものをインバータ回路１７，１８に
出力するセレクタ回路（選択手段）である。
【００３３】セレクタ回路５において、５Ａは、ゲート
端子がＥＸＯＲ回路３の第１のＮチャネルトランジスタ
３Ａおよび第４のＮチャネルトランジスタ３Ｄに接続さ
れ、残りのうちの一方の端子が入力端子ＩＮ２Ｈからの
信号線に接続され、他方の端子がインバータ回路１７へ
の信号線に接続された第５のＮチャネルトランジスタで
あり、５Ｂは、ゲート端子がＥＸＯＲ回路３の第２のＮ
チャネルトランジスタ３Ｃおよび第３のＮチャネルトラ
ンジスタ３Ｂに接続され、残りのうちの一方の端子が、
第１のキャリーを入力される入力端子ＣＩＮＨからの信
号線に接続され、他方の端子がインバータ回路１７への
信号線に接続された第７のＮチャネルトランジスタであ
り、５Ｃは、ゲート端子がＥＸＯＲ回路３の第１のＮチ
ャネルトランジスタ３Ａおよび第４のＮチャネルトラン
ジスタ３Ｄに接続され、残りのうちの一方の端子が入力
端子ＩＮ２Ｌからの信号線に接続され、他方の端子がイ
ンバータ回路１８への信号線に接続された第６のＮチャ
ネルトランジスタであり、５Ｄは、ゲート端子がＥＸＯ
Ｒ回路３の第２のＮチャネルトランジスタ３Ｃおよび第
３のＮチャネルトランジスタ３Ｂに接続され、残りのう
ちの一方の端子が、第１のキャリーを入力される入力端
子ＣＩＮＬからの信号線に接続され、他方の端子がイン
バータ回路１８への信号線に接続された第８のＮチャネ
ルトランジスタである。
端子がＥＸＯＲ回路３の第１のＮチャネルトランジスタ
３Ａおよび第４のＮチャネルトランジスタ３Ｄに接続さ
れ、残りのうちの一方の端子が入力端子ＩＮ２Ｈからの
信号線に接続され、他方の端子がインバータ回路１７へ
の信号線に接続された第５のＮチャネルトランジスタで
あり、５Ｂは、ゲート端子がＥＸＯＲ回路３の第２のＮ
チャネルトランジスタ３Ｃおよび第３のＮチャネルトラ
ンジスタ３Ｂに接続され、残りのうちの一方の端子が、
第１のキャリーを入力される入力端子ＣＩＮＨからの信
号線に接続され、他方の端子がインバータ回路１７への
信号線に接続された第７のＮチャネルトランジスタであ
り、５Ｃは、ゲート端子がＥＸＯＲ回路３の第１のＮチ
ャネルトランジスタ３Ａおよび第４のＮチャネルトラン
ジスタ３Ｄに接続され、残りのうちの一方の端子が入力
端子ＩＮ２Ｌからの信号線に接続され、他方の端子がイ
ンバータ回路１８への信号線に接続された第６のＮチャ
ネルトランジスタであり、５Ｄは、ゲート端子がＥＸＯ
Ｒ回路３の第２のＮチャネルトランジスタ３Ｃおよび第
３のＮチャネルトランジスタ３Ｂに接続され、残りのう
ちの一方の端子が、第１のキャリーを入力される入力端
子ＣＩＮＬからの信号線に接続され、他方の端子がイン
バータ回路１８への信号線に接続された第８のＮチャネ
ルトランジスタである。
【００３４】６は、入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介し
て４つの入力のうちの１つを供給され、入力端子ＩＮ４
Ｈ，ＩＮ４Ｌを介して４つの入力のうちの他の１つを供
給され、入力端子ＩＮ３Ｈを介して供給された値が０で
あり、かつ入力端子ＩＮ４Ｈを介して供給された値が１
である場合、それぞれの入力の値を反転させて、入力端
子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給された入力の反転後
の値をＥＸＯＲ回路１およびキャリー生成回路１４に出
力し、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給された
入力の反転後の値をＥＸＯＲ回路２およびキャリー生成
回路１４に出力し、一方、入力端子ＩＮ３Ｈを介して供
給された値が０ではないか、あるいは入力端子ＩＮ４Ｈ
を介して供給された値が１ではない場合、入力端子ＩＮ
３Ｈ，ＩＮ３Ｌを介して供給された入力の値をそのまま
ＥＸＯＲ回路１およびキャリー生成回路１４に出力し、
入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給された入力の
値をそのままＥＸＯＲ回路２およびキャリー生成回路１
４に出力する入力値変換回路（入力値変換手段）であ
る。
て４つの入力のうちの１つを供給され、入力端子ＩＮ４
Ｈ，ＩＮ４Ｌを介して４つの入力のうちの他の１つを供
給され、入力端子ＩＮ３Ｈを介して供給された値が０で
あり、かつ入力端子ＩＮ４Ｈを介して供給された値が１
である場合、それぞれの入力の値を反転させて、入力端
子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給された入力の反転後
の値をＥＸＯＲ回路１およびキャリー生成回路１４に出
力し、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給された
入力の反転後の値をＥＸＯＲ回路２およびキャリー生成
回路１４に出力し、一方、入力端子ＩＮ３Ｈを介して供
給された値が０ではないか、あるいは入力端子ＩＮ４Ｈ
を介して供給された値が１ではない場合、入力端子ＩＮ
３Ｈ，ＩＮ３Ｌを介して供給された入力の値をそのまま
ＥＸＯＲ回路１およびキャリー生成回路１４に出力し、
入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給された入力の
値をそのままＥＸＯＲ回路２およびキャリー生成回路１
４に出力する入力値変換回路（入力値変換手段）であ
る。
【００３５】入力値変換回路６において、６Ａは、ゲー
ト端子が入力端子ＩＮ４Ｌに接続され、残りのうちの一
方の端子が入力端子ＩＮ３Ｈに接続され、他方の端子が
ＥＸＯＲ回路１の第１のＮチャネルトランジスタ１Ａお
よび第２のＮチャネルトランジスタ１Ｃのゲート端子に
接続されたＮチャネルトランジスタであり、６Ｂは、ゲ
ート端子が入力端子ＩＮ４Ｌに接続され、残りのうちの
一方の端子が入力端子ＩＮ３Ｌに接続され、他方の端子
がＥＸＯＲ回路１の第３のＮチャネルトランジスタ１Ｂ
および第４のＮチャネルトランジスタ１Ｄのゲート端子
に接続されたＮチャネルトランジスタであり、６Ｃは、
ゲート端子が入力端子ＩＮ３Ｈに接続され、残りのうち
の一方の端子が入力端子ＩＮ４Ｈに接続され、他方の端
子がＥＸＯＲ回路２のＮチャネルトランジスタ２Ｂ，２
Ｄのゲート端子に接続されたＮチャネルトランジスタで
あり、６Ｄは、ゲート端子が入力端子ＩＮ３Ｈに接続さ
れ、残りのうちの一方の端子が入力端子ＩＮ４Ｌに接続
され、他方の端子がＥＸＯＲ回路２のＮチャネルトラン
ジスタ２Ａ，２Ｃのゲート端子に接続されたＮチャネル
トランジスタである。
ト端子が入力端子ＩＮ４Ｌに接続され、残りのうちの一
方の端子が入力端子ＩＮ３Ｈに接続され、他方の端子が
ＥＸＯＲ回路１の第１のＮチャネルトランジスタ１Ａお
よび第２のＮチャネルトランジスタ１Ｃのゲート端子に
接続されたＮチャネルトランジスタであり、６Ｂは、ゲ
ート端子が入力端子ＩＮ４Ｌに接続され、残りのうちの
一方の端子が入力端子ＩＮ３Ｌに接続され、他方の端子
がＥＸＯＲ回路１の第３のＮチャネルトランジスタ１Ｂ
および第４のＮチャネルトランジスタ１Ｄのゲート端子
に接続されたＮチャネルトランジスタであり、６Ｃは、
ゲート端子が入力端子ＩＮ３Ｈに接続され、残りのうち
の一方の端子が入力端子ＩＮ４Ｈに接続され、他方の端
子がＥＸＯＲ回路２のＮチャネルトランジスタ２Ｂ，２
Ｄのゲート端子に接続されたＮチャネルトランジスタで
あり、６Ｄは、ゲート端子が入力端子ＩＮ３Ｈに接続さ
れ、残りのうちの一方の端子が入力端子ＩＮ４Ｌに接続
され、他方の端子がＥＸＯＲ回路２のＮチャネルトラン
ジスタ２Ａ，２Ｃのゲート端子に接続されたＮチャネル
トランジスタである。
【００３６】また、６Ｅは、ゲート端子が入力端子ＩＮ
４Ｈに接続され、残りのうちの一方の端子が電源に接続
され、他方の端子がＮチャネルトランジスタ６Ａの他方
の端子に接続されたＮチャネルトランジスタであり、６
Ｆは、ゲート端子が入力端子ＩＮ４Ｈに接続され、残り
のうちの一方の端子が接地され、他方の端子がＮチャネ
ルトランジスタ６Ｂの他方の端子に接続されたＮチャネ
ルトランジスタであり、６Ｇは、ゲート端子が入力端子
ＩＮ３Ｌに接続され、残りのうちの一方の端子が接地さ
れ、他方の端子がＮチャネルトランジスタ６Ｃの他方の
端子に接続されたＮチャネルトランジスタであり、６Ｈ
は、ゲート端子が入力端子ＩＮ３Ｌに接続され、残りの
うちの一方の端子が電源に接続され、他方の端子がＮチ
ャネルトランジスタ６Ｄの他方の端子に接続されたＮチ
ャネルトランジスタである。
４Ｈに接続され、残りのうちの一方の端子が電源に接続
され、他方の端子がＮチャネルトランジスタ６Ａの他方
の端子に接続されたＮチャネルトランジスタであり、６
Ｆは、ゲート端子が入力端子ＩＮ４Ｈに接続され、残り
のうちの一方の端子が接地され、他方の端子がＮチャネ
ルトランジスタ６Ｂの他方の端子に接続されたＮチャネ
ルトランジスタであり、６Ｇは、ゲート端子が入力端子
ＩＮ３Ｌに接続され、残りのうちの一方の端子が接地さ
れ、他方の端子がＮチャネルトランジスタ６Ｃの他方の
端子に接続されたＮチャネルトランジスタであり、６Ｈ
は、ゲート端子が入力端子ＩＮ３Ｌに接続され、残りの
うちの一方の端子が電源に接続され、他方の端子がＮチ
ャネルトランジスタ６Ｄの他方の端子に接続されたＮチ
ャネルトランジスタである。
【００３７】７は、ＥＸＯＲ回路２の出力である２本の
信号線の間に設けられ、２本の信号線のうち電圧の高い
方の電圧を、電源電圧にプルアップする電圧補償回路で
ある。電圧補償回路７において、７Ａは、ゲート端子が
一方の信号線に接続され、ソース端子が電源に接続さ
れ、ドレイン端子が他方の信号線に接続されたＰチャネ
ルトランジスタであり、７Ｂは、ゲート端子がＰチャネ
ルトランジスタ７Ａのドレイン端子に接続され、ソース
端子が電源に接続され、ドレイン端子がＰチャネルトラ
ンジスタ７Ａのゲート端子に接続されたＰチャネルトラ
ンジスタである。
信号線の間に設けられ、２本の信号線のうち電圧の高い
方の電圧を、電源電圧にプルアップする電圧補償回路で
ある。電圧補償回路７において、７Ａは、ゲート端子が
一方の信号線に接続され、ソース端子が電源に接続さ
れ、ドレイン端子が他方の信号線に接続されたＰチャネ
ルトランジスタであり、７Ｂは、ゲート端子がＰチャネ
ルトランジスタ７Ａのドレイン端子に接続され、ソース
端子が電源に接続され、ドレイン端子がＰチャネルトラ
ンジスタ７Ａのゲート端子に接続されたＰチャネルトラ
ンジスタである。
【００３８】８〜１３は、電圧補償回路７と同様に構成
され、ＥＸＯＲ回路３、ＥＸＯＲ回路４、入力値変換回
路６、セレクタ回路５、およびキャリー生成回路１４の
出力に設けられた電圧補償回路である。
され、ＥＸＯＲ回路３、ＥＸＯＲ回路４、入力値変換回
路６、セレクタ回路５、およびキャリー生成回路１４の
出力に設けられた電圧補償回路である。
【００３９】１４は、入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介
して相補的な値の２つの信号として入力値変換回路６に
供給された入力を、そのままの値または入力値変換回路
６により変換された値で供給されるとともに、入力端子
ＩＮ４Ｈ，ＩＮ４Ｌを介して相補的な値の２つの信号と
して入力値変換回路６に供給された入力を、そのままの
値または入力値変換回路６により変換された値で供給さ
れ、それらの入力の値、および入力端子ＩＮ１Ｈ，ＩＮ
１Ｌを介して相補的な値の２信号として供給された入力
の値に基づいて第１のキャリーを計算し、相補的な値の
２信号として出力端子ＣＯＴＨ，ＣＯＴＬを介して出力
するキャリー生成回路（キャリー計算手段）である。
して相補的な値の２つの信号として入力値変換回路６に
供給された入力を、そのままの値または入力値変換回路
６により変換された値で供給されるとともに、入力端子
ＩＮ４Ｈ，ＩＮ４Ｌを介して相補的な値の２つの信号と
して入力値変換回路６に供給された入力を、そのままの
値または入力値変換回路６により変換された値で供給さ
れ、それらの入力の値、および入力端子ＩＮ１Ｈ，ＩＮ
１Ｌを介して相補的な値の２信号として供給された入力
の値に基づいて第１のキャリーを計算し、相補的な値の
２信号として出力端子ＣＯＴＨ，ＣＯＴＬを介して出力
するキャリー生成回路（キャリー計算手段）である。
【００４０】キャリー生成回路１４において、１４Ａ
は、ゲート端子が入力値変換回路６のＮチャネルトラン
ジスタ６Ａに接続され、残りのうちの一方の端子が入力
端子ＩＮ１Ｈに接続され、他方の端子がＮチャネルトラ
ンジスタ１４Ｂに接続されたＮチャネルトランジスタで
あり、１４Ｂは、ゲート端子が入力値変換回路６のＮチ
ャネルトランジスタ６Ｄに接続され、残りのうちの一方
の端子がＮチャネルトランジスタ１４Ａに接続され、他
方の端子が出力端子ＣＯＴＨに接続されたＮチャネルト
ランジスタであり、１４Ｃは、ゲート端子が入力値変換
回路６のＮチャネルトランジスタ６Ｄに接続され、残り
のうちの一方の端子がＮチャネルトランジスタ１４Ｄに
接続され、他方の端子が出力端子ＣＯＴＨに接続された
Ｎチャネルトランジスタであり、１４Ｄは、ゲート端子
が入力値変換回路６のＮチャネルトランジスタ６Ｂに接
続され、残りのうちの一方の端子が接地され、他方の端
子がＮチャネルトランジスタ１４Ｃに接続されたＮチャ
ネルトランジスタである。
は、ゲート端子が入力値変換回路６のＮチャネルトラン
ジスタ６Ａに接続され、残りのうちの一方の端子が入力
端子ＩＮ１Ｈに接続され、他方の端子がＮチャネルトラ
ンジスタ１４Ｂに接続されたＮチャネルトランジスタで
あり、１４Ｂは、ゲート端子が入力値変換回路６のＮチ
ャネルトランジスタ６Ｄに接続され、残りのうちの一方
の端子がＮチャネルトランジスタ１４Ａに接続され、他
方の端子が出力端子ＣＯＴＨに接続されたＮチャネルト
ランジスタであり、１４Ｃは、ゲート端子が入力値変換
回路６のＮチャネルトランジスタ６Ｄに接続され、残り
のうちの一方の端子がＮチャネルトランジスタ１４Ｄに
接続され、他方の端子が出力端子ＣＯＴＨに接続された
Ｎチャネルトランジスタであり、１４Ｄは、ゲート端子
が入力値変換回路６のＮチャネルトランジスタ６Ｂに接
続され、残りのうちの一方の端子が接地され、他方の端
子がＮチャネルトランジスタ１４Ｃに接続されたＮチャ
ネルトランジスタである。
【００４１】また、１４Ｅは、ゲート端子が入力値変換
回路６のＮチャネルトランジスタ６Ａに接続され、残り
のうちの一方の端子が入力端子ＩＮ１Ｌに接続され、他
方の端子がＮチャネルトランジスタ１４Ｆに接続された
Ｎチャネルトランジスタであり、１４Ｆは、ゲート端子
が入力値変換回路６のＮチャネルトランジスタ６Ｄに接
続され、残りのうちの一方の端子がＮチャネルトランジ
スタ１４Ｅに接続され、他方の端子が出力端子ＣＯＴＬ
に接続されたＮチャネルトランジスタであり、１４Ｇ
は、ゲート端子が入力値変換回路６のＮチャネルトラン
ジスタ６Ｃに接続され、残りのうちの一方の端子がＮチ
ャネルトランジスタ１４Ｈに接続され、他方の端子が出
力端子ＣＯＴＬに接続されたＮチャネルトランジスタで
あり、１４Ｈは、ゲート端子が入力値変換回路６のＮチ
ャネルトランジスタ６Ａに接続され、残りのうちの一方
の端子が接地され、他方の端子がＮチャネルトランジス
タ１４Ｇに接続されたＮチャネルトランジスタである。
回路６のＮチャネルトランジスタ６Ａに接続され、残り
のうちの一方の端子が入力端子ＩＮ１Ｌに接続され、他
方の端子がＮチャネルトランジスタ１４Ｆに接続された
Ｎチャネルトランジスタであり、１４Ｆは、ゲート端子
が入力値変換回路６のＮチャネルトランジスタ６Ｄに接
続され、残りのうちの一方の端子がＮチャネルトランジ
スタ１４Ｅに接続され、他方の端子が出力端子ＣＯＴＬ
に接続されたＮチャネルトランジスタであり、１４Ｇ
は、ゲート端子が入力値変換回路６のＮチャネルトラン
ジスタ６Ｃに接続され、残りのうちの一方の端子がＮチ
ャネルトランジスタ１４Ｈに接続され、他方の端子が出
力端子ＣＯＴＬに接続されたＮチャネルトランジスタで
あり、１４Ｈは、ゲート端子が入力値変換回路６のＮチ
ャネルトランジスタ６Ａに接続され、残りのうちの一方
の端子が接地され、他方の端子がＮチャネルトランジス
タ１４Ｇに接続されたＮチャネルトランジスタである。
【００４２】１５は、ＥＸＯＲ回路４のＮチャネルトラ
ンジスタ４Ｂ，４Ｃに接続され、ＥＸＯＲ回路４からの
出力値を反転させた値を、第１のキャリーと４つの入力
の加算の結果である相補的な値の２信号のうちの一方と
して、出力端子ＳＯＬを介して出力するインバータ回路
であり、１６は、ＥＸＯＲ回路４のＮチャネルトランジ
スタ４Ａ，４Ｄに接続され、ＥＸＯＲ回路４からの出力
値を反転させた値を、第１のキャリーと４つの入力の加
算の結果である相補的な値の２信号のうちの他方とし
て、出力端子ＳＯＨを介して出力するインバータ回路で
ある。
ンジスタ４Ｂ，４Ｃに接続され、ＥＸＯＲ回路４からの
出力値を反転させた値を、第１のキャリーと４つの入力
の加算の結果である相補的な値の２信号のうちの一方と
して、出力端子ＳＯＬを介して出力するインバータ回路
であり、１６は、ＥＸＯＲ回路４のＮチャネルトランジ
スタ４Ａ，４Ｄに接続され、ＥＸＯＲ回路４からの出力
値を反転させた値を、第１のキャリーと４つの入力の加
算の結果である相補的な値の２信号のうちの他方とし
て、出力端子ＳＯＨを介して出力するインバータ回路で
ある。
【００４３】１７は、セレクタ回路５の第５のＮチャネ
ルトランジスタ５Ａおよび第７のＮチャネルトランジス
タ５Ｂに接続され、セレクタ回路５からの出力値を反転
させた値を、第２のキャリーである相補的な値の２信号
のうちの一方として、出力端子ＣＯＬを介して出力する
インバータ回路であり、１８は、セレクタ回路５の第６
のＮチャネルトランジスタ５Ｃおよび第８のＮチャネル
トランジスタ５Ｄに接続され、セレクタ回路５からの出
力値を反転させた値を、第２のキャリーである相補的な
値の２信号のうちの他方として、出力端子ＣＯＨを介し
て出力するインバータ回路である。
ルトランジスタ５Ａおよび第７のＮチャネルトランジス
タ５Ｂに接続され、セレクタ回路５からの出力値を反転
させた値を、第２のキャリーである相補的な値の２信号
のうちの一方として、出力端子ＣＯＬを介して出力する
インバータ回路であり、１８は、セレクタ回路５の第６
のＮチャネルトランジスタ５Ｃおよび第８のＮチャネル
トランジスタ５Ｄに接続され、セレクタ回路５からの出
力値を反転させた値を、第２のキャリーである相補的な
値の２信号のうちの他方として、出力端子ＣＯＨを介し
て出力するインバータ回路である。
【００４４】なお、乗算器において、被乗数のビット方
向に４−２コンプレッサ回路同士が接続される場合、例
えば、出力端子ＣＯＴＨは入力端子ＣＩＮＨに接続さ
れ、出力端子ＣＯＴＬは入力端子ＣＩＮＬに接続され、
乗数のビット方向に４−２コンプレッサ回路同士が接続
される場合、例えば、出力端子ＳＯＨは入力端子ＩＮ１
Ｈに接続され、出力端子ＳＯＬは入力端子ＩＮ１Ｌに接
続され、出力端子ＣＯＨは入力端子ＩＮ２Ｈに接続さ
れ、出力端子ＣＯＬは入力端子ＩＮ２Ｌに接続される。
向に４−２コンプレッサ回路同士が接続される場合、例
えば、出力端子ＣＯＴＨは入力端子ＣＩＮＨに接続さ
れ、出力端子ＣＯＴＬは入力端子ＣＩＮＬに接続され、
乗数のビット方向に４−２コンプレッサ回路同士が接続
される場合、例えば、出力端子ＳＯＨは入力端子ＩＮ１
Ｈに接続され、出力端子ＳＯＬは入力端子ＩＮ１Ｌに接
続され、出力端子ＣＯＨは入力端子ＩＮ２Ｈに接続さ
れ、出力端子ＣＯＬは入力端子ＩＮ２Ｌに接続される。
【００４５】次に動作について説明する。図２は、実施
の形態１による４−２コンプレッサ回路の入力の値と出
力の値との関係を説明する図である。
の形態１による４−２コンプレッサ回路の入力の値と出
力の値との関係を説明する図である。
【００４６】まず、図２に示すように、相補的な値を有
する２つの信号として入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介
して供給される入力のうちの入力端子ＩＮ３Ｈを介して
供給された値が０であり、かつ、入力端子ＩＮ４Ｈ，Ｉ
Ｎ４Ｌを介して供給される入力のうちの入力端子ＩＮ４
Ｈを介して供給された値が１である場合、入力値変換回
路６は、それぞれの入力の値を反転させて、入力端子Ｉ
Ｎ３Ｈ，ＩＮ３Ｌを介して供給された入力の反転後の値
（図中のＩＮ３Ｈ’）をＥＸＯＲ回路１およびキャリー
生成回路１４に出力し、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを
介して供給された入力の反転後の値（図中のＩＮ４
Ｈ’）をＥＸＯＲ回路２およびキャリー生成回路１４に
出力する。一方、入力端子ＩＮ３Ｈを介して供給された
値が０ではないか、あるいは、入力端子ＩＮ４Ｈを介し
て供給された値が１ではない場合、入力値変換回路６
は、入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給された入
力の値をそのままＥＸＯＲ回路１およびキャリー生成回
路１４に出力し、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して
供給された入力の値をそのままＥＸＯＲ回路２およびキ
ャリー生成回路１４に出力する。
する２つの信号として入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介
して供給される入力のうちの入力端子ＩＮ３Ｈを介して
供給された値が０であり、かつ、入力端子ＩＮ４Ｈ，Ｉ
Ｎ４Ｌを介して供給される入力のうちの入力端子ＩＮ４
Ｈを介して供給された値が１である場合、入力値変換回
路６は、それぞれの入力の値を反転させて、入力端子Ｉ
Ｎ３Ｈ，ＩＮ３Ｌを介して供給された入力の反転後の値
（図中のＩＮ３Ｈ’）をＥＸＯＲ回路１およびキャリー
生成回路１４に出力し、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを
介して供給された入力の反転後の値（図中のＩＮ４
Ｈ’）をＥＸＯＲ回路２およびキャリー生成回路１４に
出力する。一方、入力端子ＩＮ３Ｈを介して供給された
値が０ではないか、あるいは、入力端子ＩＮ４Ｈを介し
て供給された値が１ではない場合、入力値変換回路６
は、入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給された入
力の値をそのままＥＸＯＲ回路１およびキャリー生成回
路１４に出力し、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して
供給された入力の値をそのままＥＸＯＲ回路２およびキ
ャリー生成回路１４に出力する。
【００４７】なお、ここでは、入力端子ＩＮ３Ｈを介し
て供給される入力の値が０であり、かつ、入力端子ＩＮ
４Ｈを介して供給される入力の値が１である場合、入力
端子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給される入力および
入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給される入力の
値が反転されるようにしたが、４つの入力のうちの２つ
の入力の値が０と１である場合に、その２つの入力の値
を反転させても、４つの入力を加算した値は変わらない
ので、特に問題は生じない。
て供給される入力の値が０であり、かつ、入力端子ＩＮ
４Ｈを介して供給される入力の値が１である場合、入力
端子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給される入力および
入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給される入力の
値が反転されるようにしたが、４つの入力のうちの２つ
の入力の値が０と１である場合に、その２つの入力の値
を反転させても、４つの入力を加算した値は変わらない
ので、特に問題は生じない。
【００４８】ＥＸＯＲ回路１は、このようにして値が入
力値変換回路６により適宜変換された、入力端子ＩＮ３
Ｈ，ＩＮ３Ｌを介して供給される入力を供給され、入力
端子ＩＮ１Ｈ，ＩＮ１Ｌを介して４つの入力のうちの１
つを供給されるとともに、これらの２つの入力の排他的
論理和を計算し、その計算結果をＥＸＯＲ回路３に出力
する。ＥＸＯＲ回路２は、同様に、値が入力値変換回路
６より適宜変換された、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを
介して供給される入力を供給され、入力端子ＩＮ２Ｈ，
ＩＮ２Ｌを介して４つの入力のうちの１つを供給され、
これらの２つの入力の排他的論理和を計算し、その計算
結果をＥＸＯＲ回路３に出力する。
力値変換回路６により適宜変換された、入力端子ＩＮ３
Ｈ，ＩＮ３Ｌを介して供給される入力を供給され、入力
端子ＩＮ１Ｈ，ＩＮ１Ｌを介して４つの入力のうちの１
つを供給されるとともに、これらの２つの入力の排他的
論理和を計算し、その計算結果をＥＸＯＲ回路３に出力
する。ＥＸＯＲ回路２は、同様に、値が入力値変換回路
６より適宜変換された、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを
介して供給される入力を供給され、入力端子ＩＮ２Ｈ，
ＩＮ２Ｌを介して４つの入力のうちの１つを供給され、
これらの２つの入力の排他的論理和を計算し、その計算
結果をＥＸＯＲ回路３に出力する。
【００４９】ＥＸＯＲ回路３は、ＥＸＯＲ回路１の出力
とＥＸＯＲ回路２の出力との排他的論理和を計算し、そ
の計算結果を、ＥＸＯＲ回路４およびセレクタ回路５に
出力する。そして、ＥＸＯＲ回路４は、ＥＸＯＲ回路３
の出力と、入力端子ＣＩＮＨ，ＣＩＮＬを介して供給さ
れた第１のキャリーとの排他的論理和を計算し、その計
算結果を、第１のキャリーと４つの入力の５値の加算の
結果としてインバータ回路１５，１６に出力する。イン
バータ回路１５，１６は、それらの値を反転させた後、
反転後の値を出力端子ＳＯＬ，ＳＯＨを介して出力す
る。なお、図中のＳＯＨは、出力端子ＳＯＨを介して出
力される値を表している。
とＥＸＯＲ回路２の出力との排他的論理和を計算し、そ
の計算結果を、ＥＸＯＲ回路４およびセレクタ回路５に
出力する。そして、ＥＸＯＲ回路４は、ＥＸＯＲ回路３
の出力と、入力端子ＣＩＮＨ，ＣＩＮＬを介して供給さ
れた第１のキャリーとの排他的論理和を計算し、その計
算結果を、第１のキャリーと４つの入力の５値の加算の
結果としてインバータ回路１５，１６に出力する。イン
バータ回路１５，１６は、それらの値を反転させた後、
反転後の値を出力端子ＳＯＬ，ＳＯＨを介して出力す
る。なお、図中のＳＯＨは、出力端子ＳＯＨを介して出
力される値を表している。
【００５０】なお、インバータ回路１５，１６により加
算の結果の値が反転されるが、本来、ＥＸＯＲ回路４の
Ｎチャネルトランジスタ４Ａ，４Ｄの出力値は、４つの
入力のうちの入力端子ＩＮ１Ｈ，ＩＮ２Ｈ，ＩＮ３Ｈ，
ＩＮ４Ｈを介して供給される入力の値に対応して計算さ
れた値であり、また、ＥＸＯＲ回路４のＮチャネルトラ
ンジスタ４Ｂ，４Ｃの出力値は、４つの入力のうちの入
力端子ＩＮ１Ｌ，ＩＮ２Ｌ，ＩＮ３Ｌ，ＩＮ４Ｌを介し
て供給される入力の値に対応して計算された値であるの
で、ＥＸＯＲ回路４のＮチャネルトランジスタ４Ｂ，４
Ｃの出力値を、インバータ回路１６により反転した後に
出力端子ＳＯＨを介して、４つの入力のうちの入力端子
ＩＮ１Ｈ，ＩＮ２Ｈ，ＩＮ３Ｈ，ＩＮ４Ｈを介して供給
される入力の値に対応する値として出力し、ＥＸＯＲ回
路４のＮチャネルトランジスタ４Ａ，４Ｄの出力値を、
インバータ回路１５により反転した後に出力端子ＳＯＬ
を介して、４つの入力のうちの入力端子ＩＮ１Ｌ，ＩＮ
２Ｌ，ＩＮ３Ｌ，ＩＮ４Ｌを介して供給される入力の値
に対応する値として出力しても、ＥＸＯＲ回路４により
計算された値が実質的にはそのまま出力される。したが
って、インバータ回路１５，１６を取り除き、出力端子
ＳＯＬと出力端子ＳＯＨとを入れ替えるようにしてもよ
い。
算の結果の値が反転されるが、本来、ＥＸＯＲ回路４の
Ｎチャネルトランジスタ４Ａ，４Ｄの出力値は、４つの
入力のうちの入力端子ＩＮ１Ｈ，ＩＮ２Ｈ，ＩＮ３Ｈ，
ＩＮ４Ｈを介して供給される入力の値に対応して計算さ
れた値であり、また、ＥＸＯＲ回路４のＮチャネルトラ
ンジスタ４Ｂ，４Ｃの出力値は、４つの入力のうちの入
力端子ＩＮ１Ｌ，ＩＮ２Ｌ，ＩＮ３Ｌ，ＩＮ４Ｌを介し
て供給される入力の値に対応して計算された値であるの
で、ＥＸＯＲ回路４のＮチャネルトランジスタ４Ｂ，４
Ｃの出力値を、インバータ回路１６により反転した後に
出力端子ＳＯＨを介して、４つの入力のうちの入力端子
ＩＮ１Ｈ，ＩＮ２Ｈ，ＩＮ３Ｈ，ＩＮ４Ｈを介して供給
される入力の値に対応する値として出力し、ＥＸＯＲ回
路４のＮチャネルトランジスタ４Ａ，４Ｄの出力値を、
インバータ回路１５により反転した後に出力端子ＳＯＬ
を介して、４つの入力のうちの入力端子ＩＮ１Ｌ，ＩＮ
２Ｌ，ＩＮ３Ｌ，ＩＮ４Ｌを介して供給される入力の値
に対応する値として出力しても、ＥＸＯＲ回路４により
計算された値が実質的にはそのまま出力される。したが
って、インバータ回路１５，１６を取り除き、出力端子
ＳＯＬと出力端子ＳＯＨとを入れ替えるようにしてもよ
い。
【００５１】このようにして、ＥＸＯＲ回路１〜４によ
り、第１のキャリーと４つの入力の５値の加算の結果が
計算され、出力端子ＳＯＨ，ＳＯＬを介して出力され
る。
り、第１のキャリーと４つの入力の５値の加算の結果が
計算され、出力端子ＳＯＨ，ＳＯＬを介して出力され
る。
【００５２】一方、セレクタ回路５は、ＥＸＯＲ回路３
の出力の値に応じて、入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介
して供給された入力、および、入力端子ＣＩＮＨ，ＣＩ
ＮＬを介して第１のキャリーのいずれかを選択し、選択
したものを第２のキャリーとしてインバータ回路１７，
１８に出力する。インバータ回路１７，１８は、それら
の値を反転させた後、反転後の値を出力端子ＣＯＬ，Ｃ
ＯＨを介して出力する。なお、図中のＣＯＨは、出力端
子ＣＯＨを介して出力される値を表している。
の出力の値に応じて、入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介
して供給された入力、および、入力端子ＣＩＮＨ，ＣＩ
ＮＬを介して第１のキャリーのいずれかを選択し、選択
したものを第２のキャリーとしてインバータ回路１７，
１８に出力する。インバータ回路１７，１８は、それら
の値を反転させた後、反転後の値を出力端子ＣＯＬ，Ｃ
ＯＨを介して出力する。なお、図中のＣＯＨは、出力端
子ＣＯＨを介して出力される値を表している。
【００５３】なお、インバータ回路１７，１８により第
２のキャリーの結果の値が反転されるが、本来、セレク
タ回路５の第５のＮチャネルトランジスタ５Ａまたは第
７のＮチャネルトランジスタ５Ｂの出力値は、入力端子
ＩＮ２Ｈまたは入力端子ＣＩＮＨを介して供給される入
力の値であり、また、セレクタ回路５の第６のＮチャネ
ルトランジスタ５Ｃまたは第８のＮチャネルトランジス
タ５Ｄの出力値は、入力端子ＩＮ２Ｌまたは入力端子Ｃ
ＩＮＬを介して供給される入力の値であり、さらに、出
力端子ＣＯＨ，ＣＯＬを介して出力される値が互いに相
補的であるので、セレクタ回路５の第６のＮチャネルト
ランジスタ５Ｃまたは第８のＮチャネルトランジスタ５
Ｄの出力値を、インバータ回路１８により反転した後に
出力端子ＣＯＨを介して、入力端子ＩＮ２Ｌまたは入力
端子ＣＩＮＬを介して供給される入力の値に対応する値
として出力し、セレクタ回路５の第５のＮチャネルトラ
ンジスタ５Ａおよび第７のＮチャネルトランジスタ５Ｂ
の出力値を、インバータ回路１７により反転した後に出
力端子ＣＯＬを介して、入力端子ＩＮ２Ｈまたは入力端
子ＣＩＮＨを介して供給される入力の値に対応する値と
して出力しても、セレクタ回路５により選択された値が
実質的にはそのまま出力される。したがって、インバー
タ回路１７，１８を取り除き、出力端子ＣＯＬと出力端
子ＣＯＨとを入れ替えるようにしてもよい。
２のキャリーの結果の値が反転されるが、本来、セレク
タ回路５の第５のＮチャネルトランジスタ５Ａまたは第
７のＮチャネルトランジスタ５Ｂの出力値は、入力端子
ＩＮ２Ｈまたは入力端子ＣＩＮＨを介して供給される入
力の値であり、また、セレクタ回路５の第６のＮチャネ
ルトランジスタ５Ｃまたは第８のＮチャネルトランジス
タ５Ｄの出力値は、入力端子ＩＮ２Ｌまたは入力端子Ｃ
ＩＮＬを介して供給される入力の値であり、さらに、出
力端子ＣＯＨ，ＣＯＬを介して出力される値が互いに相
補的であるので、セレクタ回路５の第６のＮチャネルト
ランジスタ５Ｃまたは第８のＮチャネルトランジスタ５
Ｄの出力値を、インバータ回路１８により反転した後に
出力端子ＣＯＨを介して、入力端子ＩＮ２Ｌまたは入力
端子ＣＩＮＬを介して供給される入力の値に対応する値
として出力し、セレクタ回路５の第５のＮチャネルトラ
ンジスタ５Ａおよび第７のＮチャネルトランジスタ５Ｂ
の出力値を、インバータ回路１７により反転した後に出
力端子ＣＯＬを介して、入力端子ＩＮ２Ｈまたは入力端
子ＣＩＮＨを介して供給される入力の値に対応する値と
して出力しても、セレクタ回路５により選択された値が
実質的にはそのまま出力される。したがって、インバー
タ回路１７，１８を取り除き、出力端子ＣＯＬと出力端
子ＣＯＨとを入れ替えるようにしてもよい。
【００５４】このようにして、セレクタ回路５により、
４つの入力のうちの２つの排他的論理和と４つの入力の
うちの残りの２つの排他的論理和との排他的論理和の値
に応じて、入力端子ＣＩＮＨ，ＣＩＮＬを介して供給さ
れる第１のキャリーの値または入力端子ＩＮ２Ｈ，ＩＮ
２Ｌを介して供給される入力の値のいずれかに設定され
た第２のキャリーの値が、出力端子ＣＯＨ，ＣＯＬを介
して出力される。すなわち、入力端子ＩＮ１Ｈ，ＩＮ２
Ｈ，ＩＮ３Ｈ，ＩＮ４Ｈを介して入力される値の排他的
論理和の値が１である場合、入力端子ＣＩＮＨ，ＣＩＮ
Ｌを介して供給された第１のキャリーの値が第２のキャ
リーの値に選択され、入力端子ＩＮ１Ｈ，ＩＮ２Ｈ，Ｉ
Ｎ３Ｈ，ＩＮ４Ｈを介して入力される値の排他的論理和
の値が０である場合、入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介
して供給された入力の値が第２のキャリーの値に選択さ
れる。
４つの入力のうちの２つの排他的論理和と４つの入力の
うちの残りの２つの排他的論理和との排他的論理和の値
に応じて、入力端子ＣＩＮＨ，ＣＩＮＬを介して供給さ
れる第１のキャリーの値または入力端子ＩＮ２Ｈ，ＩＮ
２Ｌを介して供給される入力の値のいずれかに設定され
た第２のキャリーの値が、出力端子ＣＯＨ，ＣＯＬを介
して出力される。すなわち、入力端子ＩＮ１Ｈ，ＩＮ２
Ｈ，ＩＮ３Ｈ，ＩＮ４Ｈを介して入力される値の排他的
論理和の値が１である場合、入力端子ＣＩＮＨ，ＣＩＮ
Ｌを介して供給された第１のキャリーの値が第２のキャ
リーの値に選択され、入力端子ＩＮ１Ｈ，ＩＮ２Ｈ，Ｉ
Ｎ３Ｈ，ＩＮ４Ｈを介して入力される値の排他的論理和
の値が０である場合、入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介
して供給された入力の値が第２のキャリーの値に選択さ
れる。
【００５５】また、キャリー生成回路１４は、値が入力
値変換回路６より適宜変換された、入力端子ＩＮ３Ｈ，
ＩＮ３Ｌを介して供給される入力および入力端子ＩＮ４
Ｈ，ＩＮ４Ｌを介して供給される入力を供給され、それ
らの２つの入力に対する値、および入力端子ＩＮ１Ｈ，
ＩＮ１Ｌを介して供給された入力に基づいて第１のキャ
リーを計算し、出力端子ＣＯＴＨ，ＣＯＴＬを介して出
力する。すなわち、入力端子ＩＮ３Ｈを介して入力され
る値が１であり、入力端子ＩＮ４Ｈを介して入力される
値が１である場合、第１のキャリーの値は１になり、入
力端子ＩＮ３Ｈを介して入力される値が０であり、入力
端子ＩＮ４Ｈを介して入力される値が０である場合、第
１のキャリーの値は０になり、その他の場合、第１のキ
ャリーの値は、入力端子ＩＮ１Ｈを介して入力される値
と同一の値になる。このとき、第１のキャリーの値は、
図２に示すように、入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介し
て供給される入力に依存しない。なお、図中のＣＯＴＨ
は、出力端子ＣＯＴＨを介して出力される値を表してい
る。
値変換回路６より適宜変換された、入力端子ＩＮ３Ｈ，
ＩＮ３Ｌを介して供給される入力および入力端子ＩＮ４
Ｈ，ＩＮ４Ｌを介して供給される入力を供給され、それ
らの２つの入力に対する値、および入力端子ＩＮ１Ｈ，
ＩＮ１Ｌを介して供給された入力に基づいて第１のキャ
リーを計算し、出力端子ＣＯＴＨ，ＣＯＴＬを介して出
力する。すなわち、入力端子ＩＮ３Ｈを介して入力され
る値が１であり、入力端子ＩＮ４Ｈを介して入力される
値が１である場合、第１のキャリーの値は１になり、入
力端子ＩＮ３Ｈを介して入力される値が０であり、入力
端子ＩＮ４Ｈを介して入力される値が０である場合、第
１のキャリーの値は０になり、その他の場合、第１のキ
ャリーの値は、入力端子ＩＮ１Ｈを介して入力される値
と同一の値になる。このとき、第１のキャリーの値は、
図２に示すように、入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介し
て供給される入力に依存しない。なお、図中のＣＯＴＨ
は、出力端子ＣＯＴＨを介して出力される値を表してい
る。
【００５６】このようにして、キャリー生成回路１４に
より、第１のキャリーの値が計算され、出力端子ＣＯＴ
Ｈ，ＣＯＴＬを介して出力される。
より、第１のキャリーの値が計算され、出力端子ＣＯＴ
Ｈ，ＣＯＴＬを介して出力される。
【００５７】以上のように、この実施の形態１によれ
ば、入力端子ＩＮ３Ｈを介して供給された値が０であ
り、かつ、入力端子ＩＮ４Ｈを介して供給された値が１
である場合、入力端子ＩＮ３Ｈ，ＩＮ３Ｌおよび入力端
子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給された入力の値を反
転させるようにして、４つの入力の値の組合せ数を減少
させたので、４つの入力と第１のキャリーの５値を加算
する回路、第１のキャリーを計算する回路、および第２
のキャリーを計算する回路の構成を簡単化し、それらの
値の計算を高速に実行することができるという効果が得
られる。
ば、入力端子ＩＮ３Ｈを介して供給された値が０であ
り、かつ、入力端子ＩＮ４Ｈを介して供給された値が１
である場合、入力端子ＩＮ３Ｈ，ＩＮ３Ｌおよび入力端
子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給された入力の値を反
転させるようにして、４つの入力の値の組合せ数を減少
させたので、４つの入力と第１のキャリーの５値を加算
する回路、第１のキャリーを計算する回路、および第２
のキャリーを計算する回路の構成を簡単化し、それらの
値の計算を高速に実行することができるという効果が得
られる。
【００５８】なお、例えば後述のブースシフタなどによ
り生成され、入力端子ＩＮ３Ｈ，ＩＮ３Ｌおよび入力端
子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給される部分積の入力
の値は、前段の４−２コンプレッサ回路より入力端子Ｉ
Ｎ１Ｈ，ＩＮ１Ｌおよび入力端子ＩＮ２Ｈ，ＩＮ２Ｌを
介して供給される入力の値より早いタイミングで確定す
るので、入力値変換回路６による計算に起因して遅延時
間が発生することはほとんどない。
り生成され、入力端子ＩＮ３Ｈ，ＩＮ３Ｌおよび入力端
子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給される部分積の入力
の値は、前段の４−２コンプレッサ回路より入力端子Ｉ
Ｎ１Ｈ，ＩＮ１Ｌおよび入力端子ＩＮ２Ｈ，ＩＮ２Ｌを
介して供給される入力の値より早いタイミングで確定す
るので、入力値変換回路６による計算に起因して遅延時
間が発生することはほとんどない。
【００５９】実施の形態２．図３は、この発明の実施の
形態２による４−２コンプレッサ回路の構成を示す回路
図である。実施の形態２による４−２コンプレッサ回路
は、実施の形態１による４−２コンプレッサ回路の電圧
補償回路１３を取り除くとともに、ＥＸＯＲ回路４をＥ
ＸＯＲ回路２１に置き換えたものである。
形態２による４−２コンプレッサ回路の構成を示す回路
図である。実施の形態２による４−２コンプレッサ回路
は、実施の形態１による４−２コンプレッサ回路の電圧
補償回路１３を取り除くとともに、ＥＸＯＲ回路４をＥ
ＸＯＲ回路２１に置き換えたものである。
【００６０】図において、２１は、ＥＸＯＲ回路１と同
様に４つのＮチャネルトランジスタ２１Ａ〜２１Ｄで構
成され、相補的な値の２信号であるＥＸＯＲ回路３の出
力を供給され、その値と、入力端子ＣＩＮＨ，ＣＩＮＬ
を介して相補的な値の２信号として供給された第１のキ
ャリーとの排他的論理和を計算し、その計算結果を、第
１のキャリーと４つの入力の５値の加算の結果としてイ
ンバータ回路１５，１６に出力するＥＸＯＲ回路であ
る。
様に４つのＮチャネルトランジスタ２１Ａ〜２１Ｄで構
成され、相補的な値の２信号であるＥＸＯＲ回路３の出
力を供給され、その値と、入力端子ＣＩＮＨ，ＣＩＮＬ
を介して相補的な値の２信号として供給された第１のキ
ャリーとの排他的論理和を計算し、その計算結果を、第
１のキャリーと４つの入力の５値の加算の結果としてイ
ンバータ回路１５，１６に出力するＥＸＯＲ回路であ
る。
【００６１】ＥＸＯＲ回路２１において、２１Ａは、ゲ
ート端子がＥＸＯＲ回路３からの第１の信号線に接続さ
れ、残りのうちの一方の端子が入力端子ＣＩＮＨからの
第３の信号線に接続され、他方の端子がインバータ回路
１６への第５の信号線に接続された第１のＮチャネルト
ランジスタであり、２１Ｂは、ゲート端子がＥＸＯＲ回
路３からの第２の信号線に接続され、残りのうちの一方
の端子が入力端子ＣＩＮＨからの第３の信号線に接続さ
れ、他方の端子がインバータ回路１５への第６の信号線
に接続された第３のＮチャネルトランジスタであり、２
１Ｃは、ゲート端子がＥＸＯＲ回路３からの第１の信号
線に接続され、残りのうちの一方の端子が入力端子ＣＩ
ＮＬからの第４の信号線に接続され、他方の端子がイン
バータ回路１５への第６の信号線に接続された第２のＮ
チャネルトランジスタであり、２１Ｄは、ゲート端子が
ＥＸＯＲ回路３からの第２の信号線に接続され、残りの
うちの一方の端子が入力端子ＣＩＮＬからの第４の信号
線に接続され、他方の端子がインバータ回路１６への第
５の信号線に接続された第４のＮチャネルトランジスタ
である。
ート端子がＥＸＯＲ回路３からの第１の信号線に接続さ
れ、残りのうちの一方の端子が入力端子ＣＩＮＨからの
第３の信号線に接続され、他方の端子がインバータ回路
１６への第５の信号線に接続された第１のＮチャネルト
ランジスタであり、２１Ｂは、ゲート端子がＥＸＯＲ回
路３からの第２の信号線に接続され、残りのうちの一方
の端子が入力端子ＣＩＮＨからの第３の信号線に接続さ
れ、他方の端子がインバータ回路１５への第６の信号線
に接続された第３のＮチャネルトランジスタであり、２
１Ｃは、ゲート端子がＥＸＯＲ回路３からの第１の信号
線に接続され、残りのうちの一方の端子が入力端子ＣＩ
ＮＬからの第４の信号線に接続され、他方の端子がイン
バータ回路１５への第６の信号線に接続された第２のＮ
チャネルトランジスタであり、２１Ｄは、ゲート端子が
ＥＸＯＲ回路３からの第２の信号線に接続され、残りの
うちの一方の端子が入力端子ＣＩＮＬからの第４の信号
線に接続され、他方の端子がインバータ回路１６への第
５の信号線に接続された第４のＮチャネルトランジスタ
である。
【００６２】この実施の形態２による４−２コンプレッ
サ回路におけるその他の構成要素については、実施の形
態１のものと同様であるので、その説明を省略する。
サ回路におけるその他の構成要素については、実施の形
態１のものと同様であるので、その説明を省略する。
【００６３】次に動作について説明する。図４は、ＥＸ
ＯＲ回路２１の入力側（すなわちキャリー生成回路１４
の出力側）の相補的な信号のうちの一方の信号の高電圧
から低電圧へ変化するときの電圧の変化と、ＥＸＯＲ回
路２１の出力側の相補的な信号のうちの一方の信号の高
電圧から低電圧へ変化するときの電圧の変化との関係の
一例を示す図である。図５は、キャリー生成回路１４の
出力側に電圧補償回路１３が設けられている場合の、Ｅ
ＸＯＲ回路２１の入力側（すなわちキャリー生成回路１
４の出力側）の相補的な信号のうちの一方の信号の高電
圧から低電圧へ変化するときの電圧の変化と、ＥＸＯＲ
回路２１の出力側の相補的な信号のうちの一方の信号の
高電圧から低電圧へ変化するときの電圧の変化との関係
の一例を示す図である。
ＯＲ回路２１の入力側（すなわちキャリー生成回路１４
の出力側）の相補的な信号のうちの一方の信号の高電圧
から低電圧へ変化するときの電圧の変化と、ＥＸＯＲ回
路２１の出力側の相補的な信号のうちの一方の信号の高
電圧から低電圧へ変化するときの電圧の変化との関係の
一例を示す図である。図５は、キャリー生成回路１４の
出力側に電圧補償回路１３が設けられている場合の、Ｅ
ＸＯＲ回路２１の入力側（すなわちキャリー生成回路１
４の出力側）の相補的な信号のうちの一方の信号の高電
圧から低電圧へ変化するときの電圧の変化と、ＥＸＯＲ
回路２１の出力側の相補的な信号のうちの一方の信号の
高電圧から低電圧へ変化するときの電圧の変化との関係
の一例を示す図である。
【００６４】この実施の形態２による４−２コンプレッ
サ回路においては、実施の形態１における電圧補償回路
１３が取り除かれているので、出力端子ＣＯＴＨ，ＣＯ
ＴＬおよび入力端子ＣＩＮＴ，ＣＩＮＬに接続される信
号線の電圧のうちの高い方の電圧が電源電圧までプルア
ップされず、例えば図４に示すように、電源電圧からＮ
チャネルトランジスタ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
のゲート・ソース間のしきい電圧だけ低い電圧になる。
すなわち、出力端子ＣＯＴＨ，ＣＯＴＬが他の４−２コ
ンプレッサ回路の入力端子ＣＩＮＨ，ＣＩＮＬに接続さ
れるので、出力端子ＣＯＴＨ，ＣＯＴＬおよび入力端子
ＣＩＮＨ，ＣＩＮＬを介して授受される第１のキャリー
である相補的な２つの信号のうち電圧の高いものの電圧
値は、電圧補償回路９によりプルアップされた電源電圧
値からＮチャネルトランジスタ２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄのゲート・ソース間のしきい電圧だけ低い電
圧値になる。
サ回路においては、実施の形態１における電圧補償回路
１３が取り除かれているので、出力端子ＣＯＴＨ，ＣＯ
ＴＬおよび入力端子ＣＩＮＴ，ＣＩＮＬに接続される信
号線の電圧のうちの高い方の電圧が電源電圧までプルア
ップされず、例えば図４に示すように、電源電圧からＮ
チャネルトランジスタ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
のゲート・ソース間のしきい電圧だけ低い電圧になる。
すなわち、出力端子ＣＯＴＨ，ＣＯＴＬが他の４−２コ
ンプレッサ回路の入力端子ＣＩＮＨ，ＣＩＮＬに接続さ
れるので、出力端子ＣＯＴＨ，ＣＯＴＬおよび入力端子
ＣＩＮＨ，ＣＩＮＬを介して授受される第１のキャリー
である相補的な２つの信号のうち電圧の高いものの電圧
値は、電圧補償回路９によりプルアップされた電源電圧
値からＮチャネルトランジスタ２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄのゲート・ソース間のしきい電圧だけ低い電
圧値になる。
【００６５】そして、第１のキャリーの値が変化する場
合、第１のキャリーを表す相補的な２つの信号のうち電
圧の高い方の電圧値は、例えば図４に示すように、電源
電圧からＮチャネルトランジスタ２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄのゲート・ソース間のしきい電圧だけ低い電
圧値から接地電圧に向けて減少していくので、ＥＸＯＲ
回路２１のＮチャネルトランジスタ２１ＡおよびＮチャ
ネルトランジスタ２１Ｃのうちのいずれかの状態が、第
１のキャリーの値が変化するタイミングから遅延時間が
発生することなく、オフ状態からオン状態へ変化する。
合、第１のキャリーを表す相補的な２つの信号のうち電
圧の高い方の電圧値は、例えば図４に示すように、電源
電圧からＮチャネルトランジスタ２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄのゲート・ソース間のしきい電圧だけ低い電
圧値から接地電圧に向けて減少していくので、ＥＸＯＲ
回路２１のＮチャネルトランジスタ２１ＡおよびＮチャ
ネルトランジスタ２１Ｃのうちのいずれかの状態が、第
１のキャリーの値が変化するタイミングから遅延時間が
発生することなく、オフ状態からオン状態へ変化する。
【００６６】すなわち、キャリー生成回路１４の出力側
に電圧補償回路１３が設けられている場合、第１のキャ
リーである相補的な２つの信号のうち電圧の高いものの
電圧値は、例えば図５に示すように、電源電圧から接地
電圧に向けて減少していくので、ＥＸＯＲ回路２１のＮ
チャネルトランジスタ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
のうちのいずれかの状態がオフ状態からオン状態へ変化
するまでに、第１のキャリーの値が変化したタイミング
から、その電圧値が電源電圧よりＮチャネルトランジス
タ２１Ａ，２１Ｃのゲート・ソース間のしきい電圧以上
低下するまでの遅延時間が生じてしまう。なお、この遅
延時間は、電圧補償回路１３が設けられている場合、第
１のキャリーの値が変化するときには、相補的な２つの
信号のいずれかにおいて常に生じてしまうものである。
に電圧補償回路１３が設けられている場合、第１のキャ
リーである相補的な２つの信号のうち電圧の高いものの
電圧値は、例えば図５に示すように、電源電圧から接地
電圧に向けて減少していくので、ＥＸＯＲ回路２１のＮ
チャネルトランジスタ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
のうちのいずれかの状態がオフ状態からオン状態へ変化
するまでに、第１のキャリーの値が変化したタイミング
から、その電圧値が電源電圧よりＮチャネルトランジス
タ２１Ａ，２１Ｃのゲート・ソース間のしきい電圧以上
低下するまでの遅延時間が生じてしまう。なお、この遅
延時間は、電圧補償回路１３が設けられている場合、第
１のキャリーの値が変化するときには、相補的な２つの
信号のいずれかにおいて常に生じてしまうものである。
【００６７】なお、その他の動作については、実施の形
態１のものと同様であり、実施の形態２による４−２コ
ンプレッサ回路の入力の値と出力の値との関係も実施の
形態１のもの（図２）と同様であるので、それらの説明
を省略する。
態１のものと同様であり、実施の形態２による４−２コ
ンプレッサ回路の入力の値と出力の値との関係も実施の
形態１のもの（図２）と同様であるので、それらの説明
を省略する。
【００６８】以上のように、この実施の形態２によれ
ば、出力端子ＣＯＴＨ，ＣＯＴＬおよび入力端子ＣＩＮ
Ｔ，ＣＩＮＬに接続される信号線の電圧のうちの高い方
の電圧が電源電圧までプルアップされず、電源電圧から
Ｎチャネルトランジスタ２１Ａ，２１Ｂ，２１Ｃ，２１
Ｄのゲート・ソース間のしきい電圧だけ低い値になるよ
うにしたので、Ｎチャネルトランジスタのスイッチング
の遅延時間を減少させ、計算速度を向上させることがで
きるという効果が得られる。
ば、出力端子ＣＯＴＨ，ＣＯＴＬおよび入力端子ＣＩＮ
Ｔ，ＣＩＮＬに接続される信号線の電圧のうちの高い方
の電圧が電源電圧までプルアップされず、電源電圧から
Ｎチャネルトランジスタ２１Ａ，２１Ｂ，２１Ｃ，２１
Ｄのゲート・ソース間のしきい電圧だけ低い値になるよ
うにしたので、Ｎチャネルトランジスタのスイッチング
の遅延時間を減少させ、計算速度を向上させることがで
きるという効果が得られる。
【００６９】実施の形態３．図６は、この発明の実施の
形態３による４−２コンプレッサ回路の構成を示す回路
図である。実施の形態３による４−２コンプレッサ回路
は、実施の形態１による４−２コンプレッサ回路の電圧
補償回路８，１３を取り除くとともに、電圧分離回路３
１，３２を設けたものである。
形態３による４−２コンプレッサ回路の構成を示す回路
図である。実施の形態３による４−２コンプレッサ回路
は、実施の形態１による４−２コンプレッサ回路の電圧
補償回路８，１３を取り除くとともに、電圧分離回路３
１，３２を設けたものである。
【００７０】図において、３１は、入力端子ＣＩＮＨ，
ＣＩＮＬとＥＸＯＲ回路４との間に設けられ、出力側
（ＥＸＯＲ回路４側）の２つの信号線のうちの電圧が高
い方の電圧を電源電圧にプルアップし、入力側（入力端
子ＣＩＮＨ，ＣＩＮＬ側）の信号線のうち、電圧が高い
方の電圧をプルアップしない電圧分離回路（電圧保持手
段）である。
ＣＩＮＬとＥＸＯＲ回路４との間に設けられ、出力側
（ＥＸＯＲ回路４側）の２つの信号線のうちの電圧が高
い方の電圧を電源電圧にプルアップし、入力側（入力端
子ＣＩＮＨ，ＣＩＮＬ側）の信号線のうち、電圧が高い
方の電圧をプルアップしない電圧分離回路（電圧保持手
段）である。
【００７１】電圧分離回路３１において、３１Ａは、ゲ
ート端子が電源に接続され、残りのうちの一方の端子が
入力端子ＣＩＮＨに接続され、他方の端子がＥＸＯＲ回
路４のＮチャネルトランジスタ４Ｂ，４Ｄのゲート端子
に接続されたＮチャネルトランジスタであり、３１Ｂ
は、ゲート端子が電源に接続され、残りのうちの一方の
端子が入力端子ＣＩＮＬに接続され、他方の端子がＥＸ
ＯＲ回路４のＮチャネルトランジスタ４Ａ，４Ｃのゲー
ト端子に接続されたＮチャネルトランジスタであり、３
１Ｃは、ゲート端子がＮチャネルトランジスタ３１Ｂの
他方の端子に接続され、ソース端子が電源に接続され、
ドレイン端子がＮチャネルトランジスタ３１Ａの他方の
端子に接続されたＰチャネルトランジスタであり、３１
Ｄは、ゲート端子がＰチャネルトランジスタ３１Ｃのド
レイン端子に接続され、ソース端子が電源に接続され、
ドレイン端子がＰチャネルトランジスタ３１Ｃのゲート
端子に接続されたＰチャネルトランジスタである。な
お、Ｐチャネルトランジスタ３１Ｃ，３１Ｄは、電圧補
償回路７などと同様の電圧補償回路を構成している。
ート端子が電源に接続され、残りのうちの一方の端子が
入力端子ＣＩＮＨに接続され、他方の端子がＥＸＯＲ回
路４のＮチャネルトランジスタ４Ｂ，４Ｄのゲート端子
に接続されたＮチャネルトランジスタであり、３１Ｂ
は、ゲート端子が電源に接続され、残りのうちの一方の
端子が入力端子ＣＩＮＬに接続され、他方の端子がＥＸ
ＯＲ回路４のＮチャネルトランジスタ４Ａ，４Ｃのゲー
ト端子に接続されたＮチャネルトランジスタであり、３
１Ｃは、ゲート端子がＮチャネルトランジスタ３１Ｂの
他方の端子に接続され、ソース端子が電源に接続され、
ドレイン端子がＮチャネルトランジスタ３１Ａの他方の
端子に接続されたＰチャネルトランジスタであり、３１
Ｄは、ゲート端子がＰチャネルトランジスタ３１Ｃのド
レイン端子に接続され、ソース端子が電源に接続され、
ドレイン端子がＰチャネルトランジスタ３１Ｃのゲート
端子に接続されたＰチャネルトランジスタである。な
お、Ｐチャネルトランジスタ３１Ｃ，３１Ｄは、電圧補
償回路７などと同様の電圧補償回路を構成している。
【００７２】３２は、電圧分離回路３１と同様に構成さ
れ、ＥＸＯＲ回路３とセレクタ回路５との間に設けら
れ、出力側（セレクタ回路５側）の２つの信号線のうち
の電圧が高い方の電圧を電源電圧にプルアップし、入力
側（ＥＸＯＲ回路３側）の信号線のうち、電圧が高い方
の電圧をプルアップしない電圧分離回路（電圧保持手
段）である。
れ、ＥＸＯＲ回路３とセレクタ回路５との間に設けら
れ、出力側（セレクタ回路５側）の２つの信号線のうち
の電圧が高い方の電圧を電源電圧にプルアップし、入力
側（ＥＸＯＲ回路３側）の信号線のうち、電圧が高い方
の電圧をプルアップしない電圧分離回路（電圧保持手
段）である。
【００７３】なお、セレクタ回路５の第５のＮチャネル
トランジスタ５Ａおよび第６のＮチャネルトランジスタ
５Ｃのゲート端子並びに第７のＮチャネルトランジスタ
５Ｂおよび第８のＮチャネルトランジスタ５Ｄのゲート
端子は電圧分離回路３２の出力側に接続され、第７のＮ
チャネルトランジスタ５Ｂの残りのうちの一方の端子は
入力端子ＣＩＮＨに接続され、第８のＮチャネルトラン
ジスタ５Ｄの残りのうちの一方の端子は入力端子ＣＩＮ
Ｌに接続されている。
トランジスタ５Ａおよび第６のＮチャネルトランジスタ
５Ｃのゲート端子並びに第７のＮチャネルトランジスタ
５Ｂおよび第８のＮチャネルトランジスタ５Ｄのゲート
端子は電圧分離回路３２の出力側に接続され、第７のＮ
チャネルトランジスタ５Ｂの残りのうちの一方の端子は
入力端子ＣＩＮＨに接続され、第８のＮチャネルトラン
ジスタ５Ｄの残りのうちの一方の端子は入力端子ＣＩＮ
Ｌに接続されている。
【００７４】この実施の形態３による４−２コンプレッ
サ回路におけるその他の構成要素については、実施の形
態１のものと同様であるので、その説明を省略する。
サ回路におけるその他の構成要素については、実施の形
態１のものと同様であるので、その説明を省略する。
【００７５】次に動作について説明する。この実施の形
態３による４−２コンプレッサ回路においては、実施の
形態１における電圧補償回路８，１３が取り除かれてい
るとともに、電圧分離回路３１，３２が設けられている
ので、ＥＸＯＲ回路３からＥＸＯＲ回路４への２本の信
号のうちの電圧の高い方の電圧、および、入力端子ＣＩ
ＮＨ，ＣＩＮＬからセレクタ回路５への２本の信号線の
うちの電圧の高い方の電圧は電源電圧にプルアップされ
ない。したがって、実施の形態２において説明したよう
に、ＥＸＯＲ回路３からＥＸＯＲ回路４への出力の値が
変化するときに発生する遅延時間、およびセレクタ回路
５への第１のキャリーの値が変化するときに発生する遅
延時間が抑制される。
態３による４−２コンプレッサ回路においては、実施の
形態１における電圧補償回路８，１３が取り除かれてい
るとともに、電圧分離回路３１，３２が設けられている
ので、ＥＸＯＲ回路３からＥＸＯＲ回路４への２本の信
号のうちの電圧の高い方の電圧、および、入力端子ＣＩ
ＮＨ，ＣＩＮＬからセレクタ回路５への２本の信号線の
うちの電圧の高い方の電圧は電源電圧にプルアップされ
ない。したがって、実施の形態２において説明したよう
に、ＥＸＯＲ回路３からＥＸＯＲ回路４への出力の値が
変化するときに発生する遅延時間、およびセレクタ回路
５への第１のキャリーの値が変化するときに発生する遅
延時間が抑制される。
【００７６】なお、その他の動作については、実施の形
態１のものと同様であり、実施の形態３による４−２コ
ンプレッサ回路の入力の値と出力の値との関係も実施の
形態１のもの（図２）と同様であるので、それらの説明
を省略する。
態１のものと同様であり、実施の形態３による４−２コ
ンプレッサ回路の入力の値と出力の値との関係も実施の
形態１のもの（図２）と同様であるので、それらの説明
を省略する。
【００７７】以上のように、この実施の形態３によれ
ば、入力側の信号をプルアップせずに、出力側の信号線
のうちの電圧の高い方の電圧のみを電源電圧にプルアッ
プする電圧分離回路をＥＸＯＲ回路４およびセレクタ回
路５のゲート入力（Ｎチャネルトランジスタのゲートに
供給される入力）に設けたので、ゲート入力以外の入力
の２本の信号線のうちの電圧の高い方の電圧は電源電圧
にプルアップされず、実施の形態２と同様に、Ｎチャネ
ルトランジスタのスイッチングの遅延時間を減少させ、
計算速度を向上させることができるという効果が得られ
る。
ば、入力側の信号をプルアップせずに、出力側の信号線
のうちの電圧の高い方の電圧のみを電源電圧にプルアッ
プする電圧分離回路をＥＸＯＲ回路４およびセレクタ回
路５のゲート入力（Ｎチャネルトランジスタのゲートに
供給される入力）に設けたので、ゲート入力以外の入力
の２本の信号線のうちの電圧の高い方の電圧は電源電圧
にプルアップされず、実施の形態２と同様に、Ｎチャネ
ルトランジスタのスイッチングの遅延時間を減少させ、
計算速度を向上させることができるという効果が得られ
る。
【００７８】実施の形態４．図７は、この発明の実施の
形態４による４−２コンプレッサ回路の構成を示す回路
図である。実施の形態４による４−２コンプレッサ回路
は、実施の形態１による４−２コンプレッサ回路に、プ
リチャージ回路４１〜４５およびＮチャネルトランジス
タ４６〜４９を設けたものである。
形態４による４−２コンプレッサ回路の構成を示す回路
図である。実施の形態４による４−２コンプレッサ回路
は、実施の形態１による４−２コンプレッサ回路に、プ
リチャージ回路４１〜４５およびＮチャネルトランジス
タ４６〜４９を設けたものである。
【００７９】図において、４１は、ＥＸＯＲ回路２の出
力の２本の信号線の間に設けられ、プリチャージ入力端
子ＥＱＵを介して入力されるプリチャージ入力の値が０
である場合に、ＥＸＯＲ回路２の出力の２本の信号線の
電圧を電源電圧にプリジャージするプリチャージ回路
（プリチャージ手段）である。プリチャージ回路４１に
おいて、４１Ａおよび４１Ｂは、ゲート端子がプリチャ
ージ入力端子ＥＱＵに接続され、残りのうちの一方の端
子が電源に接続され、他方の端子がいずれかの信号線に
それぞれ接続されたＰチャネルトランジスタである。
力の２本の信号線の間に設けられ、プリチャージ入力端
子ＥＱＵを介して入力されるプリチャージ入力の値が０
である場合に、ＥＸＯＲ回路２の出力の２本の信号線の
電圧を電源電圧にプリジャージするプリチャージ回路
（プリチャージ手段）である。プリチャージ回路４１に
おいて、４１Ａおよび４１Ｂは、ゲート端子がプリチャ
ージ入力端子ＥＱＵに接続され、残りのうちの一方の端
子が電源に接続され、他方の端子がいずれかの信号線に
それぞれ接続されたＰチャネルトランジスタである。
【００８０】４２は、プリチャージ回路４１と同様に２
つのＰチャネルトランジスタ４２Ａ，４２Ｂで構成さ
れ、ＥＸＯＲ回路３の出力の２本の信号線の間の設けら
れ、プリチャージ入力端子ＥＱＵを介して入力されるプ
リチャージ入力の値が０である場合に、その２本の信号
線の電圧を電源電圧にプリジャージするプリチャージ回
路（プリチャージ手段）であり、４３は、プリチャージ
回路４１と同様に２つのＰチャネルトランジスタ４３
Ａ，４３Ｂで構成され、入力端子ＣＩＮＨ，ＣＩＮＬか
らＥＸＯＲ回路４への２本の信号線の間の設けられ、プ
リチャージ入力端子ＥＱＵを介して入力されるプリチャ
ージ入力の値が０である場合に、その２本の信号線の電
圧を電源電圧にプリジャージするプリチャージ回路（プ
リチャージ手段）である。
つのＰチャネルトランジスタ４２Ａ，４２Ｂで構成さ
れ、ＥＸＯＲ回路３の出力の２本の信号線の間の設けら
れ、プリチャージ入力端子ＥＱＵを介して入力されるプ
リチャージ入力の値が０である場合に、その２本の信号
線の電圧を電源電圧にプリジャージするプリチャージ回
路（プリチャージ手段）であり、４３は、プリチャージ
回路４１と同様に２つのＰチャネルトランジスタ４３
Ａ，４３Ｂで構成され、入力端子ＣＩＮＨ，ＣＩＮＬか
らＥＸＯＲ回路４への２本の信号線の間の設けられ、プ
リチャージ入力端子ＥＱＵを介して入力されるプリチャ
ージ入力の値が０である場合に、その２本の信号線の電
圧を電源電圧にプリジャージするプリチャージ回路（プ
リチャージ手段）である。
【００８１】４４は、プリチャージ回路４１と同様に２
つのＰチャネルトランジスタ４４Ａ，４４Ｂで構成さ
れ、ＥＸＯＲ回路４の出力の２本の信号線の間の設けら
れ、プリチャージ入力端子ＥＱＵを介して入力されるプ
リチャージ入力の値が０である場合に、その２本の信号
線の電圧を電源電圧にプリジャージするプリチャージ回
路（プリチャージ手段）であり、４５は、プリチャージ
回路４１と同様に２つのＰチャネルトランジスタ４５
Ａ，４５Ｂで構成され、セレクタ回路５の出力の２本の
信号線の間の設けられ、プリチャージ入力端子ＥＱＵを
介して入力されるプリチャージ入力の値が０である場合
に、その２本の信号線の電圧を電源電圧にプリジャージ
するプリチャージ回路（プリチャージ手段）である。
つのＰチャネルトランジスタ４４Ａ，４４Ｂで構成さ
れ、ＥＸＯＲ回路４の出力の２本の信号線の間の設けら
れ、プリチャージ入力端子ＥＱＵを介して入力されるプ
リチャージ入力の値が０である場合に、その２本の信号
線の電圧を電源電圧にプリジャージするプリチャージ回
路（プリチャージ手段）であり、４５は、プリチャージ
回路４１と同様に２つのＰチャネルトランジスタ４５
Ａ，４５Ｂで構成され、セレクタ回路５の出力の２本の
信号線の間の設けられ、プリチャージ入力端子ＥＱＵを
介して入力されるプリチャージ入力の値が０である場合
に、その２本の信号線の電圧を電源電圧にプリジャージ
するプリチャージ回路（プリチャージ手段）である。
【００８２】４６は、ゲート端子がプリチャージ入力端
子ＥＱＵに接続され、残りのうちの一方の端子が入力端
子ＩＮ１Ｈに接続され、他方の端子がＥＸＯＲ回路１の
第１のＮチャネルトランジスタ１Ａ、第３のＮチャネル
トランジスタ１Ｂ、およびキャリー生成回路１４のＮチ
ャネルトランジスタ１４Ａに接続されたＮチャネルトラ
ンジスタであり、４７は、ゲート端子がプリチャージ入
力端子ＥＱＵに接続され、残りのうちの一方の端子が入
力端子ＩＮ１Ｌに接続され、他方の端子がＥＸＯＲ回路
１の第２のＮチャネルトランジスタ１Ｃ、第４のＮチャ
ネルトランジスタ１Ｄ、およびキャリー生成回路１４の
Ｎチャネルトランジスタ１４Ｅに接続されたＮチャネル
トランジスタである。
子ＥＱＵに接続され、残りのうちの一方の端子が入力端
子ＩＮ１Ｈに接続され、他方の端子がＥＸＯＲ回路１の
第１のＮチャネルトランジスタ１Ａ、第３のＮチャネル
トランジスタ１Ｂ、およびキャリー生成回路１４のＮチ
ャネルトランジスタ１４Ａに接続されたＮチャネルトラ
ンジスタであり、４７は、ゲート端子がプリチャージ入
力端子ＥＱＵに接続され、残りのうちの一方の端子が入
力端子ＩＮ１Ｌに接続され、他方の端子がＥＸＯＲ回路
１の第２のＮチャネルトランジスタ１Ｃ、第４のＮチャ
ネルトランジスタ１Ｄ、およびキャリー生成回路１４の
Ｎチャネルトランジスタ１４Ｅに接続されたＮチャネル
トランジスタである。
【００８３】４８は、ゲート端子がプリチャージ入力端
子ＥＱＵに接続され、残りのうちの一方の端子が入力端
子ＩＮ２Ｈに接続され、他方の端子がＥＸＯＲ回路２の
Ｎチャネルトランジスタ２Ａ，２Ｂおよびセレクタ回路
５の第５のＮチャネルトランジスタ５Ａに接続されたＮ
チャネルトランジスタであり、４９は、ゲート端子がプ
リチャージ入力端子ＥＱＵに接続され、残りのうちの一
方の端子が入力端子ＩＮ２Ｌに接続され、他方の端子が
ＥＸＯＲ回路２のＮチャネルトランジスタ２Ｃ，２Ｄお
よびセレクタ回路５の第６のＮチャネルトランジスタ５
Ｃに接続されたＮチャネルトランジスタである。
子ＥＱＵに接続され、残りのうちの一方の端子が入力端
子ＩＮ２Ｈに接続され、他方の端子がＥＸＯＲ回路２の
Ｎチャネルトランジスタ２Ａ，２Ｂおよびセレクタ回路
５の第５のＮチャネルトランジスタ５Ａに接続されたＮ
チャネルトランジスタであり、４９は、ゲート端子がプ
リチャージ入力端子ＥＱＵに接続され、残りのうちの一
方の端子が入力端子ＩＮ２Ｌに接続され、他方の端子が
ＥＸＯＲ回路２のＮチャネルトランジスタ２Ｃ，２Ｄお
よびセレクタ回路５の第６のＮチャネルトランジスタ５
Ｃに接続されたＮチャネルトランジスタである。
【００８４】この実施の形態４による４−２コンプレッ
サ回路におけるその他の構成要素については、実施の形
態１のものと同様であるので、その説明を省略する。
サ回路におけるその他の構成要素については、実施の形
態１のものと同様であるので、その説明を省略する。
【００８５】次に動作について説明する。初期状態にお
いては、値が０のプリチャージ入力がプリチャージ入力
端子ＥＱＵを介して、プリチャージ回路４１〜４５およ
びＮチャネルトランジスタ４６〜４９に供給される。こ
の状態では、ＥＸＯＲ回路２〜４、セレクタ回路５の出
力、および入力端子ＣＩＮＨ，ＣＩＮＬからＥＸＯＲ回
路４への第１のキャリーの入力の２本の信号線の電圧が
電源電圧にプリチャージされる。このとき出力端子ＳＯ
Ｈ，ＳＯＬを介して値がともに０である２つの信号が４
つの入力の加算の結果として他の４−２コンプレッサ回
路の入力端子ＩＮ１Ｈ，ＩＮ１Ｌに対して出力されると
ともに、出力端子ＣＯＨ，ＣＯＬを介して値がともに０
である２つの信号が第２のキャリーとして他の４−２コ
ンプレッサ回路の入力端子ＩＮ２Ｈ，ＩＮ２Ｌに対して
出力されるが、Ｎチャネルトランジスタ４６〜４９はオ
フ状態であり、それらの値は、ＥＸＯＲ回路１，２、セ
レクタ回路５およびキャリー生成回路１４に伝達されな
いので、特に問題は生じない。
いては、値が０のプリチャージ入力がプリチャージ入力
端子ＥＱＵを介して、プリチャージ回路４１〜４５およ
びＮチャネルトランジスタ４６〜４９に供給される。こ
の状態では、ＥＸＯＲ回路２〜４、セレクタ回路５の出
力、および入力端子ＣＩＮＨ，ＣＩＮＬからＥＸＯＲ回
路４への第１のキャリーの入力の２本の信号線の電圧が
電源電圧にプリチャージされる。このとき出力端子ＳＯ
Ｈ，ＳＯＬを介して値がともに０である２つの信号が４
つの入力の加算の結果として他の４−２コンプレッサ回
路の入力端子ＩＮ１Ｈ，ＩＮ１Ｌに対して出力されると
ともに、出力端子ＣＯＨ，ＣＯＬを介して値がともに０
である２つの信号が第２のキャリーとして他の４−２コ
ンプレッサ回路の入力端子ＩＮ２Ｈ，ＩＮ２Ｌに対して
出力されるが、Ｎチャネルトランジスタ４６〜４９はオ
フ状態であり、それらの値は、ＥＸＯＲ回路１，２、セ
レクタ回路５およびキャリー生成回路１４に伝達されな
いので、特に問題は生じない。
【００８６】そして、入力端子ＩＮ１Ｈ，ＩＮ１Ｌ，Ｉ
Ｎ２Ｈ，ＩＮ２Ｌを介して入力が供給される直前に、プ
リチャージ入力の値を０から１へ変化させる。例えば、
図示せぬ所定の回路を設けて、入力端子ＩＮ１Ｈ，ＩＮ
１Ｌまたは入力端子ＩＮ２Ｈ，ＩＮ２Ｌに接続された前
段の４−２コンプレッサ回路による計算が開始されたタ
イミングでプリチャージ入力の値を０から１へ変化させ
る。そして、入力が供給されると、その値に応じて、プ
リチャージされていた２本の信号線のうちの１本の電圧
が電源電圧から接地電圧へ変化する。
Ｎ２Ｈ，ＩＮ２Ｌを介して入力が供給される直前に、プ
リチャージ入力の値を０から１へ変化させる。例えば、
図示せぬ所定の回路を設けて、入力端子ＩＮ１Ｈ，ＩＮ
１Ｌまたは入力端子ＩＮ２Ｈ，ＩＮ２Ｌに接続された前
段の４−２コンプレッサ回路による計算が開始されたタ
イミングでプリチャージ入力の値を０から１へ変化させ
る。そして、入力が供給されると、その値に応じて、プ
リチャージされていた２本の信号線のうちの１本の電圧
が電源電圧から接地電圧へ変化する。
【００８７】その後の動作については、実施の形態１の
ものと同様であり、実施の形態４による４−２コンプレ
ッサ回路の入力の値と出力の値との関係も実施の形態１
のもの（図２）と同様であるので、それらの説明を省略
する。
ものと同様であり、実施の形態４による４−２コンプレ
ッサ回路の入力の値と出力の値との関係も実施の形態１
のもの（図２）と同様であるので、それらの説明を省略
する。
【００８８】以上のように、この実施の形態４によれ
ば、入力端子ＩＮ１Ｈ，ＩＮ１Ｌ，ＩＮ２Ｈ，ＩＮ２Ｌ
を介して入力が供給される直前まで２本の信号線の電圧
が電源電圧にプルアップされ、入力の供給に伴い、２本
の信号線のうちの１本の電圧が電源電圧から接地電圧へ
変化するようにしたので、比較的に時間を要する接地電
圧から電源電圧への変化が起こらず、各回路の出力の値
が確定するまでの時間を短縮することができるという効
果が得られる。
ば、入力端子ＩＮ１Ｈ，ＩＮ１Ｌ，ＩＮ２Ｈ，ＩＮ２Ｌ
を介して入力が供給される直前まで２本の信号線の電圧
が電源電圧にプルアップされ、入力の供給に伴い、２本
の信号線のうちの１本の電圧が電源電圧から接地電圧へ
変化するようにしたので、比較的に時間を要する接地電
圧から電源電圧への変化が起こらず、各回路の出力の値
が確定するまでの時間を短縮することができるという効
果が得られる。
【００８９】なお、プリチャージする電圧は電源電圧に
限定されず、例えば、電源電圧と接地電圧との中間電圧
に信号線をプリチャージするようにしてもよい。その場
合、一方の信号線の電圧が中間電圧から電源電圧に変化
し、他方の信号線の電圧が中間電圧から接地電圧に変化
するので、中間電圧にプリチャージするようにしても、
各回路の出力の値が確定するまでの時間を短縮すること
ができるという効果が得られる。
限定されず、例えば、電源電圧と接地電圧との中間電圧
に信号線をプリチャージするようにしてもよい。その場
合、一方の信号線の電圧が中間電圧から電源電圧に変化
し、他方の信号線の電圧が中間電圧から接地電圧に変化
するので、中間電圧にプリチャージするようにしても、
各回路の出力の値が確定するまでの時間を短縮すること
ができるという効果が得られる。
【００９０】実施の形態５．図８は、この発明の実施の
形態５による４−２コンプレッサ回路の構成を示す回路
図である。図において、５１は、入力値変換回路６と同
様に、８つのＮチャネルトランジスタ５１Ａ〜５１Ｈで
構成され、入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介して４つの
入力のうちの１つを供給され、入力端子ＩＮ４Ｈ，ＩＮ
４Ｌを介して４つの入力のうちの他の１つを供給され、
入力端子ＩＮ３Ｈを介して供給された値が０であり、か
つ入力端子ＩＮ４Ｈを介して供給された値が１である場
合、それぞれの入力の値を反転させて、入力端子ＩＮ３
Ｈ，ＩＮ３Ｌを介して供給された入力の反転後の値をＥ
ＸＯＲ回路５４およびセレクタ回路６１に出力し、入力
端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給された入力の反転
後の値をＥＸＯＲ回路５４、キャリー生成回路５７およ
びセレクタ回路６０に出力し、一方、入力端子ＩＮ３Ｈ
を介して供給された値が０ではないか、あるいは入力端
子ＩＮ４Ｈを介して供給された値が１ではない場合、入
力端子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給された入力の値
をそのままＥＸＯＲ回路５４およびセレクタ回路６１に
出力し、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給され
た入力の値をそのままＥＸＯＲ回路５４、キャリー生成
回路５７およびセレクタ回路６０に出力する入力値変換
回路（入力値変換手段）である。
形態５による４−２コンプレッサ回路の構成を示す回路
図である。図において、５１は、入力値変換回路６と同
様に、８つのＮチャネルトランジスタ５１Ａ〜５１Ｈで
構成され、入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介して４つの
入力のうちの１つを供給され、入力端子ＩＮ４Ｈ，ＩＮ
４Ｌを介して４つの入力のうちの他の１つを供給され、
入力端子ＩＮ３Ｈを介して供給された値が０であり、か
つ入力端子ＩＮ４Ｈを介して供給された値が１である場
合、それぞれの入力の値を反転させて、入力端子ＩＮ３
Ｈ，ＩＮ３Ｌを介して供給された入力の反転後の値をＥ
ＸＯＲ回路５４およびセレクタ回路６１に出力し、入力
端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給された入力の反転
後の値をＥＸＯＲ回路５４、キャリー生成回路５７およ
びセレクタ回路６０に出力し、一方、入力端子ＩＮ３Ｈ
を介して供給された値が０ではないか、あるいは入力端
子ＩＮ４Ｈを介して供給された値が１ではない場合、入
力端子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給された入力の値
をそのままＥＸＯＲ回路５４およびセレクタ回路６１に
出力し、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給され
た入力の値をそのままＥＸＯＲ回路５４、キャリー生成
回路５７およびセレクタ回路６０に出力する入力値変換
回路（入力値変換手段）である。
【００９１】５４は、ＥＸＯＲ回路１と同様に４つのＮ
チャネルトランジスタ５４Ａ〜５４Ｄで構成され、入力
端子ＩＮ３Ｈ，ＩＮ３Ｌを介して相補的な値の２つの信
号として入力値変換回路５１に供給された入力を、その
ままの値または入力値変換回路５１により変換された値
で供給されるとともに、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを
介して相補的な値の２つの信号として入力値変換回路５
１に供給された入力を、そのままの値または入力値変換
回路５１により変換された値で供給され、それらの値の
排他的論理和を計算し、その計算結果を、相補的な値の
２信号としてＥＸＯＲ回路５９およびセレクタ回路６０
に出力するＥＸＯＲ回路（加算手段）である。
チャネルトランジスタ５４Ａ〜５４Ｄで構成され、入力
端子ＩＮ３Ｈ，ＩＮ３Ｌを介して相補的な値の２つの信
号として入力値変換回路５１に供給された入力を、その
ままの値または入力値変換回路５１により変換された値
で供給されるとともに、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを
介して相補的な値の２つの信号として入力値変換回路５
１に供給された入力を、そのままの値または入力値変換
回路５１により変換された値で供給され、それらの値の
排他的論理和を計算し、その計算結果を、相補的な値の
２信号としてＥＸＯＲ回路５９およびセレクタ回路６０
に出力するＥＸＯＲ回路（加算手段）である。
【００９２】５５は、ＥＸＯＲ回路１と同様に４つのＮ
チャネルトランジスタ５５Ａ〜５５Ｄで構成され、入力
端子ＩＮ１Ｈ，ＩＮ１Ｌを介して相補的な値の２信号と
して供給された入力と、入力端子ＩＮ２Ｈ，ＩＮ２Ｌを
介して相補的な値の２信号として供給された入力との排
他的論理和を計算し、その計算結果を、相補的な値の２
信号として、キャリー生成回路５７、ＥＸＯＲ回路５
９、セレクタ回路６０およびセレクタ回路６１に出力す
るＥＸＯＲ回路（加算手段）である。
チャネルトランジスタ５５Ａ〜５５Ｄで構成され、入力
端子ＩＮ１Ｈ，ＩＮ１Ｌを介して相補的な値の２信号と
して供給された入力と、入力端子ＩＮ２Ｈ，ＩＮ２Ｌを
介して相補的な値の２信号として供給された入力との排
他的論理和を計算し、その計算結果を、相補的な値の２
信号として、キャリー生成回路５７、ＥＸＯＲ回路５
９、セレクタ回路６０およびセレクタ回路６１に出力す
るＥＸＯＲ回路（加算手段）である。
【００９３】５９は、ＥＸＯＲ回路１と同様に４つのＮ
チャネルトランジスタ５９Ａ〜５９Ｄで構成され、相補
的な値の２信号であるＥＸＯＲ回路５４の出力と、相補
的な値の２信号であるＥＸＯＲ回路５５の出力との排他
的論理和を計算し、その計算結果を、相補的な値の２信
号としてＥＸＯＲ回路６２に出力するＥＸＯＲ回路（加
算手段）である。
チャネルトランジスタ５９Ａ〜５９Ｄで構成され、相補
的な値の２信号であるＥＸＯＲ回路５４の出力と、相補
的な値の２信号であるＥＸＯＲ回路５５の出力との排他
的論理和を計算し、その計算結果を、相補的な値の２信
号としてＥＸＯＲ回路６２に出力するＥＸＯＲ回路（加
算手段）である。
【００９４】６２は、ＥＸＯＲ回路１と同様に４つのＮ
チャネルトランジスタ６２Ａ〜６２Ｄで構成され、相補
的な値の２信号であるＥＸＯＲ回路５９の出力と、入力
端子ＣＩＮＨ，ＣＩＮＬを介して相補的な値の２信号と
して供給された第１のキャリーとの排他的論理和を計算
し、その計算結果を、相補的な値の２信号としてインバ
ータ回路６６，６７に出力するＥＸＯＲ回路（加算手
段）である。
チャネルトランジスタ６２Ａ〜６２Ｄで構成され、相補
的な値の２信号であるＥＸＯＲ回路５９の出力と、入力
端子ＣＩＮＨ，ＣＩＮＬを介して相補的な値の２信号と
して供給された第１のキャリーとの排他的論理和を計算
し、その計算結果を、相補的な値の２信号としてインバ
ータ回路６６，６７に出力するＥＸＯＲ回路（加算手
段）である。
【００９５】５７は、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介
して相補的な値の２つの信号として入力値変換回路５１
に供給された入力を、そのままの値または入力値変換回
路５１により変換された値で供給されるとともに、ＥＸ
ＯＲ回路５５の出力を供給され、それらの値、並びに、
入力端子ＩＮ１Ｈ，ＩＮ１Ｌを介して相補的な値の２信
号として供給された入力、および入力端子ＩＮ２Ｈ，Ｉ
Ｎ２Ｌを介して相補的な値の２信号として供給された入
力に基づいて第１のキャリーを計算し、相補的な値の２
信号として出力端子ＣＯＴＨ，ＣＯＴＬを介して出力す
るキャリー生成回路（キャリー計算手段）である。
して相補的な値の２つの信号として入力値変換回路５１
に供給された入力を、そのままの値または入力値変換回
路５１により変換された値で供給されるとともに、ＥＸ
ＯＲ回路５５の出力を供給され、それらの値、並びに、
入力端子ＩＮ１Ｈ，ＩＮ１Ｌを介して相補的な値の２信
号として供給された入力、および入力端子ＩＮ２Ｈ，Ｉ
Ｎ２Ｌを介して相補的な値の２信号として供給された入
力に基づいて第１のキャリーを計算し、相補的な値の２
信号として出力端子ＣＯＴＨ，ＣＯＴＬを介して出力す
るキャリー生成回路（キャリー計算手段）である。
【００９６】キャリー生成回路５７においては、５７Ａ
は、ゲート端子がＥＸＯＲ回路５５のＮチャネルトラン
ジスタ５５Ａ，５５Ｄに接続され、残りのうちの一方の
端子が入力値変換回路５１のＮチャネルトランジスタ５
１Ｃに接続され、他方の端子が出力端子ＣＯＴＨに接続
されたＮチャネルトランジスタであり、５７Ｂは、ゲー
ト端子が入力端子ＩＮ２Ｌに接続され、残りのうちの一
方の端子がＮチャネルトランジスタ５７Ｃに接続され、
他方の端子が出力端子ＣＯＴＨに接続されたＮチャネル
トランジスタであり、５７Ｃは、ゲート端子が入力端子
ＩＮ１Ｌに接続され、残りのうちの一方の端子が接地さ
れ、他方の端子がＮチャネルトランジスタ５７Ｂに接続
されたＮチャネルトランジスタである。
は、ゲート端子がＥＸＯＲ回路５５のＮチャネルトラン
ジスタ５５Ａ，５５Ｄに接続され、残りのうちの一方の
端子が入力値変換回路５１のＮチャネルトランジスタ５
１Ｃに接続され、他方の端子が出力端子ＣＯＴＨに接続
されたＮチャネルトランジスタであり、５７Ｂは、ゲー
ト端子が入力端子ＩＮ２Ｌに接続され、残りのうちの一
方の端子がＮチャネルトランジスタ５７Ｃに接続され、
他方の端子が出力端子ＣＯＴＨに接続されたＮチャネル
トランジスタであり、５７Ｃは、ゲート端子が入力端子
ＩＮ１Ｌに接続され、残りのうちの一方の端子が接地さ
れ、他方の端子がＮチャネルトランジスタ５７Ｂに接続
されたＮチャネルトランジスタである。
【００９７】５７Ｄは、ゲート端子がＥＸＯＲ回路５５
のＮチャネルトランジスタ５５Ａ，５５Ｄに接続され、
残りのうちの一方の端子が入力値変換回路５１のＮチャ
ネルトランジスタ５１Ｄに接続され、他方の端子が出力
端子ＣＯＴＬに接続されたＮチャネルトランジスタであ
り、５７Ｅは、ゲート端子が入力端子ＩＮ２Ｈに接続さ
れ、残りのうちの一方の端子がＮチャネルトランジスタ
５７Ｆに接続され、他方の端子が出力端子ＣＯＴＬに接
続されたＮチャネルトランジスタであり、５７Ｆは、ゲ
ート端子が入力端子ＩＮ１Ｈに接続され、残りのうちの
一方の端子が接地され、他方の端子がＮチャネルトラン
ジスタ５７Ｅに接続されたＮチャネルトランジスタであ
る。
のＮチャネルトランジスタ５５Ａ，５５Ｄに接続され、
残りのうちの一方の端子が入力値変換回路５１のＮチャ
ネルトランジスタ５１Ｄに接続され、他方の端子が出力
端子ＣＯＴＬに接続されたＮチャネルトランジスタであ
り、５７Ｅは、ゲート端子が入力端子ＩＮ２Ｈに接続さ
れ、残りのうちの一方の端子がＮチャネルトランジスタ
５７Ｆに接続され、他方の端子が出力端子ＣＯＴＬに接
続されたＮチャネルトランジスタであり、５７Ｆは、ゲ
ート端子が入力端子ＩＮ１Ｈに接続され、残りのうちの
一方の端子が接地され、他方の端子がＮチャネルトラン
ジスタ５７Ｅに接続されたＮチャネルトランジスタであ
る。
【００９８】６０は、セレクタ回路５と同様に４つのＮ
チャネルトランジスタ６０Ａ〜６０Ｄで構成され、入力
端子ＩＮ４Ｈ，ＩＮ４Ｌを介して相補的な値の２つの信
号として入力値変換回路５１に供給された入力を、その
ままの値または入力値変換回路５１により変換された値
で供給され、その入力の値、およびＥＸＯＲ回路５４の
相補的な値の２信号である出力のいずれかを、相補的な
値の２信号であるＥＸＯＲ回路５５の出力の値に応じて
選択し、選択したものをセレクタ回路６３に出力するセ
レクタ回路（第１の選択手段）である。
チャネルトランジスタ６０Ａ〜６０Ｄで構成され、入力
端子ＩＮ４Ｈ，ＩＮ４Ｌを介して相補的な値の２つの信
号として入力値変換回路５１に供給された入力を、その
ままの値または入力値変換回路５１により変換された値
で供給され、その入力の値、およびＥＸＯＲ回路５４の
相補的な値の２信号である出力のいずれかを、相補的な
値の２信号であるＥＸＯＲ回路５５の出力の値に応じて
選択し、選択したものをセレクタ回路６３に出力するセ
レクタ回路（第１の選択手段）である。
【００９９】６１は、セレクタ回路５と同様に４つのＮ
チャネルトランジスタ６１Ａ〜６１Ｄで構成され、入力
端子ＩＮ３Ｈ，ＩＮ３Ｌを介して相補的な値の２つの信
号として入力値変換回路５１に供給された入力を、その
ままの値または入力値変換回路５１により変換された値
で供給され、その入力の値、および所定の固定値のいず
れかを、相補的な値の２信号であるＥＸＯＲ回路５５の
出力の値に応じて選択し、選択したものをセレクタ回路
６３に出力するセレクタ回路（第２の選択手段）であ
る。
チャネルトランジスタ６１Ａ〜６１Ｄで構成され、入力
端子ＩＮ３Ｈ，ＩＮ３Ｌを介して相補的な値の２つの信
号として入力値変換回路５１に供給された入力を、その
ままの値または入力値変換回路５１により変換された値
で供給され、その入力の値、および所定の固定値のいず
れかを、相補的な値の２信号であるＥＸＯＲ回路５５の
出力の値に応じて選択し、選択したものをセレクタ回路
６３に出力するセレクタ回路（第２の選択手段）であ
る。
【０１００】６３は、セレクタ回路５と同様に４つのＮ
チャネルトランジスタ６３Ａ〜６３Ｄで構成され、セレ
クタ回路６０からの相補的な値の２つの信号およびセレ
クタ回路６１からの相補的な値の２つの信号のいずれか
を、入力端子ＣＩＮＨ，ＣＩＮＬを介して相補的な値の
２つの信号として入力される第１のキャリーの値に応じ
て選択し、選択したものをインバータ回路６８，６９に
出力するセレクタ回路（第３の選択手段）である。
チャネルトランジスタ６３Ａ〜６３Ｄで構成され、セレ
クタ回路６０からの相補的な値の２つの信号およびセレ
クタ回路６１からの相補的な値の２つの信号のいずれか
を、入力端子ＣＩＮＨ，ＣＩＮＬを介して相補的な値の
２つの信号として入力される第１のキャリーの値に応じ
て選択し、選択したものをインバータ回路６８，６９に
出力するセレクタ回路（第３の選択手段）である。
【０１０１】５２，５３，５８，６４および６５は、電
圧補償回路７と同様に構成され、入力値変換回路５１、
キャリー生成回路５７、ＥＸＯＲ回路６２、およびセレ
クタ回路６３の出力に設けられた電圧補償回路である。
圧補償回路７と同様に構成され、入力値変換回路５１、
キャリー生成回路５７、ＥＸＯＲ回路６２、およびセレ
クタ回路６３の出力に設けられた電圧補償回路である。
【０１０２】６６は、ＥＸＯＲ回路６２のＮチャネルト
ランジスタ６２Ｂ，６２Ｃに接続され、ＥＸＯＲ回路６
２からの出力値を反転させた値を、４つの入力と第１の
キャリーの加算の結果である相補的な値の２信号のうち
の一方として、出力端子ＳＯＬを介して出力するインバ
ータ回路であり、６７は、ＥＸＯＲ回路６２のＮチャネ
ルトランジス６２Ａ，６２Ｄに接続され、ＥＸＯＲ回路
６２からの出力値を反転させた値を、４つの入力と第１
のキャリーの加算の結果である相補的な値の２信号のう
ちの他方として、出力端子ＳＯＨを介して出力するイン
バータ回路である。
ランジスタ６２Ｂ，６２Ｃに接続され、ＥＸＯＲ回路６
２からの出力値を反転させた値を、４つの入力と第１の
キャリーの加算の結果である相補的な値の２信号のうち
の一方として、出力端子ＳＯＬを介して出力するインバ
ータ回路であり、６７は、ＥＸＯＲ回路６２のＮチャネ
ルトランジス６２Ａ，６２Ｄに接続され、ＥＸＯＲ回路
６２からの出力値を反転させた値を、４つの入力と第１
のキャリーの加算の結果である相補的な値の２信号のう
ちの他方として、出力端子ＳＯＨを介して出力するイン
バータ回路である。
【０１０３】６８は、セレクタ回路６３のＮチャネルト
ランジスタ６３Ａ，６３Ｂに接続され、セレクタ回路６
３からの出力値を反転させた値を、第２のキャリーであ
る相補的な値の２信号のうちの一方として、出力端子Ｃ
ＯＨを介して出力するインバータ回路であり、６９は、
セレクタ回路６３のＮチャネルトランジスタ６３Ｃ，６
３Ｄに接続され、セレクタ回路６３からの出力値を反転
させた値を、第２のキャリーである相補的な値の２信号
のうちの他方として、出力端子ＣＯＬを介して出力する
インバータ回路である。
ランジスタ６３Ａ，６３Ｂに接続され、セレクタ回路６
３からの出力値を反転させた値を、第２のキャリーであ
る相補的な値の２信号のうちの一方として、出力端子Ｃ
ＯＨを介して出力するインバータ回路であり、６９は、
セレクタ回路６３のＮチャネルトランジスタ６３Ｃ，６
３Ｄに接続され、セレクタ回路６３からの出力値を反転
させた値を、第２のキャリーである相補的な値の２信号
のうちの他方として、出力端子ＣＯＬを介して出力する
インバータ回路である。
【０１０４】なお、乗算器において、被乗数のビット方
向に４−２コンプレッサ回路同士が接続される場合、例
えば、出力端子ＣＯＴＨは入力端子ＣＩＮＨに接続さ
れ、出力端子ＣＯＴＬは入力端子ＣＩＮＬに接続され、
乗数のビット方向に４−２コンプレッサ回路同士が接続
される場合、例えば、出力端子ＳＯＨは入力端子ＩＮ１
Ｈに接続され、出力端子ＳＯＬは入力端子ＩＮ１Ｌに接
続され、出力端子ＣＯＨは入力端子ＩＮ２Ｈに接続さ
れ、出力端子ＣＯＬは入力端子ＩＮ２Ｌに接続される。
向に４−２コンプレッサ回路同士が接続される場合、例
えば、出力端子ＣＯＴＨは入力端子ＣＩＮＨに接続さ
れ、出力端子ＣＯＴＬは入力端子ＣＩＮＬに接続され、
乗数のビット方向に４−２コンプレッサ回路同士が接続
される場合、例えば、出力端子ＳＯＨは入力端子ＩＮ１
Ｈに接続され、出力端子ＳＯＬは入力端子ＩＮ１Ｌに接
続され、出力端子ＣＯＨは入力端子ＩＮ２Ｈに接続さ
れ、出力端子ＣＯＬは入力端子ＩＮ２Ｌに接続される。
【０１０５】次に動作について説明する。図９は、実施
の形態５による４−２コンプレッサ回路の入力の値と出
力の値との関係を説明する図である。
の形態５による４−２コンプレッサ回路の入力の値と出
力の値との関係を説明する図である。
【０１０６】まず、図９に示すように、相補的な値を有
する２つの信号として入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介
して供給される入力のうちの入力端子ＩＮ３Ｈを介して
供給された値が０であり、かつ、入力端子ＩＮ４Ｈ，Ｉ
Ｎ４Ｌを介して供給される入力のうちの入力端子ＩＮ４
Ｈを介して供給された値が１である場合、入力値変換回
路５１は、それぞれの入力の値を反転させて、入力端子
ＩＮ３Ｈ，ＩＮ３Ｌを介して供給された入力の反転後の
値（図中のＩＮ３Ｈ’）をＥＸＯＲ回路５４およびセレ
クタ回路６１に出力し、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを
介して供給された入力の反転後の値（図中のＩＮ４
Ｈ’）をＥＸＯＲ回路５４、キャリー生成回路５７およ
びセレクタ回路６０に出力する。一方、入力端子ＩＮ３
Ｈを介して供給された値が０ではないか、あるいは、入
力端子ＩＮ４Ｈを介して供給された値が１ではない場
合、入力値変換回路５１は、入力端子ＩＮ３Ｈ，ＩＮ３
Ｌを介して供給された入力の値をそのままＥＸＯＲ回路
５４およびセレクタ回路６１に出力し、入力端子ＩＮ４
Ｈ，ＩＮ４Ｌを介して供給された入力の値をそのままＥ
ＸＯＲ回路５４、キャリー生成回路５７およびセレクタ
回路６０に出力する。
する２つの信号として入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介
して供給される入力のうちの入力端子ＩＮ３Ｈを介して
供給された値が０であり、かつ、入力端子ＩＮ４Ｈ，Ｉ
Ｎ４Ｌを介して供給される入力のうちの入力端子ＩＮ４
Ｈを介して供給された値が１である場合、入力値変換回
路５１は、それぞれの入力の値を反転させて、入力端子
ＩＮ３Ｈ，ＩＮ３Ｌを介して供給された入力の反転後の
値（図中のＩＮ３Ｈ’）をＥＸＯＲ回路５４およびセレ
クタ回路６１に出力し、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを
介して供給された入力の反転後の値（図中のＩＮ４
Ｈ’）をＥＸＯＲ回路５４、キャリー生成回路５７およ
びセレクタ回路６０に出力する。一方、入力端子ＩＮ３
Ｈを介して供給された値が０ではないか、あるいは、入
力端子ＩＮ４Ｈを介して供給された値が１ではない場
合、入力値変換回路５１は、入力端子ＩＮ３Ｈ，ＩＮ３
Ｌを介して供給された入力の値をそのままＥＸＯＲ回路
５４およびセレクタ回路６１に出力し、入力端子ＩＮ４
Ｈ，ＩＮ４Ｌを介して供給された入力の値をそのままＥ
ＸＯＲ回路５４、キャリー生成回路５７およびセレクタ
回路６０に出力する。
【０１０７】ＥＸＯＲ回路５４は、このようにして値が
入力値変換回路５１より適宜変換された、入力端子ＩＮ
３Ｈ，ＩＮ３Ｌを介して供給される入力、および入力端
子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給される入力を供給さ
れ、これらの２つの入力の排他的論理和を計算し、その
計算結果をＥＸＯＲ回路５９およびセレクタ回路６０に
出力する。なお、図中のＡは、その計算結果のうちのＮ
チャネルトランジスタ５４Ｃ，５４Ｂの出力値を表して
いる。
入力値変換回路５１より適宜変換された、入力端子ＩＮ
３Ｈ，ＩＮ３Ｌを介して供給される入力、および入力端
子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給される入力を供給さ
れ、これらの２つの入力の排他的論理和を計算し、その
計算結果をＥＸＯＲ回路５９およびセレクタ回路６０に
出力する。なお、図中のＡは、その計算結果のうちのＮ
チャネルトランジスタ５４Ｃ，５４Ｂの出力値を表して
いる。
【０１０８】一方、ＥＸＯＲ回路５５は、入力端子ＩＮ
１Ｈ，ＩＮ１Ｌを介して供給される入力と、入力端子Ｉ
Ｎ２Ｈ，ＩＮ２Ｌを介して供給される入力との排他的論
理和を計算し、その計算結果をキャリー生成回路５７、
ＥＸＯＲ回路５９、セレクタ回路６０およびセレクタ回
路６１に出力する。
１Ｈ，ＩＮ１Ｌを介して供給される入力と、入力端子Ｉ
Ｎ２Ｈ，ＩＮ２Ｌを介して供給される入力との排他的論
理和を計算し、その計算結果をキャリー生成回路５７、
ＥＸＯＲ回路５９、セレクタ回路６０およびセレクタ回
路６１に出力する。
【０１０９】そして、ＥＸＯＲ回路５９は、ＥＸＯＲ回
路５４の出力とＥＸＯＲ回路５５の出力との排他的論理
和を計算し、その計算結果を、ＥＸＯＲ回路６２に出力
する。ＥＸＯＲ回路６２は、ＥＸＯＲ回路５９の出力
と、入力端子ＣＩＮＨ，ＣＩＮＬを介して供給された第
１のキャリーとの排他的論理和を計算し、その計算結果
を、第１のキャリーと４つの入力の５値の加算の結果と
して、相補的な値の２信号としてインバータ回路６６，
６７に出力する。インバータ回路６６，６７は、それら
の値を反転させた後、反転後の値を出力端子ＳＯＬ，Ｓ
ＯＨを介して出力する。なお、図中のＳＯＨは、出力端
子ＳＯＨを介して出力される値を表している。
路５４の出力とＥＸＯＲ回路５５の出力との排他的論理
和を計算し、その計算結果を、ＥＸＯＲ回路６２に出力
する。ＥＸＯＲ回路６２は、ＥＸＯＲ回路５９の出力
と、入力端子ＣＩＮＨ，ＣＩＮＬを介して供給された第
１のキャリーとの排他的論理和を計算し、その計算結果
を、第１のキャリーと４つの入力の５値の加算の結果と
して、相補的な値の２信号としてインバータ回路６６，
６７に出力する。インバータ回路６６，６７は、それら
の値を反転させた後、反転後の値を出力端子ＳＯＬ，Ｓ
ＯＨを介して出力する。なお、図中のＳＯＨは、出力端
子ＳＯＨを介して出力される値を表している。
【０１１０】なお、インバータ回路６６，６７により加
算の結果の値が反転されるが、本来、ＥＸＯＲ回路６２
のＮチャネルトランジスタ６２Ｂ，６２Ｃの出力値は、
４つの入力のうちの入力端子ＩＮ１Ｈ，ＩＮ２Ｈ，ＩＮ
３Ｈ，ＩＮ４Ｈを介して供給される入力の値に対応して
計算された値であり、また、ＥＸＯＲ回路６２のＮチャ
ネルトランジスタ６２Ａ，６２Ｄの出力値は、４つの入
力のうちの入力端子ＩＮ１Ｌ，ＩＮ２Ｌ，ＩＮ３Ｌ，Ｉ
Ｎ４Ｌを介して供給される入力の値に対応して計算され
た値であるので、ＥＸＯＲ回路６２のＮチャネルトラン
ジスタ６２Ａ，６２Ｄの出力値を、インバータ回路６７
により反転した後に出力端子ＳＯＨを介して、４つの入
力のうちの入力端子ＩＮ１Ｈ，ＩＮ２Ｈ，ＩＮ３Ｈ，Ｉ
Ｎ４Ｈを介して供給される入力の値に対応する値として
出力し、ＥＸＯＲ回路６２のＮチャネルトランジスタ６
２Ｂ，６２Ｃの出力値を、インバータ回路６６により反
転した後に出力端子ＳＯＬを介して、４つの入力のうち
の入力端子ＩＮ１Ｌ，ＩＮ２Ｌ，ＩＮ３Ｌ，ＩＮ４Ｌを
介して供給される入力の値に対応する値として出力して
も、ＥＸＯＲ回路６２により計算された値が実質的には
そのまま出力される。したがって、インバータ回路６
６，６７を取り除き、出力端子ＳＯＬと出力端子ＳＯＨ
とを入れ替えるようにしてもよい。
算の結果の値が反転されるが、本来、ＥＸＯＲ回路６２
のＮチャネルトランジスタ６２Ｂ，６２Ｃの出力値は、
４つの入力のうちの入力端子ＩＮ１Ｈ，ＩＮ２Ｈ，ＩＮ
３Ｈ，ＩＮ４Ｈを介して供給される入力の値に対応して
計算された値であり、また、ＥＸＯＲ回路６２のＮチャ
ネルトランジスタ６２Ａ，６２Ｄの出力値は、４つの入
力のうちの入力端子ＩＮ１Ｌ，ＩＮ２Ｌ，ＩＮ３Ｌ，Ｉ
Ｎ４Ｌを介して供給される入力の値に対応して計算され
た値であるので、ＥＸＯＲ回路６２のＮチャネルトラン
ジスタ６２Ａ，６２Ｄの出力値を、インバータ回路６７
により反転した後に出力端子ＳＯＨを介して、４つの入
力のうちの入力端子ＩＮ１Ｈ，ＩＮ２Ｈ，ＩＮ３Ｈ，Ｉ
Ｎ４Ｈを介して供給される入力の値に対応する値として
出力し、ＥＸＯＲ回路６２のＮチャネルトランジスタ６
２Ｂ，６２Ｃの出力値を、インバータ回路６６により反
転した後に出力端子ＳＯＬを介して、４つの入力のうち
の入力端子ＩＮ１Ｌ，ＩＮ２Ｌ，ＩＮ３Ｌ，ＩＮ４Ｌを
介して供給される入力の値に対応する値として出力して
も、ＥＸＯＲ回路６２により計算された値が実質的には
そのまま出力される。したがって、インバータ回路６
６，６７を取り除き、出力端子ＳＯＬと出力端子ＳＯＨ
とを入れ替えるようにしてもよい。
【０１１１】このようにして、ＥＸＯＲ回路５４，５
５，５９，６２により、第１のキャリーと４つの入力の
５値の加算の結果が計算され、出力端子ＳＯＨ，ＳＯＬ
を介して出力される。
５，５９，６２により、第１のキャリーと４つの入力の
５値の加算の結果が計算され、出力端子ＳＯＨ，ＳＯＬ
を介して出力される。
【０１１２】一方、セレクタ回路６０は、値が入力値変
換回路５１により適宜変換された、入力端子ＩＮ４Ｈ，
ＩＮ４Ｌを介して供給される入力を供給され、その入力
の値、およびＥＸＯＲ回路５４の出力のいずれかを、Ｅ
ＸＯＲ回路５５の出力の値に応じて選択し、選択したも
のをセレクタ回路６３に出力する。なお、図中のＣ０
は、Ｎチャネルトランジスタ６０Ａ，６０Ｂの出力の値
を表している。
換回路５１により適宜変換された、入力端子ＩＮ４Ｈ，
ＩＮ４Ｌを介して供給される入力を供給され、その入力
の値、およびＥＸＯＲ回路５４の出力のいずれかを、Ｅ
ＸＯＲ回路５５の出力の値に応じて選択し、選択したも
のをセレクタ回路６３に出力する。なお、図中のＣ０
は、Ｎチャネルトランジスタ６０Ａ，６０Ｂの出力の値
を表している。
【０１１３】セレクタ回路６１は、値が入力値変換回路
５１により適宜変換された、入力端子ＩＮ３Ｈ，ＩＮ３
Ｌを介して供給される入力を供給され、その入力の値、
および、所定の固定値のいずれかを、ＥＸＯＲ回路５５
の出力の値に応じて選択し、選択したものをセレクタ回
路６３に出力する。なお、図中のＣ１は、Ｎチャネルト
ランジスタ６１Ａ，６１Ｂの出力の値を表している。
５１により適宜変換された、入力端子ＩＮ３Ｈ，ＩＮ３
Ｌを介して供給される入力を供給され、その入力の値、
および、所定の固定値のいずれかを、ＥＸＯＲ回路５５
の出力の値に応じて選択し、選択したものをセレクタ回
路６３に出力する。なお、図中のＣ１は、Ｎチャネルト
ランジスタ６１Ａ，６１Ｂの出力の値を表している。
【０１１４】セレクタ回路６３は、セレクタ回路６０か
らの値およびセレクタ回路６１からの値のいずれかを、
入力端子ＣＩＮＨ，ＣＩＮＬを介して入力される第１の
キャリーの値に応じて選択し、選択したものを第２のキ
ャリーとしてインバータ回路６８，６９に出力する。イ
ンバータ回路６８，６９は、それらの値を反転させた
後、反転後の値を第２のキャリーとして出力端子ＣＯ
Ｌ，ＣＯＨを介して出力する。
らの値およびセレクタ回路６１からの値のいずれかを、
入力端子ＣＩＮＨ，ＣＩＮＬを介して入力される第１の
キャリーの値に応じて選択し、選択したものを第２のキ
ャリーとしてインバータ回路６８，６９に出力する。イ
ンバータ回路６８，６９は、それらの値を反転させた
後、反転後の値を第２のキャリーとして出力端子ＣＯ
Ｌ，ＣＯＨを介して出力する。
【０１１５】なお、インバータ回路６８，６９によりセ
レクタ回路６３の出力値が反転されるが、本来、セレク
タ回路６３のＮチャネルトランジスタ６３Ｃ，６３Ｄの
出力値は、４つの入力のうちの入力端子ＩＮ１Ｈ，ＩＮ
２Ｈ，ＩＮ３Ｈ，ＩＮ４Ｈを介して供給される入力の値
に対応して計算された値であり、また、セレクタ回路６
３のＮチャネルトランジスタ６３Ａ，６３Ｂの出力値
は、４つの入力のうちの入力端子ＩＮ１Ｌ，ＩＮ２Ｌ，
ＩＮ３Ｌ，ＩＮ４Ｌを介して供給される入力の値に対応
して計算された値であるので、セレクタ回路６３のＮチ
ャネルトランジスタ６３Ａ，６３Ｂの出力値を、インバ
ータ回路６８により反転した後に出力端子ＣＯＨを介し
て、４つの入力のうちの入力端子ＩＮ１Ｈ，ＩＮ２Ｈ，
ＩＮ３Ｈ，ＩＮ４Ｈを介して供給される入力の値に対応
する値として出力し、セレクタ回路６３のＮチャネルト
ランジスタ６３Ｃ，６３Ｄの出力値を、インバータ回路
６９により反転した後に出力端子ＣＯＬを介して、４つ
の入力のうちの入力端子ＩＮ１Ｌ，ＩＮ２Ｌ，ＩＮ３
Ｌ，ＩＮ４Ｌを介して供給される入力の値に対応する値
として出力しても、セレクタ回路６３により選択された
値が実質的にはそのまま出力される。したがって、イン
バータ回路６８，６９を取り除き、出力端子ＣＯＬと出
力端子ＣＯＨとを入れ替えるようにしてもよい。
レクタ回路６３の出力値が反転されるが、本来、セレク
タ回路６３のＮチャネルトランジスタ６３Ｃ，６３Ｄの
出力値は、４つの入力のうちの入力端子ＩＮ１Ｈ，ＩＮ
２Ｈ，ＩＮ３Ｈ，ＩＮ４Ｈを介して供給される入力の値
に対応して計算された値であり、また、セレクタ回路６
３のＮチャネルトランジスタ６３Ａ，６３Ｂの出力値
は、４つの入力のうちの入力端子ＩＮ１Ｌ，ＩＮ２Ｌ，
ＩＮ３Ｌ，ＩＮ４Ｌを介して供給される入力の値に対応
して計算された値であるので、セレクタ回路６３のＮチ
ャネルトランジスタ６３Ａ，６３Ｂの出力値を、インバ
ータ回路６８により反転した後に出力端子ＣＯＨを介し
て、４つの入力のうちの入力端子ＩＮ１Ｈ，ＩＮ２Ｈ，
ＩＮ３Ｈ，ＩＮ４Ｈを介して供給される入力の値に対応
する値として出力し、セレクタ回路６３のＮチャネルト
ランジスタ６３Ｃ，６３Ｄの出力値を、インバータ回路
６９により反転した後に出力端子ＣＯＬを介して、４つ
の入力のうちの入力端子ＩＮ１Ｌ，ＩＮ２Ｌ，ＩＮ３
Ｌ，ＩＮ４Ｌを介して供給される入力の値に対応する値
として出力しても、セレクタ回路６３により選択された
値が実質的にはそのまま出力される。したがって、イン
バータ回路６８，６９を取り除き、出力端子ＣＯＬと出
力端子ＣＯＨとを入れ替えるようにしてもよい。
【０１１６】このようにして、セレクタ回路６０，６
１，６３により、第２のキャリーの値が設定され、出力
端子ＣＯＨ，ＣＯＬを介して出力される。
１，６３により、第２のキャリーの値が設定され、出力
端子ＣＯＨ，ＣＯＬを介して出力される。
【０１１７】また、キャリー生成回路５７は、値が入力
値変換回路５１より適宜変換された、入力端子ＩＮ４
Ｈ，ＩＮ４Ｌを介して供給される入力、ＥＸＯＲ回路５
５の出力、入力端子ＩＮ１Ｈ，ＩＮ１Ｌを介して供給さ
れた入力、および入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介して
入力に基づいて第１のキャリーを計算し、出力端子ＣＯ
ＴＨ，ＣＯＴＬを介して出力する。すなわち、入力端子
ＩＮ１Ｈを介して入力される値が１であり、入力端子Ｉ
Ｎ２Ｈを介して入力される値が１である場合、第１のキ
ャリーの値は１になり、入力端子ＩＮ１Ｈを介して入力
される値が０であり、入力端子ＩＮ２Ｈを介して入力さ
れる値が０である場合、第１のキャリーの値は０にな
り、その他の場合、第１のキャリーの値は、入力端子Ｉ
Ｎ４Ｈを介して入力される値と同一の値になる。このと
き、第１のキャリーの値は、図９に示すように、入力端
子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給される入力に依存し
ない。なお、図中のＣＯＴＨは、出力端子ＣＯＴＨを介
して出力される値を表している。
値変換回路５１より適宜変換された、入力端子ＩＮ４
Ｈ，ＩＮ４Ｌを介して供給される入力、ＥＸＯＲ回路５
５の出力、入力端子ＩＮ１Ｈ，ＩＮ１Ｌを介して供給さ
れた入力、および入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介して
入力に基づいて第１のキャリーを計算し、出力端子ＣＯ
ＴＨ，ＣＯＴＬを介して出力する。すなわち、入力端子
ＩＮ１Ｈを介して入力される値が１であり、入力端子Ｉ
Ｎ２Ｈを介して入力される値が１である場合、第１のキ
ャリーの値は１になり、入力端子ＩＮ１Ｈを介して入力
される値が０であり、入力端子ＩＮ２Ｈを介して入力さ
れる値が０である場合、第１のキャリーの値は０にな
り、その他の場合、第１のキャリーの値は、入力端子Ｉ
Ｎ４Ｈを介して入力される値と同一の値になる。このと
き、第１のキャリーの値は、図９に示すように、入力端
子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給される入力に依存し
ない。なお、図中のＣＯＴＨは、出力端子ＣＯＴＨを介
して出力される値を表している。
【０１１８】このようにして、キャリー生成回路５７に
より、第１のキャリーの値が計算され、出力端子ＣＯＴ
Ｈ，ＣＯＴＬを介して出力される。
より、第１のキャリーの値が計算され、出力端子ＣＯＴ
Ｈ，ＣＯＴＬを介して出力される。
【０１１９】以上のように、この実施の形態５によれ
ば、実施の形態１による効果と同様の効果が得られると
ともに、入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給され
た入力と入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給され
た入力との排他的論理和を計算した後に、その排他的論
理和ＥＸＯＲ１と、入力端子ＩＮ１Ｈ，ＩＮ１Ｌを介し
て供給された入力と入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介し
て供給された入力との排他的論理和ＥＸＯＲ２との排他
的論理和ＥＸＯＲ３を計算するとともに、その排他的論
理和ＥＸＯＲ２の値に応じてセレクタ回路６０，６１の
出力の値が確定され、その後に、第１のキャリーの値と
その排他的論理和ＥＸＯＲ３との排他的論理和を、第１
のキャリーと４つの入力の５値を加算した結果として出
力するとともに、その第１のキャリーの値に応じてセレ
クタ回路６０の出力またはセレクタ回路６１の出力を第
２のキャリーとして出力するようにしたので、入力端子
ＩＮ３Ｈ，ＩＮ３Ｌおよび入力端子ＩＮ４Ｈ，ＩＮ４Ｌ
を介して供給された入力、入力端子ＩＮ１Ｈ，ＩＮ１Ｌ
および入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介して供給された
入力、第１のキャリーの順番で値が確定する場合、値が
確定するタイミングが早い入力に関する計算を先に実行
することができ、入力の値の確定時刻のばらつきに起因
する遅延時間を低減して計算速度を向上することができ
るという効果が得られる。
ば、実施の形態１による効果と同様の効果が得られると
ともに、入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給され
た入力と入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給され
た入力との排他的論理和を計算した後に、その排他的論
理和ＥＸＯＲ１と、入力端子ＩＮ１Ｈ，ＩＮ１Ｌを介し
て供給された入力と入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介し
て供給された入力との排他的論理和ＥＸＯＲ２との排他
的論理和ＥＸＯＲ３を計算するとともに、その排他的論
理和ＥＸＯＲ２の値に応じてセレクタ回路６０，６１の
出力の値が確定され、その後に、第１のキャリーの値と
その排他的論理和ＥＸＯＲ３との排他的論理和を、第１
のキャリーと４つの入力の５値を加算した結果として出
力するとともに、その第１のキャリーの値に応じてセレ
クタ回路６０の出力またはセレクタ回路６１の出力を第
２のキャリーとして出力するようにしたので、入力端子
ＩＮ３Ｈ，ＩＮ３Ｌおよび入力端子ＩＮ４Ｈ，ＩＮ４Ｌ
を介して供給された入力、入力端子ＩＮ１Ｈ，ＩＮ１Ｌ
および入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介して供給された
入力、第１のキャリーの順番で値が確定する場合、値が
確定するタイミングが早い入力に関する計算を先に実行
することができ、入力の値の確定時刻のばらつきに起因
する遅延時間を低減して計算速度を向上することができ
るという効果が得られる。
【０１２０】なお、この実施の形態５による４−２コン
プレッサ回路に、実施の形態３と同様に電圧分離回路を
設けたり、実施の形態４と同様にプリチャージ回路を設
けるようにしてもよい。このようにすることにより、実
施の形態３や実施の形態４と同様の効果を得ることがで
きる。
プレッサ回路に、実施の形態３と同様に電圧分離回路を
設けたり、実施の形態４と同様にプリチャージ回路を設
けるようにしてもよい。このようにすることにより、実
施の形態３や実施の形態４と同様の効果を得ることがで
きる。
【０１２１】実施の形態６．図１０は、この発明の実施
の形態６による４−２コンプレッサ回路の構成を示す回
路図である。図において、７１は、ＥＸＯＲ回路１と同
様に４つのＮチャネルトランジスタ７１Ａ〜７１Ｄで構
成され、相補的な値の２信号であるＥＸＯＲ回路５４の
出力と、入力端子ＣＩＮＨ，ＣＩＮＬを介して相補的な
値の２信号として供給された第１のキャリーとの排他的
論理和を計算し、その計算結果を、相補的な値の２信号
としてＥＸＯＲ回路７４に出力するＥＸＯＲ回路（加算
手段）であり、７４は、ＥＸＯＲ回路１と同様に４つの
Ｎチャネルトランジスタ７４Ａ〜７４Ｄで構成され、相
補的な値の２信号であるＥＸＯＲ回路７１の出力と、相
補的な値の２信号であるＥＸＯＲ回路５５の出力との排
他的論理和を計算し、その計算結果を、相補的な値の２
信号としてインバータ回路６６，６７に出力するＥＸＯ
Ｒ回路（加算手段）である。
の形態６による４−２コンプレッサ回路の構成を示す回
路図である。図において、７１は、ＥＸＯＲ回路１と同
様に４つのＮチャネルトランジスタ７１Ａ〜７１Ｄで構
成され、相補的な値の２信号であるＥＸＯＲ回路５４の
出力と、入力端子ＣＩＮＨ，ＣＩＮＬを介して相補的な
値の２信号として供給された第１のキャリーとの排他的
論理和を計算し、その計算結果を、相補的な値の２信号
としてＥＸＯＲ回路７４に出力するＥＸＯＲ回路（加算
手段）であり、７４は、ＥＸＯＲ回路１と同様に４つの
Ｎチャネルトランジスタ７４Ａ〜７４Ｄで構成され、相
補的な値の２信号であるＥＸＯＲ回路７１の出力と、相
補的な値の２信号であるＥＸＯＲ回路５５の出力との排
他的論理和を計算し、その計算結果を、相補的な値の２
信号としてインバータ回路６６，６７に出力するＥＸＯ
Ｒ回路（加算手段）である。
【０１２２】７２は、セレクタ回路５と同様に４つのＮ
チャネルトランジスタ７２Ａ〜７２Ｄで構成され、相補
的な値の２つの信号であるＥＸＯＲ回路５４の出力、お
よび所定の固定値のいずれかを、入力端子ＣＩＮＨ，Ｃ
ＩＮＬを介して相補的な値の２信号として供給された第
１のキャリーの値に応じて選択し、選択したものをセレ
クタ回路７５に出力するセレクタ回路（第５の選択手
段）である。
チャネルトランジスタ７２Ａ〜７２Ｄで構成され、相補
的な値の２つの信号であるＥＸＯＲ回路５４の出力、お
よび所定の固定値のいずれかを、入力端子ＣＩＮＨ，Ｃ
ＩＮＬを介して相補的な値の２信号として供給された第
１のキャリーの値に応じて選択し、選択したものをセレ
クタ回路７５に出力するセレクタ回路（第５の選択手
段）である。
【０１２３】７３は、セレクタ回路５と同様に４つのＮ
チャネルトランジスタ７３Ａ〜７３Ｄで構成され、入力
端子ＩＮ３Ｈ，ＩＮ３Ｌを介して相補的な値の２つの信
号として入力値変換回路５１に供給された入力を、その
ままの値または入力値変換回路５１により変換された値
で供給されるとともに、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを
介して相補的な値の２つの信号として入力値変換回路５
１に供給された入力を、そのままの値または入力値変換
回路５１により変換された値で供給され、それらの値の
いずれかを、入力端子ＣＩＮＨ，ＣＩＮＬを介して相補
的な値の２信号として入力された第１のキャリーの値に
応じて選択したものをセレクタ回路７５に出力するセレ
クタ回路（第４の選択手段）である。
チャネルトランジスタ７３Ａ〜７３Ｄで構成され、入力
端子ＩＮ３Ｈ，ＩＮ３Ｌを介して相補的な値の２つの信
号として入力値変換回路５１に供給された入力を、その
ままの値または入力値変換回路５１により変換された値
で供給されるとともに、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを
介して相補的な値の２つの信号として入力値変換回路５
１に供給された入力を、そのままの値または入力値変換
回路５１により変換された値で供給され、それらの値の
いずれかを、入力端子ＣＩＮＨ，ＣＩＮＬを介して相補
的な値の２信号として入力された第１のキャリーの値に
応じて選択したものをセレクタ回路７５に出力するセレ
クタ回路（第４の選択手段）である。
【０１２４】７５は、セレクタ回路５と同様に４つのＮ
チャネルトランジスタ７５Ａ〜７５Ｄで構成され、セレ
クタ回路７２からの相補的な値の２つの信号およびセレ
クタ回路７３からの相補的な値の２つの信号のいずれか
を、相補的な値の２信号であるＥＸＯＲ回路５５の出力
の値に応じて選択し、選択したものをインバータ回路６
８，６９に出力するセレクタ回路（第６の選択手段）で
ある。
チャネルトランジスタ７５Ａ〜７５Ｄで構成され、セレ
クタ回路７２からの相補的な値の２つの信号およびセレ
クタ回路７３からの相補的な値の２つの信号のいずれか
を、相補的な値の２信号であるＥＸＯＲ回路５５の出力
の値に応じて選択し、選択したものをインバータ回路６
８，６９に出力するセレクタ回路（第６の選択手段）で
ある。
【０１２５】この実施の形態６による４−２コンプレッ
サ回路におけるその他の構成要素については、実施の形
態５のものと同様であるので、その説明を省略する。
サ回路におけるその他の構成要素については、実施の形
態５のものと同様であるので、その説明を省略する。
【０１２６】次に動作について説明する。まず、相補的
な値を有する２つの信号として入力端子ＩＮ３Ｈ，ＩＮ
３Ｌを介して供給される入力のうちの入力端子ＩＮ３Ｈ
を介して供給された値が０であり、かつ、入力端子ＩＮ
４Ｈ，ＩＮ４Ｌを介して供給される入力のうちの入力端
子ＩＮ４Ｈを介して供給された値が１である場合、入力
値変換回路５１は、それぞれの入力の値を反転させて、
入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給された入力の
反転後の値をＥＸＯＲ回路５４およびセレクタ回路７３
に出力し、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給さ
れた入力の反転後の値をＥＸＯＲ回路５４、キャリー生
成回路５７およびセレクタ回路７３に出力する。一方、
入力端子ＩＮ３Ｈを介して供給された値が０ではない
か、あるいは、入力端子ＩＮ４Ｈを介して供給された値
が１ではない場合、入力値変換回路５１は、入力端子Ｉ
Ｎ３Ｈ，ＩＮ３Ｌを介して供給された入力の値をそのま
まＥＸＯＲ回路５４およびセレクタ回路７３に出力し、
入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給された入力の
値をそのままＥＸＯＲ回路５４、キャリー生成回路５７
およびセレクタ回路７３に出力する。
な値を有する２つの信号として入力端子ＩＮ３Ｈ，ＩＮ
３Ｌを介して供給される入力のうちの入力端子ＩＮ３Ｈ
を介して供給された値が０であり、かつ、入力端子ＩＮ
４Ｈ，ＩＮ４Ｌを介して供給される入力のうちの入力端
子ＩＮ４Ｈを介して供給された値が１である場合、入力
値変換回路５１は、それぞれの入力の値を反転させて、
入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給された入力の
反転後の値をＥＸＯＲ回路５４およびセレクタ回路７３
に出力し、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給さ
れた入力の反転後の値をＥＸＯＲ回路５４、キャリー生
成回路５７およびセレクタ回路７３に出力する。一方、
入力端子ＩＮ３Ｈを介して供給された値が０ではない
か、あるいは、入力端子ＩＮ４Ｈを介して供給された値
が１ではない場合、入力値変換回路５１は、入力端子Ｉ
Ｎ３Ｈ，ＩＮ３Ｌを介して供給された入力の値をそのま
まＥＸＯＲ回路５４およびセレクタ回路７３に出力し、
入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給された入力の
値をそのままＥＸＯＲ回路５４、キャリー生成回路５７
およびセレクタ回路７３に出力する。
【０１２７】ＥＸＯＲ回路５４は、このようにして値が
入力値変換回路５１より適宜変換された、入力端子ＩＮ
３Ｈ，ＩＮ３Ｌを介して供給される入力を供給されると
ともに、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給され
る入力を供給され、これらの２つの入力の排他的論理和
を計算し、その計算結果をＥＸＯＲ回路７１およびセレ
クタ回路７２に出力する。
入力値変換回路５１より適宜変換された、入力端子ＩＮ
３Ｈ，ＩＮ３Ｌを介して供給される入力を供給されると
ともに、入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給され
る入力を供給され、これらの２つの入力の排他的論理和
を計算し、その計算結果をＥＸＯＲ回路７１およびセレ
クタ回路７２に出力する。
【０１２８】一方、ＥＸＯＲ回路５５は、入力端子ＩＮ
１Ｈ，ＩＮ１Ｌを介して供給される入力と、入力端子Ｉ
Ｎ２Ｈ，ＩＮ２Ｌを介して供給される入力との排他的論
理和を計算し、その計算結果をキャリー生成回路５７、
ＥＸＯＲ回路７４、セレクタ回路７５に出力する。
１Ｈ，ＩＮ１Ｌを介して供給される入力と、入力端子Ｉ
Ｎ２Ｈ，ＩＮ２Ｌを介して供給される入力との排他的論
理和を計算し、その計算結果をキャリー生成回路５７、
ＥＸＯＲ回路７４、セレクタ回路７５に出力する。
【０１２９】そして、ＥＸＯＲ回路７１は、ＥＸＯＲ回
路５４の出力と、入力端子ＣＩＮＨ，ＣＩＮＬを介して
入力された第１のキャリーとの排他的論理和を計算し、
その計算結果を、ＥＸＯＲ回路７４に出力する。ＥＸＯ
Ｒ回路７４は、ＥＸＯＲ回路７１の出力と、ＥＸＯＲ回
路５５の出力との排他的論理和を計算し、その計算結果
を、第１のキャリーと４つの入力の５値の加算の結果と
して、かつ相補的な値の２信号としてインバータ回路６
６，６７に出力する。インバータ回路６６，６７は、実
施の形態５と同様に、それらの値を反転させた後、反転
後の値を出力端子ＳＯＬ，ＳＯＨを介して出力する。
路５４の出力と、入力端子ＣＩＮＨ，ＣＩＮＬを介して
入力された第１のキャリーとの排他的論理和を計算し、
その計算結果を、ＥＸＯＲ回路７４に出力する。ＥＸＯ
Ｒ回路７４は、ＥＸＯＲ回路７１の出力と、ＥＸＯＲ回
路５５の出力との排他的論理和を計算し、その計算結果
を、第１のキャリーと４つの入力の５値の加算の結果と
して、かつ相補的な値の２信号としてインバータ回路６
６，６７に出力する。インバータ回路６６，６７は、実
施の形態５と同様に、それらの値を反転させた後、反転
後の値を出力端子ＳＯＬ，ＳＯＨを介して出力する。
【０１３０】このようにして、ＥＸＯＲ回路５４，５
５，７１，７４により、第１のキャリーと４つの入力の
５値の加算の結果が計算され、出力端子ＳＯＨ，ＳＯＬ
を介して出力される。
５，７１，７４により、第１のキャリーと４つの入力の
５値の加算の結果が計算され、出力端子ＳＯＨ，ＳＯＬ
を介して出力される。
【０１３１】一方、セレクタ回路７３は、値が入力値変
換回路５１により適宜変換された、入力端子ＩＮ３Ｈ，
ＩＮ３Ｌを介して供給される入力、および入力端子ＩＮ
４Ｈ，ＩＮ４Ｌを介して供給される入力を供給され、そ
れらの入力のいずれかを、入力端子ＣＩＮＨ，ＣＩＮＬ
を介して供給される第１のキャリーの値に応じて選択
し、選択したものをセレクタ回路７５に出力する。
換回路５１により適宜変換された、入力端子ＩＮ３Ｈ，
ＩＮ３Ｌを介して供給される入力、および入力端子ＩＮ
４Ｈ，ＩＮ４Ｌを介して供給される入力を供給され、そ
れらの入力のいずれかを、入力端子ＣＩＮＨ，ＣＩＮＬ
を介して供給される第１のキャリーの値に応じて選択
し、選択したものをセレクタ回路７５に出力する。
【０１３２】セレクタ回路７２は、ＥＸＯＲ回路５４の
出力、および、所定の固定値のいずれかを、入力端子Ｃ
ＩＮＨ，ＣＩＮＬを介して供給される第１のキャリーの
値に応じて選択し、選択したものをセレクタ回路７５に
出力する。
出力、および、所定の固定値のいずれかを、入力端子Ｃ
ＩＮＨ，ＣＩＮＬを介して供給される第１のキャリーの
値に応じて選択し、選択したものをセレクタ回路７５に
出力する。
【０１３３】セレクタ回路７５は、セレクタ回路７２か
らの値およびセレクタ回路７３からの値のいずれかをＥ
ＸＯＲ回路５５の出力の値に応じて選択し、選択したも
のを第２のキャリーとしてインバータ回路６８，６９に
出力する。インバータ回路６８，６９は、実施の形態５
と同様に、それらの値を反転させた後、反転後の値を第
２のキャリーとして出力端子ＣＯＬ，ＣＯＨを介して出
力する。
らの値およびセレクタ回路７３からの値のいずれかをＥ
ＸＯＲ回路５５の出力の値に応じて選択し、選択したも
のを第２のキャリーとしてインバータ回路６８，６９に
出力する。インバータ回路６８，６９は、実施の形態５
と同様に、それらの値を反転させた後、反転後の値を第
２のキャリーとして出力端子ＣＯＬ，ＣＯＨを介して出
力する。
【０１３４】このようにして、セレクタ回路７２，７
３，７５により、第２のキャリーの値が設定され、出力
端子ＣＯＨ，ＣＯＬを介して出力される。
３，７５により、第２のキャリーの値が設定され、出力
端子ＣＯＨ，ＣＯＬを介して出力される。
【０１３５】また、キャリー生成回路５７は、値が入力
値変換回路５１より適宜変換された、入力端子ＩＮ４
Ｈ，ＩＮ４Ｌを介して供給される入力、ＥＸＯＲ回路５
５の出力、入力端子ＩＮ１Ｈ，ＩＮ１Ｌを介して供給さ
れた入力、および入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介して
入力に基づいて第１のキャリーを計算し、出力端子ＣＯ
ＴＨ，ＣＯＴＬを介して出力する。なお、図中のＣＯＴ
Ｈは、出力端子ＣＯＴＨを介して出力される値を表して
いる。
値変換回路５１より適宜変換された、入力端子ＩＮ４
Ｈ，ＩＮ４Ｌを介して供給される入力、ＥＸＯＲ回路５
５の出力、入力端子ＩＮ１Ｈ，ＩＮ１Ｌを介して供給さ
れた入力、および入力端子ＩＮ２Ｈ，ＩＮ２Ｌを介して
入力に基づいて第１のキャリーを計算し、出力端子ＣＯ
ＴＨ，ＣＯＴＬを介して出力する。なお、図中のＣＯＴ
Ｈは、出力端子ＣＯＴＨを介して出力される値を表して
いる。
【０１３６】このようにして、キャリー生成回路５７に
より、第１のキャリーの値が計算され、出力端子ＣＯＴ
Ｈ，ＣＯＴＬを介して出力される。
より、第１のキャリーの値が計算され、出力端子ＣＯＴ
Ｈ，ＣＯＴＬを介して出力される。
【０１３７】なお、その他の動作については、実施の形
態５のものと同様であり、実施の形態６による４−２コ
ンプレッサ回路の入力の値と出力の値との関係も実施の
形態５のもの（図９）と同様であるので、それらの説明
を省略する。
態５のものと同様であり、実施の形態６による４−２コ
ンプレッサ回路の入力の値と出力の値との関係も実施の
形態５のもの（図９）と同様であるので、それらの説明
を省略する。
【０１３８】以上のように、この実施の形態６によれ
ば、実施の形態１による効果と同様の効果が得られると
ともに、入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給され
た入力と入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給され
た入力との排他的論理和を計算した後に、その排他的論
理和ＥＸＯＲ１と入力された第１のキャリーの値との排
他的論理和ＥＸＯＲ２を計算するとともに、第１のキャ
リーの値に応じてセレクタ回路７２，７３の出力の値を
確定し、その後に、その排他的論理和ＥＸＯＲ２と、入
力端子ＩＮ１Ｈ，ＩＮ１Ｌを介して供給された入力と入
力端子ＩＮ２Ｈ，ＩＮ２Ｌを介して供給された入力との
排他的論理和ＥＸＯＲ３との排他的論理和を、第１のキ
ャリーと４つの入力の５値を加算した結果として出力す
るとともに、排他的論理和ＥＸＯＲ３の値に応じて、セ
レクタ回路７２の出力またはセレクタ回路７３の出力を
第２のキャリーとして出力するようにしたので、入力端
子ＩＮ３Ｈ，ＩＮ３Ｌおよび入力端子ＩＮ４Ｈ，ＩＮ４
Ｌを介して供給された入力、第１のキャリー、入力端子
ＩＮ１Ｈ，ＩＮ１Ｌおよび入力端子ＩＮ２Ｈ，ＩＮ２Ｌ
を介して供給された入力の順番で値が確定する場合、値
が確定するタイミングが早い入力に関する計算を先に実
行することができ、入力の値の確定時刻のばらつきに起
因する遅延時間を低減して計算速度を向上することがで
きるという効果が得られる。
ば、実施の形態１による効果と同様の効果が得られると
ともに、入力端子ＩＮ３Ｈ，ＩＮ３Ｌを介して供給され
た入力と入力端子ＩＮ４Ｈ，ＩＮ４Ｌを介して供給され
た入力との排他的論理和を計算した後に、その排他的論
理和ＥＸＯＲ１と入力された第１のキャリーの値との排
他的論理和ＥＸＯＲ２を計算するとともに、第１のキャ
リーの値に応じてセレクタ回路７２，７３の出力の値を
確定し、その後に、その排他的論理和ＥＸＯＲ２と、入
力端子ＩＮ１Ｈ，ＩＮ１Ｌを介して供給された入力と入
力端子ＩＮ２Ｈ，ＩＮ２Ｌを介して供給された入力との
排他的論理和ＥＸＯＲ３との排他的論理和を、第１のキ
ャリーと４つの入力の５値を加算した結果として出力す
るとともに、排他的論理和ＥＸＯＲ３の値に応じて、セ
レクタ回路７２の出力またはセレクタ回路７３の出力を
第２のキャリーとして出力するようにしたので、入力端
子ＩＮ３Ｈ，ＩＮ３Ｌおよび入力端子ＩＮ４Ｈ，ＩＮ４
Ｌを介して供給された入力、第１のキャリー、入力端子
ＩＮ１Ｈ，ＩＮ１Ｌおよび入力端子ＩＮ２Ｈ，ＩＮ２Ｌ
を介して供給された入力の順番で値が確定する場合、値
が確定するタイミングが早い入力に関する計算を先に実
行することができ、入力の値の確定時刻のばらつきに起
因する遅延時間を低減して計算速度を向上することがで
きるという効果が得られる。
【０１３９】なお、この実施の形態６による４−２コン
プレッサ回路に、実施の形態３と同様に電圧分離回路を
設けたり、実施の形態４と同様にプリチャージ回路を設
けるようにしてもよい。このようにすることにより、実
施の形態３や実施の形態４と同様の効果を得ることがで
きる。
プレッサ回路に、実施の形態３と同様に電圧分離回路を
設けたり、実施の形態４と同様にプリチャージ回路を設
けるようにしてもよい。このようにすることにより、実
施の形態３や実施の形態４と同様の効果を得ることがで
きる。
【０１４０】実施の形態７．図１１は、この発明の実施
の形態７による乗算器の構成を示す回路図である。実施
の形態７による乗算器は、上記実施の形態１から実施の
形態６のいずれかによる４−２コンプレッサ回路を使用
した乗算器である。
の形態７による乗算器の構成を示す回路図である。実施
の形態７による乗算器は、上記実施の形態１から実施の
形態６のいずれかによる４−２コンプレッサ回路を使用
した乗算器である。
【０１４１】図１１において、１０１は、乗数Ｙを供給
され、その乗数に対してブースエンコーディングを実行
し、乗数の各ビット毎にブースエンコーディング後の信
号を部分積生成部１０２に供給するブースエンコーダで
ある。なお、例えば２次のブースアルゴリズムに従って
エンコーディングを実行する場合、乗数をｎビットとす
ると、（［ｎ／２］＋１）個の信号からなるブースエン
コーディング信号が生成される。ただし、[]はガウス記
号である。１０２は、被乗数Ｘを供給されるとともに、
ブースエンコーダ１０１から乗数のブースエンコーディ
ング後の信号を供給され、それらに基づいて被乗数をシ
フタでシフトして部分積を生成し、その部分積を部分積
加算部１０３に出力する部分積生成部である。１０３
は、部分積生成部１０２より供給される部分積を加算し
て、被乗数Ｘと乗数Ｙとの積Ｚ（＝Ｘ×Ｙ）を出力する
部分積加算部である。
され、その乗数に対してブースエンコーディングを実行
し、乗数の各ビット毎にブースエンコーディング後の信
号を部分積生成部１０２に供給するブースエンコーダで
ある。なお、例えば２次のブースアルゴリズムに従って
エンコーディングを実行する場合、乗数をｎビットとす
ると、（［ｎ／２］＋１）個の信号からなるブースエン
コーディング信号が生成される。ただし、[]はガウス記
号である。１０２は、被乗数Ｘを供給されるとともに、
ブースエンコーダ１０１から乗数のブースエンコーディ
ング後の信号を供給され、それらに基づいて被乗数をシ
フタでシフトして部分積を生成し、その部分積を部分積
加算部１０３に出力する部分積生成部である。１０３
は、部分積生成部１０２より供給される部分積を加算し
て、被乗数Ｘと乗数Ｙとの積Ｚ（＝Ｘ×Ｙ）を出力する
部分積加算部である。
【０１４２】図１２は、ブースエンコーダに入力される
乗数のうちの隣接する３ビットに対してそれぞれ設けら
れているエンコーダ回路の一例を示す回路図である。第
ｉビットに対するブースエンコーダ回路１０１Ａにおい
て、１１１は、入力端子ＡＤＨに供給される乗数の第
（ｉ−１）ビットの値を反転し、反転した値をトランス
ミッションゲート１１４，１１６、ＯＲ回路１２０およ
びＡＮＤ回路１２２に出力するインバータ回路であり、
１１２は、入力端子ＡＮＨに供給される乗数の第ｉビッ
トの値を反転し、反転した値をトランスミッションゲー
ト１１４〜１１７、ＯＲ回路１２０およびＡＮＤ回路１
２２に出力するインバータ回路であり、１１３は、入力
端子ＡＵＨに供給される乗数の第（ｉ＋１）ビットの値
を反転し、反転した値をＮＡＮＤ回路１１９およびＡＮ
Ｄ回路１２２に出力するインバータ回路である。なお、
第（ｉ−１）ビットは、第ｉビットより１ビットだけ下
位側のビットであり、第（ｉ＋１）ビットは、第ｉビッ
トより１ビットだけ上位側のビットである。
乗数のうちの隣接する３ビットに対してそれぞれ設けら
れているエンコーダ回路の一例を示す回路図である。第
ｉビットに対するブースエンコーダ回路１０１Ａにおい
て、１１１は、入力端子ＡＤＨに供給される乗数の第
（ｉ−１）ビットの値を反転し、反転した値をトランス
ミッションゲート１１４，１１６、ＯＲ回路１２０およ
びＡＮＤ回路１２２に出力するインバータ回路であり、
１１２は、入力端子ＡＮＨに供給される乗数の第ｉビッ
トの値を反転し、反転した値をトランスミッションゲー
ト１１４〜１１７、ＯＲ回路１２０およびＡＮＤ回路１
２２に出力するインバータ回路であり、１１３は、入力
端子ＡＵＨに供給される乗数の第（ｉ＋１）ビットの値
を反転し、反転した値をＮＡＮＤ回路１１９およびＡＮ
Ｄ回路１２２に出力するインバータ回路である。なお、
第（ｉ−１）ビットは、第ｉビットより１ビットだけ下
位側のビットであり、第（ｉ＋１）ビットは、第ｉビッ
トより１ビットだけ上位側のビットである。
【０１４３】１１４は、入力端子ＡＮＨを介して供給さ
れる第ｉビットの値が０である場合にオン状態になり、
入力端子ＡＤＨを介して供給される第（ｉ−１）ビット
の値のインバータ回路１１１による反転値をインバータ
回路１２５を出力し、第ｉビットの値が１である場合に
オフ状態になるトランスミッションゲートであり、１１
５は、入力端子ＡＮＨを介して供給される第ｉビットの
値が１である場合にオン状態になり、入力端子ＡＤＨを
介して供給される第（ｉ−１）ビットの値をインバータ
回路１２５を出力し、第ｉビットの値が０である場合に
オフ状態になるトランスミッションゲートである。
れる第ｉビットの値が０である場合にオン状態になり、
入力端子ＡＤＨを介して供給される第（ｉ−１）ビット
の値のインバータ回路１１１による反転値をインバータ
回路１２５を出力し、第ｉビットの値が１である場合に
オフ状態になるトランスミッションゲートであり、１１
５は、入力端子ＡＮＨを介して供給される第ｉビットの
値が１である場合にオン状態になり、入力端子ＡＤＨを
介して供給される第（ｉ−１）ビットの値をインバータ
回路１２５を出力し、第ｉビットの値が０である場合に
オフ状態になるトランスミッションゲートである。
【０１４４】１１６は、入力端子ＡＮＨを介して供給さ
れる第ｉビットの値が１である場合にオン状態になり、
入力端子ＡＤＨを介して供給される第（ｉ−１）ビット
の値のインバータ回路１１１による反転値をインバータ
回路１２６を出力し、第ｉビットの値が０である場合に
オフ状態になるトランスミッションゲートであり、１１
７は、入力端子ＡＮＨを介して供給される第ｉビットの
値が０である場合にオン状態になり、入力端子ＡＤＨを
介して供給される第（ｉ−１）ビットの値をインバータ
回路１２６を出力し、第ｉビットの値が１である場合に
オフ状態になるトランスミッションゲートである。
れる第ｉビットの値が１である場合にオン状態になり、
入力端子ＡＤＨを介して供給される第（ｉ−１）ビット
の値のインバータ回路１１１による反転値をインバータ
回路１２６を出力し、第ｉビットの値が０である場合に
オフ状態になるトランスミッションゲートであり、１１
７は、入力端子ＡＮＨを介して供給される第ｉビットの
値が０である場合にオン状態になり、入力端子ＡＤＨを
介して供給される第（ｉ−１）ビットの値をインバータ
回路１２６を出力し、第ｉビットの値が１である場合に
オフ状態になるトランスミッションゲートである。
【０１４５】１１８は、入力端子ＡＤＨを介して供給さ
れる第（ｉ−１）ビットの値と入力端子ＡＮＨを介して
供給される第ｉビットの値との論理和を計算し、ＮＡＮ
Ｄ回路１１９に出力するＯＲ回路であり、１１９は、入
力端子ＡＵＨを介して供給される第（ｉ＋１）ビットの
値のインバータ回路１１３による反転値と、ＯＲ回路１
１８の出力との論理積の反転値を計算し、インバータ回
路１２７に出力するＮＡＮＤ回路である。
れる第（ｉ−１）ビットの値と入力端子ＡＮＨを介して
供給される第ｉビットの値との論理和を計算し、ＮＡＮ
Ｄ回路１１９に出力するＯＲ回路であり、１１９は、入
力端子ＡＵＨを介して供給される第（ｉ＋１）ビットの
値のインバータ回路１１３による反転値と、ＯＲ回路１
１８の出力との論理積の反転値を計算し、インバータ回
路１２７に出力するＮＡＮＤ回路である。
【０１４６】１２０は、入力端子ＡＤＨを介して供給さ
れる第（ｉ−１）ビットの値のインバータ回路１１１に
よる反転値と、入力端子ＡＮＨを介して供給される第ｉ
ビットの値のインバータ回路１１２による反転値との論
理和を計算し、ＮＡＮＤ回路１２１に出力するＯＲ回路
であり、１２１は、入力端子ＡＵＨを介して供給される
第（ｉ＋１）ビットの値と、ＯＲ回路１２０の出力との
論理積の反転値を計算し、インバータ回路１２８に出力
するＮＡＮＤ回路である。
れる第（ｉ−１）ビットの値のインバータ回路１１１に
よる反転値と、入力端子ＡＮＨを介して供給される第ｉ
ビットの値のインバータ回路１１２による反転値との論
理和を計算し、ＮＡＮＤ回路１２１に出力するＯＲ回路
であり、１２１は、入力端子ＡＵＨを介して供給される
第（ｉ＋１）ビットの値と、ＯＲ回路１２０の出力との
論理積の反転値を計算し、インバータ回路１２８に出力
するＮＡＮＤ回路である。
【０１４７】１２２は、入力端子ＡＤＨを介して供給さ
れる第（ｉ−１）ビットの値のインバータ回路１１１に
よる反転値と、入力端子ＡＮＨを介して供給される第ｉ
ビットの値のインバータ回路１１２による反転値と、入
力端子ＡＵＨを介して供給される第（ｉ＋１）ビットの
値のインバータ回路１１３による反転値との論理積を計
算し、ＮＯＲ回路１２４に出力するＡＮＤ回路であり、
１２３は、入力端子ＡＤＨを介して供給される第（ｉ−
１）ビットの値と、入力端子ＡＮＨを介して供給される
第ｉビットの値と、入力端子ＡＵＨを介して供給される
第（ｉ＋１）ビットの値との論理積を計算し、ＮＯＲ回
路１２４に出力するＡＮＤ回路であり、１２４は、ＡＮ
Ｄ回路１２２の出力とＡＮＤ回路１２３の出力との論理
和の反転値を計算し、インバータ回路１２９に出力する
ＮＯＲ回路である。
れる第（ｉ−１）ビットの値のインバータ回路１１１に
よる反転値と、入力端子ＡＮＨを介して供給される第ｉ
ビットの値のインバータ回路１１２による反転値と、入
力端子ＡＵＨを介して供給される第（ｉ＋１）ビットの
値のインバータ回路１１３による反転値との論理積を計
算し、ＮＯＲ回路１２４に出力するＡＮＤ回路であり、
１２３は、入力端子ＡＤＨを介して供給される第（ｉ−
１）ビットの値と、入力端子ＡＮＨを介して供給される
第ｉビットの値と、入力端子ＡＵＨを介して供給される
第（ｉ＋１）ビットの値との論理積を計算し、ＮＯＲ回
路１２４に出力するＡＮＤ回路であり、１２４は、ＡＮ
Ｄ回路１２２の出力とＡＮＤ回路１２３の出力との論理
和の反転値を計算し、インバータ回路１２９に出力する
ＮＯＲ回路である。
【０１４８】１２６は、トランスミッションゲート１１
６またはトランスミッションゲート１１７を介して供給
される第（ｉ−１）ビットの値またはその反転値の反転
値を計算し、乗数の第ｉビットの値との部分積を生成す
るときに被乗数の各ビットの値を１ビットだけ上位側に
シフトさせるか否かを示す信号として、出力端子Ｘ２を
介して出力するインバータ回路であり、１２５は、トラ
ンスミッションゲート１１４またはトランスミッション
ゲート１１５を介して供給される第（ｉ−１）ビットの
値またはその反転値の反転値を計算し、インバータ回路
１２６から出力される信号に対して相補な値を有する信
号として、出力端子ＮＸ２を介して出力するインバータ
回路である。
６またはトランスミッションゲート１１７を介して供給
される第（ｉ−１）ビットの値またはその反転値の反転
値を計算し、乗数の第ｉビットの値との部分積を生成す
るときに被乗数の各ビットの値を１ビットだけ上位側に
シフトさせるか否かを示す信号として、出力端子Ｘ２を
介して出力するインバータ回路であり、１２５は、トラ
ンスミッションゲート１１４またはトランスミッション
ゲート１１５を介して供給される第（ｉ−１）ビットの
値またはその反転値の反転値を計算し、インバータ回路
１２６から出力される信号に対して相補な値を有する信
号として、出力端子ＮＸ２を介して出力するインバータ
回路である。
【０１４９】１２８は、ＮＡＮＤ回路１２１の出力の反
転値を計算し、乗数の第ｉビットの値との部分積を生成
するときに被乗数の各ビットの値を反転されるか否かを
示す信号として、出力端子ＮＥＧを介して出力するイン
バータ回路であり、１２７は、ＮＡＮＤ回路１１９の出
力の反転値を計算し、インバータ回路１２８から出力さ
れる信号に対して相補的な値を有する信号として、出力
端子ＰＯＳを介して出力するインバータ回路である。
転値を計算し、乗数の第ｉビットの値との部分積を生成
するときに被乗数の各ビットの値を反転されるか否かを
示す信号として、出力端子ＮＥＧを介して出力するイン
バータ回路であり、１２７は、ＮＡＮＤ回路１１９の出
力の反転値を計算し、インバータ回路１２８から出力さ
れる信号に対して相補的な値を有する信号として、出力
端子ＰＯＳを介して出力するインバータ回路である。
【０１５０】１２９は、ＮＯＲ回路１２４の出力の反転
値を計算し、乗数の第ｉビットの値との部分積を生成す
るときに被乗数の各ビットの値を０にするか否かを示す
信号として、出力端子ＺＥＲＯを介して出力するインバ
ータ回路である。
値を計算し、乗数の第ｉビットの値との部分積を生成す
るときに被乗数の各ビットの値を０にするか否かを示す
信号として、出力端子ＺＥＲＯを介して出力するインバ
ータ回路である。
【０１５１】図１３は、乗算器の部分積生成部の構成例
を示すブロック図である。図１３において、１３１は、
ブースエンコーダ１０１から乗数の第ｉビットに対応す
るブースエンコーディング後の信号を信号線１３４を介
して供給されるとともに、被乗数Ｘの第ｊビットの値を
信号線１３５を介して供給され、さらに、被乗数の隣接
下位ビット側のブースシフタ１３１で生成した隣接下位
ビットの被乗数の反転値と反転前の値との相補信号を信
号線１３３を介して供給され、それらの値に基づいて部
分積を計算するブースシフタである。ブースシフタ１３
１は、乗数の各ビットについて被乗数のビット数だけア
レイ状に設けられている。なお、図中、信号線１３４
は、１本で描かれているが、実際にはエンコード後の５
つの信号を伝送するために５本設けられている。
を示すブロック図である。図１３において、１３１は、
ブースエンコーダ１０１から乗数の第ｉビットに対応す
るブースエンコーディング後の信号を信号線１３４を介
して供給されるとともに、被乗数Ｘの第ｊビットの値を
信号線１３５を介して供給され、さらに、被乗数の隣接
下位ビット側のブースシフタ１３１で生成した隣接下位
ビットの被乗数の反転値と反転前の値との相補信号を信
号線１３３を介して供給され、それらの値に基づいて部
分積を計算するブースシフタである。ブースシフタ１３
１は、乗数の各ビットについて被乗数のビット数だけア
レイ状に設けられている。なお、図中、信号線１３４
は、１本で描かれているが、実際にはエンコード後の５
つの信号を伝送するために５本設けられている。
【０１５２】１３２は、上記実施の形態１から実施の形
態６のいずれかによる４−２コンプレッサ回路であり、
各ブースシフタ１３１に対応してアレイ状に配置され、
ブースシフタ１３１から第１および第２の入力を、入力
端子ＩＮ４Ｈ，ＩＮ４Ｌ，ＩＮ３Ｈ，ＩＮ３Ｌを介して
供給され、乗数の下位ビット側の４−２コンプレッサ回
路１３２から第３および第４の入力を、入力端子ＩＮ１
Ｈ，ＩＮ１Ｌ，ＩＮ２Ｈ，ＩＮ２Ｌを介して供給され、
さらに、被乗数の下位ビット側の４−２コンプレッサ回
路１３２から入力される第１のキャリーを、入力端子Ｃ
ＩＮＨ，ＣＩＮＬを介して供給され、それらを加算し、
その加算の結果とその加算により発生した第２のキャリ
ーを乗数の上位ビット側へ出力端子ＳＯＨ，ＳＯＬ，Ｃ
ＯＨ，ＣＯＬを介して出力するとともに、その加算によ
り発生した第１のキャリーを被乗数の上位ビット側へ出
力端子ＣＯＴＨ，ＣＯＴＬを介して出力する。
態６のいずれかによる４−２コンプレッサ回路であり、
各ブースシフタ１３１に対応してアレイ状に配置され、
ブースシフタ１３１から第１および第２の入力を、入力
端子ＩＮ４Ｈ，ＩＮ４Ｌ，ＩＮ３Ｈ，ＩＮ３Ｌを介して
供給され、乗数の下位ビット側の４−２コンプレッサ回
路１３２から第３および第４の入力を、入力端子ＩＮ１
Ｈ，ＩＮ１Ｌ，ＩＮ２Ｈ，ＩＮ２Ｌを介して供給され、
さらに、被乗数の下位ビット側の４−２コンプレッサ回
路１３２から入力される第１のキャリーを、入力端子Ｃ
ＩＮＨ，ＣＩＮＬを介して供給され、それらを加算し、
その加算の結果とその加算により発生した第２のキャリ
ーを乗数の上位ビット側へ出力端子ＳＯＨ，ＳＯＬ，Ｃ
ＯＨ，ＣＯＬを介して出力するとともに、その加算によ
り発生した第１のキャリーを被乗数の上位ビット側へ出
力端子ＣＯＴＨ，ＣＯＴＬを介して出力する。
【０１５３】図１４は、図１３の部分積生成部のブース
シフタの構成例を示す回路図である。図１４において、
１４１は、入力端子ＢＤを介して供給される被乗数の第
ｊビットの値を反転し、反転した値を、出力端子ＢＤＬ
を介して上位側のブースシフタ１３１に出力するととも
に、インバータ回路１４２およびＮチャネルトランジス
タ１４６に供給するインバータ回路であり、１４２は、
インバータ回路１４１の出力の値を反転し、反転した
値、すなわち被乗数の第ｊビットの値を、出力端子ＢＤ
Ｈを介して上位ビット側のブースシフタ１３１に出力す
るとともに、Ｎチャネルトランジスタ１４４に供給する
インバータ回路である。
シフタの構成例を示す回路図である。図１４において、
１４１は、入力端子ＢＤを介して供給される被乗数の第
ｊビットの値を反転し、反転した値を、出力端子ＢＤＬ
を介して上位側のブースシフタ１３１に出力するととも
に、インバータ回路１４２およびＮチャネルトランジス
タ１４６に供給するインバータ回路であり、１４２は、
インバータ回路１４１の出力の値を反転し、反転した
値、すなわち被乗数の第ｊビットの値を、出力端子ＢＤ
Ｈを介して上位ビット側のブースシフタ１３１に出力す
るとともに、Ｎチャネルトランジスタ１４４に供給する
インバータ回路である。
【０１５４】１４３〜１４６は、ブースエンコーダ１０
１のエンコーダ回路１０１Ａの出力端子Ｘ２，ＮＸ２に
それぞれ接続された入力端子Ｘ２，ＮＸ２を介して供給
される信号に応じて、下位ビット側のブースシフタ１３
１の出力端子ＢＤＨ，ＢＤＬにそれぞれ接続された入力
端子ＢＮＨ，ＢＮＬを介して供給される被乗数の第（ｊ
−１）ビットの値、およびインバータ回路１４１，１４
２の出力である被乗数の第ｊビットの値のいずれかを選
択し、選択したものを相補的な値の２信号として出力す
るセレクタ回路を構成するＮチャネルトランジスタであ
る。
１のエンコーダ回路１０１Ａの出力端子Ｘ２，ＮＸ２に
それぞれ接続された入力端子Ｘ２，ＮＸ２を介して供給
される信号に応じて、下位ビット側のブースシフタ１３
１の出力端子ＢＤＨ，ＢＤＬにそれぞれ接続された入力
端子ＢＮＨ，ＢＮＬを介して供給される被乗数の第（ｊ
−１）ビットの値、およびインバータ回路１４１，１４
２の出力である被乗数の第ｊビットの値のいずれかを選
択し、選択したものを相補的な値の２信号として出力す
るセレクタ回路を構成するＮチャネルトランジスタであ
る。
【０１５５】１４７〜１５０は、ブースエンコーダ１０
１のエンコーダ回路１０１Ａの出力端子ＮＥＧ，ＰＯＳ
にそれぞれ接続された入力端子ＮＥＧ，ＰＯＳを介して
供給される信号に応じて、Ｎチャネルトランジスタ１４
３〜１４６で構成されるセレクタ回路の出力の値を反転
させるＥＸＯＲ回路を構成するＮチャネルトランジスタ
である。
１のエンコーダ回路１０１Ａの出力端子ＮＥＧ，ＰＯＳ
にそれぞれ接続された入力端子ＮＥＧ，ＰＯＳを介して
供給される信号に応じて、Ｎチャネルトランジスタ１４
３〜１４６で構成されるセレクタ回路の出力の値を反転
させるＥＸＯＲ回路を構成するＮチャネルトランジスタ
である。
【０１５６】１５１および１５２は、ブースエンコーダ
１０１のエンコーダ回路１０１Ａの出力端子ＺＥＲＯに
接続された入力端子ＺＥＲＯを介して供給される信号に
応じて、このブースシフタ１３１の出力値（出力端子Ｂ
Ｈを介して出力される値）を強制的に０に設定するＮチ
ャネルトランジスタである。
１０１のエンコーダ回路１０１Ａの出力端子ＺＥＲＯに
接続された入力端子ＺＥＲＯを介して供給される信号に
応じて、このブースシフタ１３１の出力値（出力端子Ｂ
Ｈを介して出力される値）を強制的に０に設定するＮチ
ャネルトランジスタである。
【０１５７】１５３および１５４は、上述の電圧補償回
路と同様の電圧補償回路を構成するＰチャネルトランジ
スタである。１５６および１５７は、Ｎチャネルトラン
ジスタ１４７〜１５０で構成されるＥＸＯＲ回路の出力
である相補的な値を反転させ、反転した値を出力端子Ｂ
Ｈ，ＢＬを介して４−２コンプレッサ１３２に出力する
インバータ回路である。
路と同様の電圧補償回路を構成するＰチャネルトランジ
スタである。１５６および１５７は、Ｎチャネルトラン
ジスタ１４７〜１５０で構成されるＥＸＯＲ回路の出力
である相補的な値を反転させ、反転した値を出力端子Ｂ
Ｈ，ＢＬを介して４−２コンプレッサ１３２に出力する
インバータ回路である。
【０１５８】次に動作について説明する。まず、乗数Ｙ
がブースエンコーダ１０１に供給されるとともに、被乗
数Ｘが部分積生成部１０２に供給される。ブースエンコ
ーダ１０１は、供給された乗数に対してブースエンコー
ディングを実行し、乗数の各ビット毎に、ブースエンコ
ーディング後の信号を部分積生成部１０２のブースシフ
タ１３１に供給する。
がブースエンコーダ１０１に供給されるとともに、被乗
数Ｘが部分積生成部１０２に供給される。ブースエンコ
ーダ１０１は、供給された乗数に対してブースエンコー
ディングを実行し、乗数の各ビット毎に、ブースエンコ
ーディング後の信号を部分積生成部１０２のブースシフ
タ１３１に供給する。
【０１５９】部分積生成部１０２において、被乗数の第
ｊビットのブースシフタ１３１は、被乗数の第ｊビット
の値に対して、ブースエンコーダ１０１からのブースエ
ンコーディング後の信号に基づいた処理（１ビットだけ
上位側にシフトする処理、値を反転する処理、または値
を０に設定する処理）を実行して部分積を生成し、その
部分積を４−２コンプレッサ回路１３２に供給する。
ｊビットのブースシフタ１３１は、被乗数の第ｊビット
の値に対して、ブースエンコーダ１０１からのブースエ
ンコーディング後の信号に基づいた処理（１ビットだけ
上位側にシフトする処理、値を反転する処理、または値
を０に設定する処理）を実行して部分積を生成し、その
部分積を４−２コンプレッサ回路１３２に供給する。
【０１６０】４−２コンプレッサ回路１３２は、上述の
ようにして、ブースシフタ１３１からの２入力および他
の４−２コンプレッサ回路１３２からの２入力を加算
し、その結果を次の４−２コンプレッサ回路１３２に出
力する。
ようにして、ブースシフタ１３１からの２入力および他
の４−２コンプレッサ回路１３２からの２入力を加算
し、その結果を次の４−２コンプレッサ回路１３２に出
力する。
【０１６１】このようにして、ブースシフタ１３１およ
び４−２コンプレッサ回路１３２により部分積が生成さ
れていき、最終段の４−２コンプレッサ回路１３２の出
力が部分積加算部１０３に出力される。このとき、１つ
の４−２コンプレッサ回路に入力される４つの値につい
て、回路の構成上、前段の４−２コンプレッサ回路１３
２からの入力の２値よりブースシフタ１３１からの入力
の２値の方が早く確定する。
び４−２コンプレッサ回路１３２により部分積が生成さ
れていき、最終段の４−２コンプレッサ回路１３２の出
力が部分積加算部１０３に出力される。このとき、１つ
の４−２コンプレッサ回路に入力される４つの値につい
て、回路の構成上、前段の４−２コンプレッサ回路１３
２からの入力の２値よりブースシフタ１３１からの入力
の２値の方が早く確定する。
【０１６２】そして、部分積加算部１０３は、最終段の
４−２コンプレッサ回路１３２からの部分積を加算して
被乗数と乗数との積を計算し、出力する。
４−２コンプレッサ回路１３２からの部分積を加算して
被乗数と乗数との積を計算し、出力する。
【０１６３】以上のように、この実施の形態７によれ
ば、乗算器の４−２コンプレッサ回路に、上記実施の形
態１〜６による４−２コンプレッサ回路を使用したの
で、計算速度の高い乗算器を実現することができるとい
う効果が得られる。
ば、乗算器の４−２コンプレッサ回路に、上記実施の形
態１〜６による４−２コンプレッサ回路を使用したの
で、計算速度の高い乗算器を実現することができるとい
う効果が得られる。
【０１６４】なお、本発明による４−２コンプレッサ回
路を使用した乗算器は、実施の形態７による乗算器に限
られるものではない。
路を使用した乗算器は、実施の形態７による乗算器に限
られるものではない。
【０１６５】
【発明の効果】以上のように、この発明によれば、４−
２コンプレッサ回路に、４つの入力のうちの第１の入力
の値が０であり、かつ第２の入力の値が１である場合
に、第１の入力の値を１に変換するとともに、第２の入
力の値を０に変換する入力値変換手段と、４つの入力お
よび入力された第１のキャリーのうち、いずれか２つの
値の第１の排他的論理和を計算し、その第１の排他的論
理和および残りの３つの値のうちのいずれか２つの値の
第２の排他的論理和を計算し、その第２の排他的論理和
および残りの２つの値のうちのいずれか２つの値の第３
の排他的論理和を計算し、その第３の排他的論理和と残
りの１つの値との排他的論理和を加算の結果として計算
する加算手段と、４つの入力のうちの第３の入力の値、
第１の入力の値および第２の入力の値に基づいて第１の
キャリーを計算するキャリー計算手段と、４つの入力の
うちの２つの値の排他的論理和と残りの２つの値の排他
的論理和との排他的論理和の値に応じて、入力された第
１のキャリーおよび第４の入力のいずれかを第２のキャ
リーに選択し、出力する選択手段とを備えるように構成
したので、４つの入力の値の組合せ数が減少し、４つの
入力と入力された第１のキャリーを加算する回路、第１
のキャリーを計算する回路、および第２のキャリーを計
算する回路の構成を簡単化し、それらの値の計算を高速
に実行することができるという効果があり、ひいては、
計算速度の高い乗算器を実現することができるという効
果がある。
２コンプレッサ回路に、４つの入力のうちの第１の入力
の値が０であり、かつ第２の入力の値が１である場合
に、第１の入力の値を１に変換するとともに、第２の入
力の値を０に変換する入力値変換手段と、４つの入力お
よび入力された第１のキャリーのうち、いずれか２つの
値の第１の排他的論理和を計算し、その第１の排他的論
理和および残りの３つの値のうちのいずれか２つの値の
第２の排他的論理和を計算し、その第２の排他的論理和
および残りの２つの値のうちのいずれか２つの値の第３
の排他的論理和を計算し、その第３の排他的論理和と残
りの１つの値との排他的論理和を加算の結果として計算
する加算手段と、４つの入力のうちの第３の入力の値、
第１の入力の値および第２の入力の値に基づいて第１の
キャリーを計算するキャリー計算手段と、４つの入力の
うちの２つの値の排他的論理和と残りの２つの値の排他
的論理和との排他的論理和の値に応じて、入力された第
１のキャリーおよび第４の入力のいずれかを第２のキャ
リーに選択し、出力する選択手段とを備えるように構成
したので、４つの入力の値の組合せ数が減少し、４つの
入力と入力された第１のキャリーを加算する回路、第１
のキャリーを計算する回路、および第２のキャリーを計
算する回路の構成を簡単化し、それらの値の計算を高速
に実行することができるという効果があり、ひいては、
計算速度の高い乗算器を実現することができるという効
果がある。
【０１６６】この発明によれば、第１のキャリーの値が
所定の値である場合、キャリー計算手段が、第１のキャ
リーの信号を接地電圧で出力し、第１のキャリーの値が
前記所定の値ではない場合、第１のキャリーの信号を、
電源電圧とＮチャネルトランジスタのゲート・ソース間
しきい電圧との差の電圧で出力するように構成したの
で、Ｎチャネルトランジスタのスイッチングの遅延時間
を減少させ、計算速度を向上させることができるという
効果がある。
所定の値である場合、キャリー計算手段が、第１のキャ
リーの信号を接地電圧で出力し、第１のキャリーの値が
前記所定の値ではない場合、第１のキャリーの信号を、
電源電圧とＮチャネルトランジスタのゲート・ソース間
しきい電圧との差の電圧で出力するように構成したの
で、Ｎチャネルトランジスタのスイッチングの遅延時間
を減少させ、計算速度を向上させることができるという
効果がある。
【０１６７】この発明によれば、４−２コンプレッサ回
路に、第４の計算回路の第１および第２のＮチャネルト
ランジスタのゲート端子、並びに、第４の計算回路の第
３および第４のＮチャネルトランジスタのゲート端子の
うちの電圧が高い方の電圧を電源電圧に保持し、第７お
よび第８のＮチャネルトランジスタに接続された第１の
キャリーの信号線のうちの電圧が高い方の電圧を、電源
電圧とＮチャネルトランジスタのゲート・ソース間しき
い電圧との差の電圧に保持する電圧保持手段を備えるよ
うに構成したので、Ｎチャネルトランジスタのスイッチ
ングの遅延時間を減少させ、計算速度を向上させること
ができるという効果がある。
路に、第４の計算回路の第１および第２のＮチャネルト
ランジスタのゲート端子、並びに、第４の計算回路の第
３および第４のＮチャネルトランジスタのゲート端子の
うちの電圧が高い方の電圧を電源電圧に保持し、第７お
よび第８のＮチャネルトランジスタに接続された第１の
キャリーの信号線のうちの電圧が高い方の電圧を、電源
電圧とＮチャネルトランジスタのゲート・ソース間しき
い電圧との差の電圧に保持する電圧保持手段を備えるよ
うに構成したので、Ｎチャネルトランジスタのスイッチ
ングの遅延時間を減少させ、計算速度を向上させること
ができるという効果がある。
【０１６８】この発明によれば、４−２コンプレッサ回
路に、選択手段の第５および第６のＮチャネルトランジ
スタのゲート端子、並びに、選択手段の第７および第８
のＮチャネルトランジスタのゲート端子のうちの電圧が
高い方の電圧を電源電圧に保持し、第４の計算回路の第
３の信号線および第４の信号線のうちの電圧が高い方の
電圧を、電源電圧とＮチャネルトランジスタのゲート・
ソース間しきい電圧との差の電圧に保持する電圧保持手
段を備えるように構成したので、Ｎチャネルトランジス
タのスイッチングの遅延時間を減少させ、計算速度を向
上させることができるという効果がある。
路に、選択手段の第５および第６のＮチャネルトランジ
スタのゲート端子、並びに、選択手段の第７および第８
のＮチャネルトランジスタのゲート端子のうちの電圧が
高い方の電圧を電源電圧に保持し、第４の計算回路の第
３の信号線および第４の信号線のうちの電圧が高い方の
電圧を、電源電圧とＮチャネルトランジスタのゲート・
ソース間しきい電圧との差の電圧に保持する電圧保持手
段を備えるように構成したので、Ｎチャネルトランジス
タのスイッチングの遅延時間を減少させ、計算速度を向
上させることができるという効果がある。
【０１６９】この発明によれば、４−２コンプレッサ回
路に、第１〜第４の計算回路および選択手段の入力また
は出力の２本の信号線の電圧を電源電圧にプリチャージ
するプリチャージ手段を備えるように構成したので、接
地電圧から電源電圧への変化が起こらず、各回路の出力
の値が確定するまでの時間を短縮することができるとい
う効果がある。
路に、第１〜第４の計算回路および選択手段の入力また
は出力の２本の信号線の電圧を電源電圧にプリチャージ
するプリチャージ手段を備えるように構成したので、接
地電圧から電源電圧への変化が起こらず、各回路の出力
の値が確定するまでの時間を短縮することができるとい
う効果がある。
【０１７０】この発明によれば、４−２コンプレッサ回
路に、４つの入力のうちの第１の入力の値が０であり、
かつ第２の入力の値が１である場合に、第１の入力の値
を１に変換するとともに、第２の入力の値を０に変換す
る入力値変換手段と、第１の入力の値と第２の入力の値
との排他的論理和を計算し、４つの入力のうちの第３の
入力の値と第４の入力の値との排他的論理和を計算し、
それらの排他的論理和の排他的論理和を計算し、その排
他的論理和と入力された第１のキャリーとの排他的論理
和を加算の結果として計算する加算手段と、第２の入力
の値、第３の入力の値および第４の入力の値に基づいて
第１のキャリーを計算するキャリー計算手段と、第３の
入力の値と第４の入力の値との排他的論理和の値に応じ
て、第１の入力、および、第１の入力の値と第２の入力
の値との排他的論理和のいずれかを選択する第１の選択
手段と、第３の入力の値と第４の入力の値との排他的論
理和の値に応じて、第２の入力および所定の固定値のい
ずれかを選択する第２の選択手段と、入力された第１の
キャリーの値に応じて、第１の選択手段により選択され
たもの、および第２の選択手段により選択されたものの
いずれかを第２のキャリーとして出力する第３の選択手
段とを備えるように構成したので、第１および第２の入
力、第３および第４の入力、第１のキャリーの順番で、
入力される値が確定する場合、値が確定するタイミング
が早い入力に関する計算を先に実行することができ、入
力の値の確定時刻のばらつきに起因する遅延時間を低減
して計算速度を向上することができるという効果があ
り、ひいては、計算速度の高い乗算器を実現することが
できるという効果がある。
路に、４つの入力のうちの第１の入力の値が０であり、
かつ第２の入力の値が１である場合に、第１の入力の値
を１に変換するとともに、第２の入力の値を０に変換す
る入力値変換手段と、第１の入力の値と第２の入力の値
との排他的論理和を計算し、４つの入力のうちの第３の
入力の値と第４の入力の値との排他的論理和を計算し、
それらの排他的論理和の排他的論理和を計算し、その排
他的論理和と入力された第１のキャリーとの排他的論理
和を加算の結果として計算する加算手段と、第２の入力
の値、第３の入力の値および第４の入力の値に基づいて
第１のキャリーを計算するキャリー計算手段と、第３の
入力の値と第４の入力の値との排他的論理和の値に応じ
て、第１の入力、および、第１の入力の値と第２の入力
の値との排他的論理和のいずれかを選択する第１の選択
手段と、第３の入力の値と第４の入力の値との排他的論
理和の値に応じて、第２の入力および所定の固定値のい
ずれかを選択する第２の選択手段と、入力された第１の
キャリーの値に応じて、第１の選択手段により選択され
たもの、および第２の選択手段により選択されたものの
いずれかを第２のキャリーとして出力する第３の選択手
段とを備えるように構成したので、第１および第２の入
力、第３および第４の入力、第１のキャリーの順番で、
入力される値が確定する場合、値が確定するタイミング
が早い入力に関する計算を先に実行することができ、入
力の値の確定時刻のばらつきに起因する遅延時間を低減
して計算速度を向上することができるという効果があ
り、ひいては、計算速度の高い乗算器を実現することが
できるという効果がある。
【０１７１】この発明によれば、４−２コンプレッサ回
路に、４つの入力のうちの第１の入力の値が０であり、
かつ第２の入力の値が１である場合に、第１の入力の値
を１に変換するとともに、第２の入力の値を０に変換す
る入力値変換手段と、第１の入力の値と第２の入力の値
との排他的論理和を計算し、第１の入力の値と第２の入
力の値との排他的論理和と、入力された第１のキャリー
との排他的論理和を計算し、その排他的論理和と、第３
の入力の値と第４の入力の値との排他的論理和との排他
的論理和を加算の結果として計算する加算手段と、第２
の入力の値、第３の入力の値および第４の入力の値に基
づいて第１のキャリーを計算するキャリー計算手段と、
入力された第１のキャリーの値に応じて、第１の入力お
よび第２の入力のいずれかを選択する第４の選択手段
と、入力された第１のキャリーの値に応じて、第１の入
力の値と第２の入力の値との排他的論理和、および、所
定の固定値のいずれかを選択する第５の選択手段と、第
３の入力の値と第４の入力の値との排他的論理和の値に
応じて、第４の選択手段により選択されたもの、および
第５の選択手段により選択されたもののいずれかを第２
のキャリーとして出力する第６の選択手段とを備えるよ
うに構成したので、第１および第２の入力、第１のキャ
リー、第３および第４の入力の順番で、入力される値が
確定する場合、値が確定するタイミングが早い入力に関
する計算を先に実行することができ、入力の値の確定時
刻のばらつきに起因する遅延時間を低減して計算速度を
向上することができるという効果があり、ひいては、計
算速度の高い乗算器を実現することができるという効果
がある。
路に、４つの入力のうちの第１の入力の値が０であり、
かつ第２の入力の値が１である場合に、第１の入力の値
を１に変換するとともに、第２の入力の値を０に変換す
る入力値変換手段と、第１の入力の値と第２の入力の値
との排他的論理和を計算し、第１の入力の値と第２の入
力の値との排他的論理和と、入力された第１のキャリー
との排他的論理和を計算し、その排他的論理和と、第３
の入力の値と第４の入力の値との排他的論理和との排他
的論理和を加算の結果として計算する加算手段と、第２
の入力の値、第３の入力の値および第４の入力の値に基
づいて第１のキャリーを計算するキャリー計算手段と、
入力された第１のキャリーの値に応じて、第１の入力お
よび第２の入力のいずれかを選択する第４の選択手段
と、入力された第１のキャリーの値に応じて、第１の入
力の値と第２の入力の値との排他的論理和、および、所
定の固定値のいずれかを選択する第５の選択手段と、第
３の入力の値と第４の入力の値との排他的論理和の値に
応じて、第４の選択手段により選択されたもの、および
第５の選択手段により選択されたもののいずれかを第２
のキャリーとして出力する第６の選択手段とを備えるよ
うに構成したので、第１および第２の入力、第１のキャ
リー、第３および第４の入力の順番で、入力される値が
確定する場合、値が確定するタイミングが早い入力に関
する計算を先に実行することができ、入力の値の確定時
刻のばらつきに起因する遅延時間を低減して計算速度を
向上することができるという効果があり、ひいては、計
算速度の高い乗算器を実現することができるという効果
がある。
【図１】 この発明の実施の形態１による４−２コンプ
レッサ回路の構成を示す回路図である。
レッサ回路の構成を示す回路図である。
【図２】 実施の形態１による４−２コンプレッサ回路
の入力の値と出力の値との関係を説明する図である。
の入力の値と出力の値との関係を説明する図である。
【図３】 この発明の実施の形態２による４−２コンプ
レッサ回路の構成を示す回路図である。
レッサ回路の構成を示す回路図である。
【図４】 実施の形態２におけるＥＸＯＲ回路の入力側
（すなわちキャリー生成回路の出力側）の相補的な信号
のうちの一方の信号の高電圧から低電圧へ変化するとき
の電圧の変化と、ＥＸＯＲ回路の出力側の相補的な信号
のうちの一方の信号の高電圧から低電圧へ変化するとき
の電圧の変化との関係の一例を示す図である。
（すなわちキャリー生成回路の出力側）の相補的な信号
のうちの一方の信号の高電圧から低電圧へ変化するとき
の電圧の変化と、ＥＸＯＲ回路の出力側の相補的な信号
のうちの一方の信号の高電圧から低電圧へ変化するとき
の電圧の変化との関係の一例を示す図である。
【図５】 実施の形態２におけるキャリー生成回路の出
力側に電圧補償回路が設けられている場合の、ＥＸＯＲ
回路の入力側（すなわちキャリー生成回路の出力側）の
相補的な信号のうちの一方の信号の高電圧から低電圧へ
変化するときの電圧の変化と、ＥＸＯＲ回路の出力側の
相補的な信号のうちの一方の信号の高電圧から低電圧へ
変化するときの電圧の変化との関係の一例を示す図であ
る。
力側に電圧補償回路が設けられている場合の、ＥＸＯＲ
回路の入力側（すなわちキャリー生成回路の出力側）の
相補的な信号のうちの一方の信号の高電圧から低電圧へ
変化するときの電圧の変化と、ＥＸＯＲ回路の出力側の
相補的な信号のうちの一方の信号の高電圧から低電圧へ
変化するときの電圧の変化との関係の一例を示す図であ
る。
【図６】 この発明の実施の形態３による４−２コンプ
レッサ回路の構成を示す回路図である。
レッサ回路の構成を示す回路図である。
【図７】 この発明の実施の形態４による４−２コンプ
レッサ回路の構成を示す回路図である。
レッサ回路の構成を示す回路図である。
【図８】 この発明の実施の形態５による４−２コンプ
レッサ回路の構成を示す回路図である。
レッサ回路の構成を示す回路図である。
【図９】 実施の形態５による４−２コンプレッサ回路
の入力の値と出力の値との関係を説明する図である。
の入力の値と出力の値との関係を説明する図である。
【図１０】 この発明の実施の形態６による４−２コン
プレッサ回路の構成を示す回路図である。
プレッサ回路の構成を示す回路図である。
【図１１】 この発明の実施の形態７による乗算器の構
成を示す回路図である。
成を示す回路図である。
【図１２】 ブースエンコーダに入力される乗数のうち
の隣接する３ビットに対して設けられているエンコーダ
回路の一例を示す回路図である。
の隣接する３ビットに対して設けられているエンコーダ
回路の一例を示す回路図である。
【図１３】 乗算器の部分積生成部の構成例を示すブロ
ック図である。
ック図である。
【図１４】 図１３の部分積生成部のブースシフタの構
成例を示す回路図である。
成例を示す回路図である。
【図１５】 従来の４−２コンプレッサ回路を示す回路
図である。
図である。
【図１６】 図１５の４−２コンプレッサ回路の入力の
値と出力の値との関係を説明する図である。
値と出力の値との関係を説明する図である。
１ ＥＸＯＲ回路（加算手段、第１の計算回路）、２
ＥＸＯＲ回路（加算手段、第２の計算回路）、３ ＥＸ
ＯＲ回路（加算手段、第３の計算回路）、４ＥＸＯＲ回
路（加算手段、第４の計算回路）、５ セレクタ回路
（選択手段）、６，５１ 入力値変換回路（入力値変換
手段）、１４，５７ キャリー生成回路（キャリー計算
手段）、３１，３２ 電圧分離回路（電圧保持手段）、
４１〜４５ プリチャージ回路（プリチャージ手段）、
５４，５５，５９，６２，７１，７４ ＥＸＯＲ回路
（加算手段）、６０ セレクタ回路（第１の選択手
段）、６１ セレクタ回路（第２の選択手段）、６３
セレクタ回路（第３の選択手段）、７２ セレクタ回路
（第５の選択手段）、７３ セレクタ回路（第４の選択
手段）、７５ セレクタ回路（第６の選択手段）、１３
２ ４−２コンプレッサ回路。
ＥＸＯＲ回路（加算手段、第２の計算回路）、３ ＥＸ
ＯＲ回路（加算手段、第３の計算回路）、４ＥＸＯＲ回
路（加算手段、第４の計算回路）、５ セレクタ回路
（選択手段）、６，５１ 入力値変換回路（入力値変換
手段）、１４，５７ キャリー生成回路（キャリー計算
手段）、３１，３２ 電圧分離回路（電圧保持手段）、
４１〜４５ プリチャージ回路（プリチャージ手段）、
５４，５５，５９，６２，７１，７４ ＥＸＯＲ回路
（加算手段）、６０ セレクタ回路（第１の選択手
段）、６１ セレクタ回路（第２の選択手段）、６３
セレクタ回路（第３の選択手段）、７２ セレクタ回路
（第５の選択手段）、７３ セレクタ回路（第４の選択
手段）、７５ セレクタ回路（第６の選択手段）、１３
２ ４−２コンプレッサ回路。
Claims (11)
- 【請求項１】 第１〜第４の４つの入力および入力され
た第１のキャリーを加算し、その加算の結果とその加算
により発生した第１および第２のキャリーを出力する４
−２コンプレッサ回路において、 前記４つの入力のうちの第１の入力の値が０であり、か
つ第２の入力の値が１である場合に、前記第１の入力の
値を１に変換するとともに、前記第２の入力の値を０に
変換する入力値変換手段と、 前記４つの入力および前記入力された第１のキャリーの
うち、いずれか２つの値の第１の排他的論理和を計算
し、その第１の排他的論理和および残りの３つの値のう
ちのいずれか２つの値の第２の排他的論理和を計算し、
その第２の排他的論理和および残りの２つの値のうちの
いずれか２つの値の第３の排他的論理和を計算し、その
第３の排他的論理和と残りの１つの値との排他的論理和
を前記加算の結果として計算する加算手段と、 前記４つの入力のうちの第３の入力の値、前記第１の入
力の値および前記第２の入力の値に基づいて前記第１の
キャリーを計算するキャリー計算手段と、 前記４つの入力のうちの２つの値の排他的論理和と残り
の２つの値の排他的論理和との排他的論理和の値に応じ
て、前記入力された第１のキャリーおよび前記第４の入
力のいずれかを前記第２のキャリーに選択し、出力する
選択手段とを備えることを特徴とする４−２コンプレッ
サ回路。 - 【請求項２】 ４つの入力および第１のキャリーは、そ
れぞれ２本の信号線を介して相補的な値を有する２つの
信号として入力され、 加算の結果、第１のキャリーおよび第２のキャリーは、
それぞれ２本の信号線を介して相補的な値を有する２つ
の信号として出力され、 加算手段は、前記４つの入力のうちの２つの値の排他的
論理和を計算する第１の計算回路と、残りの２つの値の
排他的論理和を計算する第２の計算回路と、前記第１の
計算回路による計算結果と、前記第２の計算回路による
計算結果との排他的論理和を計算する第３の計算回路
と、前記第３の計算回路による計算結果と、前記入力さ
れた第１のキャリーとの排他的論理和を計算する第４の
計算回路を有し、 前記第１〜第４の計算回路は、それぞれ、第１および第
２の信号線を介して相補的な値で入力される第１の変数
と、第３および第４の信号線を介して相補的な値で入力
される第２の変数との排他的論理和を計算し、その計算
結果を、第５および第６の信号線を介して相補的な値で
出力する回路であって、ゲート端子が前記第１の信号線
に接続され、残りのうちの一方の端子が前記第３の信号
線に接続され、他方の端子が前記第５の信号線に接続さ
れた第１のＮチャネルトランジスタ、ゲート端子が前記
第１の信号線に接続され、残りのうちの一方の端子が前
記第４の信号線に接続され、他方の端子が前記第６の信
号線に接続された第２のＮチャネルトランジスタ、ゲー
ト端子が前記第２の信号線に接続され、残りのうちの一
方の端子が前記第３の信号線に接続され、他方の端子が
前記第６の信号線に接続された第３のＮチャネルトラン
ジスタ、および、ゲート端子が前記第２の信号線に接続
され、残りのうちの一方の端子が前記第４の信号線に接
続され、他方の端子が前記第５の信号線に接続された第
４のＮチャネルトランジスタでそれぞれ構成され、 選択手段は、ゲート端子が前記第３の計算回路の前記第
１および第４のＮチャネルトランジスタの前記他方の端
子に接続され、残りのうちの一方の端子が前記第４の入
力の一方の信号線に接続され、他方の端子が出力の一方
の信号線に接続された第５のＮチャネルトランジスタ、
ゲート端子が前記第３の計算回路の前記第１および第４
のＮチャネルトランジスタの前記他方の端子に接続さ
れ、残りのうちの一方の端子が前記第４の入力の他方の
信号線に接続され、他方の端子が出力の他方の信号線に
接続された第６のＮチャネルトランジスタ、ゲート端子
が前記第３の計算回路の前記第２および第３のＮチャネ
ルトランジスタの前記他方の端子に接続され、残りのう
ちの一方の端子が前記入力された第１のキャリーの一方
の信号線に接続され、他方の端子が出力の一方の信号線
に接続された第７のＮチャネルトランジスタ、および、
ゲート端子が前記第３の計算回路の前記第２および第３
のＮチャネルトランジスタの前記他方の端子に接続さ
れ、残りのうちの一方の端子が前記入力された第１のキ
ャリーの他方の信号線に接続され、他方の端子が出力の
他方の信号線に接続された第８のＮチャネルトランジス
タで構成されたことを特徴とする請求項１記載の４−２
コンプレッサ回路。 - 【請求項３】 キャリー計算手段は、第１のキャリーの
値が所定の値である場合、前記第１のキャリーの信号を
接地電圧で出力し、前記第１のキャリーの値が前記所定
の値ではない場合、前記第１のキャリーの信号を、電源
電圧とＮチャネルトランジスタのゲート・ソース間しき
い電圧との差の電圧で出力することを特徴とする請求項
２記載の４−２コンプレッサ回路。 - 【請求項４】 第４の計算回路の第１および第２のＮチ
ャネルトランジスタのゲート端子、並びに、前記第４の
計算回路の第３および第４のＮチャネルトランジスタの
ゲート端子のうちの電圧が高い方の電圧を電源電圧に保
持し、第７および第８のＮチャネルトランジスタに接続
された第１のキャリーの信号線のうちの電圧が高い方の
電圧を、電源電圧とＮチャネルトランジスタのゲート・
ソース間しきい電圧との差の電圧に保持する電圧保持手
段を備えることを特徴とする請求項２記載の４−２コン
プレッサ回路。 - 【請求項５】 選択手段の第５および第６のＮチャネル
トランジスタのゲート端子、並びに、前記選択手段の第
７および第８のＮチャネルトランジスタのゲート端子の
うちの電圧が高い方の電圧を電源電圧に保持し、第４の
計算回路の第３の信号線および第４の信号線のうちの電
圧が高い方の電圧を、電源電圧とＮチャネルトランジス
タのゲート・ソース間しきい電圧との差の電圧に保持す
る電圧保持手段を備えることを特徴とする請求項２記載
の４−２コンプレッサ回路。 - 【請求項６】 第１〜第４の計算回路および選択手段の
入力または出力の２本の信号線の電圧を電源電圧にプリ
チャージするプリチャージ手段を備えることを特徴とす
る請求項２記載の４−２コンプレッサ回路。 - 【請求項７】 第１〜第４の４つの入力および入力され
た第１のキャリーを加算し、その加算の結果とその加算
により発生した第１および第２のキャリーを出力する４
−２コンプレッサ回路において、 前記４つの入力のうちの第１の入力の値が０であり、か
つ第２の入力の値が１である場合に、前記第１の入力の
値を１に変換するとともに、前記第２の入力の値を０に
変換する入力値変換手段と、 前記第１の入力の値と前記第２の入力の値との排他的論
理和を計算し、前記４つの入力のうちの第３の入力の値
と第４の入力の値との排他的論理和を計算し、それらの
排他的論理和の排他的論理和を計算し、その排他的論理
和と前記入力された第１のキャリーとの排他的論理和を
前記加算の結果として計算する加算手段と、 前記第２の入力の値、前記第３の入力の値および前記第
４の入力の値に基づいて前記第１のキャリーを計算する
キャリー計算手段と、 前記第３の入力の値と第４の入力の値との排他的論理和
の値に応じて、前記第１の入力、および、前記第１の入
力の値と前記第２の入力の値との排他的論理和のいずれ
かを選択する第１の選択手段と、 前記第３の入力の値と前記第４の入力の値との排他的論
理和の値に応じて、前記第２の入力および所定の固定値
のいずれかを選択する第２の選択手段と、 前記入力された第１のキャリーの値に応じて、前記第１
の選択手段により選択されたもの、および前記第２の選
択手段により選択されたもののいずれかを前記第２のキ
ャリーとして出力する第３の選択手段とを備えることを
特徴とする４−２コンプレッサ回路。 - 【請求項８】 第１〜第４の４つの入力および入力され
た第１のキャリーを加算し、その加算の結果とその加算
により発生した第１および第２のキャリーを出力する４
−２コンプレッサ回路において、 前記４つの入力のうちの第１の入力の値が０であり、か
つ第２の入力の値が１である場合に、前記第１の入力の
値を１に変換するとともに、前記第２の入力の値を０に
変換する入力値変換手段と、 前記第１の入力の値と前記第２の入力の値との排他的論
理和を計算し、前記第１の入力の値と前記第２の入力の
値との排他的論理和と、前記入力された第１のキャリー
との排他的論理和を計算し、その排他的論理和と、第３
の入力の値と第４の入力の値との排他的論理和との排他
的論理和を前記加算の結果として計算する加算手段と、 前記第２の入力の値、前記第３の入力の値および前記第
４の入力の値に基づいて前記第１のキャリーを計算する
キャリー計算手段と、 前記入力された第１のキャリーの値に応じて、前記第１
の入力および前記第２の入力のいずれかを選択する第４
の選択手段と、 前記入力された第１のキャリーの値に応じて、前記第１
の入力の値と前記第２の入力の値との排他的論理和、お
よび、所定の固定値のいずれかを選択する第５の選択手
段と、 前記第３の入力の値と第４の入力の値との排他的論理和
の値に応じて、前記第４の選択手段により選択されたも
の、および前記第５の選択手段により選択されたものの
いずれかを前記第２のキャリーとして出力する第６の選
択手段とを備えることを特徴とする４−２コンプレッサ
回路。 - 【請求項９】 ４−２コンプレッサ回路を使用して部分
積の和を計算する乗算器において、 前記４−２コンプレッサ回路は、４つの入力のうちの第
１の入力の値が０であり、かつ第２の入力の値が１であ
る場合に、前記第１の入力の値を１に変換するととも
に、前記第２の入力の値を０に変換する入力値変換手段
と、 前記４つの入力および下位ビット側から入力される第１
のキャリーのうち、いずれか２つの値の第１の排他的論
理和を計算し、その第１の排他的論理和および残りの３
つの値のうちのいずれか２つの値の第２の排他的論理和
を計算し、その第２の排他的論理和および残りの２つの
値のうちのいずれか２つの値の第３の排他的論理和を計
算し、その第３の排他的論理和と残りの１つの値との排
他的論理和を前記加算の結果として計算する加算手段
と、 前記４つの入力のうちの第３の入力の値、前記第１の入
力の値および前記第２の入力の値に基づいて前記第１の
キャリーを計算するキャリー計算手段と、 前記４つの入力のうちの２つの値の排他的論理和と残り
の２つの値の排他的論理和との排他的論理和の値に応じ
て、前記下位ビット側から入力される第１のキャリーお
よび前記第４の入力のいずれかを前記第２のキャリーに
選択し、出力する選択手段とを備えることを特徴とする
乗算器。 - 【請求項１０】 ４−２コンプレッサ回路を使用して部
分積の和を計算する乗算器において、 前記４−２コンプレッサ回路は、４つの入力のうちの第
１の入力の値が０であり、かつ第２の入力の値が１であ
る場合に、前記第１の入力の値を１に変換するととも
に、前記第２の入力の値を０に変換する入力値変換手段
と、 前記第１の入力の値と前記第２の入力の値との排他的論
理和を計算し、前記４つの入力のうちの第３の入力の値
と第４の入力の値との排他的論理和を計算し、それらの
排他的論理和の排他的論理和を計算し、その排他的論理
和と下位ビット側から入力される第１のキャリーとの排
他的論理和を前記加算の結果として計算する加算手段
と、 前記第２の入力の値、前記第３の入力の値および前記第
４の入力の値に基づいて前記第１のキャリーを計算する
キャリー計算手段と、 前記第３の入力の値と第４の入力の値との排他的論理和
の値に応じて、前記第１の入力、および、前記第１の入
力の値と前記第２の入力の値との排他的論理和のいずれ
かを選択する第１の選択手段と、 前記第３の入力の値と前記第４の入力の値との排他的論
理和の値に応じて、前記第２の入力および所定の固定値
のいずれかを選択する第２の選択手段と、 前記下位ビット側から入力される第１のキャリーの値に
応じて、前記第１の選択手段により選択されたもの、お
よび前記第２の選択手段により選択されたもののいずれ
かを前記第２のキャリーとして出力する第３の選択手段
とを備えることを特徴とする乗算器。 - 【請求項１１】 ４−２コンプレッサ回路を使用して部
分積の和を計算する乗算器において、 前記４−２コンプレッサ回路は、４つの入力のうちの第
１の入力の値が０であり、かつ第２の入力の値が１であ
る場合に、前記第１の入力の値を１に変換するととも
に、前記第２の入力の値を０に変換する入力値変換手段
と、 前記第１の入力の値と前記第２の入力の値との排他的論
理和を計算し、前記第１の入力の値と前記第２の入力の
値との排他的論理和と、下位ビット側から入力される第
１のキャリーとの排他的論理和を計算し、その排他的論
理和と、第３の入力の値と第４の入力の値との排他的論
理和との排他的論理和を前記加算の結果として計算する
加算手段と、 前記第２の入力の値、前記第３の入力の値および前記第
４の入力の値に基づいて前記第１のキャリーを計算する
キャリー計算手段と、 前記下位ビット側から入力される第１のキャリーの値に
応じて、前記第１の入力および前記第２の入力のいずれ
かを選択する第４の選択手段と、 前記下位ビット側から入力される第１のキャリーの値に
応じて、前記第１の入力の値と前記第２の入力の値との
排他的論理和、および、所定の固定値のいずれかを選択
する第５の選択手段と、 前記第３の入力の値と第４の入力の値との排他的論理和
の値に応じて、前記第４の選択手段により選択されたも
の、および前記第５の選択手段により選択されたものの
いずれかを前記第２のキャリーとして出力する第６の選
択手段とを備えることを特徴とする乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10226144A JP2000056949A (ja) | 1998-08-10 | 1998-08-10 | ４−２コンプレッサ回路および乗算器 |
| US09/248,284 US6308195B1 (en) | 1998-08-10 | 1999-02-11 | 4-2 compressor circuit and voltage holding circuit for use in 4-2 compressor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10226144A JP2000056949A (ja) | 1998-08-10 | 1998-08-10 | ４−２コンプレッサ回路および乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000056949A true JP2000056949A (ja) | 2000-02-25 |
Family
ID=16840556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10226144A Pending JP2000056949A (ja) | 1998-08-10 | 1998-08-10 | ４−２コンプレッサ回路および乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6308195B1 (ja) |
| JP (1) | JP2000056949A (ja) |
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| KR100423903B1 (ko) * | 2000-12-29 | 2004-03-24 | 삼성전자주식회사 | 고속 저전력 4-2 압축기 |
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- 1998-08-10 JP JP10226144A patent/JP2000056949A/ja active Pending
-
1999
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Also Published As
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| US6308195B1 (en) | 2001-10-23 |
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