JP3313002B2 - 浮動小数点演算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、浮動小数点演算装置
に関し、特に正規化処理における桁落ち予測回路の高速
化および回路規模の縮小化に関するものである。

【０００２】

【従来の技術】浮動小数点形式の加減算では、差の小さ
い２つの値を減算したときに桁落ちが生じるので、それ
を規定のフォーマットに正規化する必要がある。ここで
桁落ちとは、差の小さい２つの値を減算したときに演算
結果の先頭に「０」が並ぶ現象であり、規定のフォーマ
ットへの正規化とは最上位ビットが「１」をとるように
シフト演算をすることである。ただし、これはＩＥＥＥ
規格の場合であり、他の規格ではフォーマットが若干異
なる。ＩＥＥＥ規格の場合、この桁落ちは最大で仮数部
のビット幅分だけ生じるので、倍精度形式では最大５３
ビットのシフト動作が必要になる。また、シフトのため
には先頭に並ぶ「０」の数をカウントしてシフト量を求
めなければならない。このため浮動小数点演算のハード
ウエアではこの処理に伴う遅延が大きくなる。この問題
点を解決して高速化を図るための代表的な手段は、加減
算が終了する前に２つの入力データからシフト量を求め
る方法である。この方法によると、加減算を実行する回
路と桁落ち予測回路が並列動作できるので、「０」をカ
ウントするための遅延が短縮される。また、この方法で
は、シフト量をどのようにして求め、またそれを高速に
実行するかと、シフト動作をいかにして高速化するかが
重要になり、そのための発明がこれまでになされてき
た。以下にその一例を従来例として説明する。

【０００３】図８は、例えば、特開平６−９５８５１号
公報に記載されている浮動小数点演算装置の全体構成の
概略図である。特に、正規化処理回路の部分を示した。
この構成では、先行ゼロ予測器１（以下、ＬＺＰとす
る）によって、正確なシフト量を求め、シフタの制御線
を動作させる。ここで、その予測には加減算に用いられ
るレジスタ２の２つの入力信号（Ａ、Ｂ）と加減算器３
から出力されるボロー信号が用いられ、結果はシフト動
作の制御信号としてシフタ４に送出される。シフタ４で
は、正規化補正が行われ、正規化した結果５が得られ
る。この例では、シフト量の予測が正確であることが特
徴であるので、それを実現するＬＺＰ１について次に詳
しく述べる。

【０００４】図９にＬＺＰ１の構成を示す。倍精度デー
タの仮数部は５３ビットで構成される。下位に３ビット
を付加して５６ビットとしてと８ビットの集合７に７分
割し、それぞれの集合間の関係を基に先行「１」を含む
集合がどのブロックかを求めるバイト処理と、各バイト
内のどのビットが先行「１」となるかを求めるビット処
理に階層化することで高速化している。

【０００５】図９の第１ステージ６では、２つの入力Ａ
とＢの各バイト毎に対して減算と比較を行う。ＬＺＰ１
の論理は各バイト毎の順序づけに依存しているので、Ａ
≧ＢとＡ＜Ｂの両方に対応するように２重化されてい
る。この第１ステージでは最終的にＡi＝Ｂi、Ａi＝Ｂi
＋１、Ａi＞Ｂi＋１、Ｂi＝Ａi＋１、Ｂi＞Ａi＋１のい
ずれかであるかを決定する必要がある。このため第１ス
テージは図１０に示すようにＡi−Ｂi−１、Ａi−Ｂi−
２、Ｂi−Ａi−１、Ｂi−Ａi−２の４個の８ビット減算
器から構成され、それぞれボロー信号が比較結果として
第２ステージ８に送信される。

【０００６】図１１は、第２ステージ８を構成する駆動
回路９の詳細図である。第２ステージ８では、第１ステ
ージ６の結果を用いて各バイトブロック間の関係を求
め、対応するどのバイトブロックが先行「１」を含むか
含まないかを示す駆動信号と、対応するバイトブロック
からのボロー信号を生成する。この第２ステージ８も第
１ステージ６と同様にＡ−Ｂに対する回路とＢ−Ａに対
する回路の２つの系に二重化されている。この二重化系
のどちらを選択するかはこの第２ステージ８の最後に、
加減算器３からのボロー信号によって行われる。ボロー
信号が「０」の場合にＡ−Ｂの系が選択され、ボロー信
号が「１」の場合にはＢ−Ａの系が選ばれる。

【０００７】また、次の第３ステージ１０でもこのボロ
ー信号を用いて、第１ステージ６のＡi−Ｂi−１とＢi
−Ａi−１のいずれかを最初に選択しており、ボロー信
号が「０」の場合にＡi−Ｂi−１が選択され、ボロー信
号が「１」の場合にはＢi−Ａｉ−１が選ばれる。図１
２に第３ステージ１０を構成する駆動回路１１の詳細図
を示す。第３ステージ１０では、回路ブロック１３でバ
イトデータ中で「１」が立つ最上位ビットを検索し、回
路ブロック１４ではバイトデータ中で「０」となる最下
位ビットを検索している。これら２つの回路ブロックの
結果は当該バイトのボロー信号とともに解析され、そこ
から選ばれた特定のビットのみが「１」となり残りのビ
ットは「０」となる。ここで、回路ブロック１５では、
特定のビットが、バイト様式結果の最上位の「１」であ
り、また、このバイトからボローがある（従って、実際
の結果バイトが、バイト様式に等しいとき）とき、また
はこの特定ビットが、最下位のゼロであり、最下位より
１つ上位のビットが最上位の「１」であり、かつバイト
からのボローがない場合、その特定ビットが全体として
の結果の先行「１」として選ばれる。当該バイトブロッ
クが先行「１」を含まない場合もあるので、最後に駆動
信号によってこの出力はすべて「０」にするか、第３ス
テージ１０で求めた値を出力するかが選ばれる。

【０００８】

【発明が解決しようとする課題】従来の浮動小数点演算
装置は、以上のように構成されていたので、シフト量を
正確に求められる利点があるものの、その解析には非常
に複雑な処理を要する。例えば、バイト毎に７分割され
ているものの予測のために第１ステージで８ビットの減
算を実行する必要があり、かつ第３ステージでも８ビッ
トの入力を受ける多入力論理を実行する必要がある。

【０００９】これらのことは、ハードウエアで実現する
際には、速度とハードウエア量の両面において障害とな
る。８ビットに分割されても減算器では、キャリーの伝
搬は不可避であって遅延を招くし、全ビット分の回路を
設けなければならない上に多重化されているので回路規
模も大きくなる。また、図１２の回路は、多入力論理を
含めて５段階のゲートで構成されており、遅延が大き
い。

【００１０】すなわち、従来の浮動小数点演算装置は、
予測のための回路の遅延が大きく、その規模も大きくな
るという問題点があった。そして、それは予測値を求め
る手順が複雑であることに起因している。

【００１１】この発明は、かかる問題点を解決するため
になされたものであり、浮動小数点演算装置の正規化処
理における桁落ち予測回路の回路構成を簡単にして、浮
動小数点演算装置の回路規模の縮小化および処理の高速
化を得ることを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る浮動小数
点演算装置は、第１の仮数部のｉ番目（ｉは整数；１≦
ｉ≦ｍ）のビットと第２の仮数部のｉ番目のビットとの
論理積演算により第１の結果を生成し、第１の仮数部の
ｉ番目のビットと第２の仮数部のｉ番目のビットとの論
理和否定演算により第２の結果を生成し、第１の結果と
第２の結果との論理和演算により第３の結果を生成し、
第１の仮数部のｉ−１番目のビットと第２の仮数部のｉ
−１番目のビットとの論理和演算により第４の結果を生
成し、第３の結果と第４の結果との論理積演算によりｉ
番目の桁落ち予測ビットＥｉを生成する桁落ち予測回路
を備えたものである。

【００１３】また、桁落ち予測回路は、第１の仮数部の
ｉ番目のビットと第２の仮数部のｉ番目のビットとの論
理和否定演算を行うＮＯＲゲートと、第１の仮数部のｉ
番目のビットと第２の仮数部のｉ番目のビットとの論理
積否定演算を行うＮＡＮＤゲートと、ＮＯＲゲートから
の出力を反転するインバータと、インバータからの出
力、第１の仮数部のｉ−１番目のビットと第２の仮数部
のｉ−１番目のビットとの論理和否定演算の結果と第Ｎ
ＡＮＤゲートからの出力を受け取り論理演算を行い桁落
ち予測ビットＥｉを出力するＡＮＤ−ＯＲ−ＮＯＴ型複
合ゲートとを有するように構成したものである。

【００１４】また、桁落ち予測回路は、第１の仮数部の
ｉ番目のビットと第２の仮数部のｉ番目のビットとの論
理和否定演算を行うＮＯＲゲートと、ＮＯＲゲートから
の出力、第１の仮数部のｉ番目のビットと第２の仮数部
のｉ番目のビットを受け取り、論理演算を行うＡＮＤ−
ＯＲ−ＮＯＴ型複合ゲートと、第１の仮数部のｉ−１番
目のビットと第２の仮数部のｉ−１番目のビットとの論
理和否定演算の結果とＡＮＤ−ＯＲ−ＮＯＴ型複合ゲー
トからの出力との論理和否定演算を行い桁落ち予測ビッ
トＥｉを出力するＮＯＲゲートとを有するように構成し
たものである。

【００１５】また、桁落ち予測回路は、第１の仮数部の
ｉ番目のビットと第２の仮数部のｉ番目のビットとの論
理和を出力する第１の論理和素子と、第１の論理和素子
からの出力を反転するインバータと、仮数部のｉ番目の
ビットと第２の仮数部のｉ番目のビットとの論理積を出
力する第１の論理積素子と、インバータからの出力と第
１の論理積素子からの出力との論理和を出力する第２の
論理和素子と、第１の仮数部のｉ−１番目のビットと第
２の仮数部のｉ−１番目のビットとの論理和と第２の論
理和素子からの出力との論理積を行い桁落ち予測ビット
Ｅｉを出力する第２の論理積素子とを有するように構成
したものである。

【００１６】また、桁落ち予測回路は、第１の仮数部の
ｉ番目のビットを反転する第１のインバータと、第１の
インバータからの出力を反転する第２のインバータと、
第２の仮数部のｉ番目のビットに基づき、第１のインバ
ータからの出力か、第２のインバータからの出力かのど
ちらかを選択する選択回路と、第１の仮数部のｉ−１番
目のビットと第２の仮数部のｉ−１番目のビットとの論
理和否定演算の結果と選択回路からの出力との論理和否
定演算を行い桁落ち予測ビットＥｉを出力するＮＯＲゲ
ートとを有するように構成したものである。

【００１７】さらに、この発明の浮動小数点演算装置
は、第１の仮数部および第２の仮数部とを受け取り、演
算処理を行う加算回路と、第１の仮数部と第２の仮数部
とを受け取り、桁落ち予測を行う桁落ち予測回路からの
予測結果を受け取り、予測結果に基づき、加算回路から
の演算結果を正規化する正規化処理部と、加算回路から
の演算結果に対し、丸め処理を行う丸め処理部と、正規
化処理部からの処理結果と、丸め処理部からの処理結果
とを受け取り、加算回路からの加算結果に基づき、どち
らか一方を選択するセレクタ回路と、セレクタ回路から
の選択結果を受け取り、選択結果が、正規化処理部から
の処理結果の場合には、その選択結果を１ビット左にシ
フトし、選択結果が、丸め処理部からの処理結果の場合
には、その選択結果を１ビット左あるいは右ににシフト
する補正回路とを備えるようにしたものである。

【００１８】また、この発明の浮動小数点演算装置は、
第１の仮数部のｉ番目のビットと第２の仮数部のｉ番目
のビットとの論理和否定演算によりジェネレート信号Ｇ
ｉを出力するＮＯＲゲートと、ＮＯＲゲートからの出
力、第１の仮数部のｉ番目のビットと第２の仮数部のｉ
番目のビットの論理演算によりプロバゲート信号Ｐｉを
出力するＡＮＤ−ＯＲ−ＮＯＴ型複合型ゲートと、プロ
バゲートＰｉと仮数部のｉ−１番目のビットのジェネレ
ート信号Ｇｉ−１との論理和否定により、桁落ち予測ビ
ットＥｉを出力するＮＯＲゲートとを備えた加算回路を
備えるようにしたものである。

【００１９】

【作用】上記のように構成された浮動小数点演算装置
で、桁落ち予測を行う場合、桁落ち予測ビットの生成が
簡単なロジックで求められる。また、正規化処理用の補
正回路を丸め処理の補正回路に含めたので、正規化処理
用の補正回路が削除された。さらに、桁上げ先見加算を
行う加算回路で生成された信号を用いて、桁落ち予測を
行い、加算回路とは別に設けられていた桁落ち予測回路
が削除された。

【００２０】

【実施例】

実施例１．図１は、この発明における浮動小数点演算装
置の回路構成を示した図である。この回路は、特に、浮
動小数点演算装置における加算処理、正規化処理および
丸め処理を実行する部分を示している。この回路には、
仮数部Ａ、仮数部Ｂ（ＩＥＥＥ７５４規格における倍精
度フォーマットでは、５２ビットである。）が入力され
る。

【００２１】１６、１７はビット反転回路であり、２の
補数表現に変更するための回路である。ビット反転回路
１６は、仮数部Ａを受け取り、仮数部Ａの各ビットを反
転させ（「０」→「１」あるいは「１」→「０」）、ビ
ット反転回路１７は、仮数Ｂのビットを反転させる
（「０」→「１」あるいは「１」→「０」）。仮数部Ａ
から仮数部Ｂのうちどちらのビットを２の補数表現にす
るかは、制御回路１８により選択される。制御回路１８
から加算器回路１９へは、２の補数表現のための加算値
「１」が出力される。加算器回路１９は、ビット反転回
路１６からの仮数部Ａ’とビット反転回路１７からの仮
数部Ｂ'との加算処理を行う回路である。２０は桁落ち
予測回路であり、ビット反転回路１６、ビット反転回路
１７からの仮数部Ａ'および仮数部Ｂ'を受け取り、加算
器回路１９の仮数部Ａ'と仮数部Ｂ'との加算すなわち仮
数部Ａと仮数部Ｂの減算による桁落ちを予測する回路で
ある。この実施例では、特に（仮数部Ａ−仮数部Ｂ）の
減算処理を行う場合について述べる。また、「１」、
「０」は、２進数表現である。２１は０カウンタ回路で
あり、桁落ち予測回路２０からの予測結果を受け取り、
予測結果において、最上位の「１」が現れるまで、
「０」が何個並んでいるかがカウントされる。例えば、
「０．００１・・・」であれば、３個とカウントされ
る。２２はバレルシフタ回路であり、０カウンタ回路２
１から、何個「０」が並んでいるかの結果を受け取り、
その分だけ加算結果を左にシフトする。例えば、「０．
００１・・・」であれば、３ビット左にシフトして、
「１．０００・・・」とする。２３は補正シフタ１回路
であり、桁落ち予測回路２０により予測して、バレルシ
フタ回路２２でシフトしたシフト量が１ビット不足して
する場合が発生するので、補正シフタ１回路２３によ
り、１ビット左にシフトさせるための回路である。桁落
ち予測回路２０、０カウンタ回路２１、バレルシフタ回
路２２および補正シフタ１回路が、大きく分けて、正規
化処理を行う部分である。

【００２２】２４はインクリメンタ回路であり、加算器
回路１９からの加算結果を受け取り、丸め処理、つまり
加算結果の最下位ビットの桁あふれを四捨五入して丸め
るための回路である。丸め処理を行う必要があるかどう
かは、制御回路１８からの制御信号に基づいて判断され
る。２５は補正シフタ２回路であり、インクリメンタ回
路２４からデータを受け取って、補正が必要な場合には
補正処理を行う回路である。

【００２３】２６は丸めデコーダおよび桁落ち検出回路
であり、制御回路１８からの制御信号に基づき、加算器
回路１９からのデータのビット列を調べて、補正シフタ
１回路からのデータか、補正シフタ２回路からのデータ
か、つまり、正規化処理した方のデータか、丸め処理し
た方のデータかのどちらかのデータをセレクタ回路２７
で選択させるための制御を行う回路である。なお、浮動
小数点演算における正規化処理、丸め処理の一般的な説
明については省略する。

【００２４】また、この実施例では、桁落ちに関する説
明の都合上、減算処理を説明していくことにする。減算
処理においては、２の補数表現を行うために、例えば、
（仮数部Ａ−仮数部Ｂ）の場合、制御回路１８の制御に
より、ビット反転回路１７に入力された仮数部Ｂのビッ
ト反転処理が行われ、仮数部Ｂ'として加算器回路１９
に出力される。ビット反転回路１６は、仮数部Ａのビッ
ト反転処理を実行せずに、仮数部Ａ'として加算器回路
１９に出力する。つまり、減数（仮数部Ｂ）の方を２の
補数表現する。加算器回路１９では、仮数部Ａ’と仮数
部Ｂ'の加算が実行される。

【００２５】次に、この発明の特徴である桁落ち予測回
路２０について詳細に説明する。桁落ち予測回路２０
は、浮動小数点演算処理を高速に実行するために考え出
されたものであり、その特徴は、加算器回路１９の加算
結果を待たずに、加算器回路１９の計算後に桁落ちが何
ビット発生するかを加算器回路１９に入力される仮数部
Ａ'および仮数部Ｂ'により予測するための回路である。
例えば、加算器回路１９における加算結果（「０．００
１・・」）を何ビットシフトさせれば、正規化（「１．
００・・」）されるかを予測するものである。ただし、
その予測には、１ビットの位置のずれを含んでいること
があるので、補正シフタ１回路２３が必要となる。

【００２６】図２は、桁落ち予測回路２０の詳細な回路
構成を示した図である。２８〜３３はＮＯＲゲートであ
り、仮数部Ａの各ビット（Ａ0'〜Ａm'）と仮数部Ｂの各
ビット（Ｂ0'〜Ｂm'）とを受け取り、論理和否定演算を
行い、その演算結果を出力する。３４〜３８はＮＡＮＤ
ゲートであり、仮数部Ａの各ビット（Ａ0'〜Ａm'）と仮
数部Ｂの各ビット（Ｂ0'〜Ｂm'）とを受け取り、論理積
否定演算を行い、その演算結果を出力する。３９〜４３
はインバータであり、ＮＯＲゲート２８〜３２の出力を
受け取り、その出力の反転を行う。４４〜４８、４９〜
５３で構成されるゲートは、ＡＮＤ−ＯＲ−ＮＯＴ型複
合ゲートであり、インバータ３９〜４３からの出力信号
とＮＡＮＤゲート３４〜３８からの出力信号と、ＮＯＲ
ゲート２９〜３３の出力信号とを受け取り、論理演算を
行い、その演算結果を予測ビットＥ0〜Ｅmとして出力す
る。予測ビットＥ0〜Ｅmは、０カウンタ回路２１に出力
される。

【００２７】予測ビットＥi（０≦ｉ≦ｍ；ｍは整数）
は、ビット反転回路１６、１７からの仮数部Ａ、Ｂのｉ
番目のビットＡ'i、Ｂ'i（０≦ｉ≦ｍ；ｍは整数）とｉ
−１番目のＡi-1'、Ｂi-1'とから導かれる。すなわち、
予測ビットＥｉを出力するための上記のＡＮＤ−０Ｒ−
ＮＯＴ型複合ゲートは、ＮＡＮＤ側の入力端子の一方
で、インバータ３９〜４３からの出力信号を受け取り、
他方で、ＮＡＮＤゲート３４〜３８からの出力信号を受
け取る。さらに、ＮＯＲ側の入力端子で、i-1番目のＮ
ＯＲゲート２９〜３３の出力信号を受け取るように構成
される。すなわち、この実施例においては、予測ビット
生成をたった３段のＣＭＯＳゲートで構成することがで
きる。

【００２８】予測ビットＥi（０≦ｉ≦ｍ）の値は、Ｎ
ＯＲゲート２９〜３３からの信号が「１」の時、すなわ
ちＡiー1'＝０であって、Ｂi-1'＝０の時には、必ずＥi
＝０となる。次に、ＮＯＲゲート２９〜３３からの信号
が「１」の時には、上記ＡＮＤ−ＯＲ−ＮＯＴ型複合ゲ
ートに入力される値（ＮＡＮＤ側４４〜４８）によって
決まる。したがって、Ａi'＝０、Ｂi'＝０となり、ＮＯ
Ｒゲート２８〜３２の出力が「１」となって、インバー
タ３９〜４３により反転されて「０」になるか、もしく
は、Ａi'＝１、Ｂi'＝１となって、ＮＡＮＤゲート３４
〜３８からの出力が「０」になったとき、Ｅi＝１とな
り、それ以外の条件すなわちＡi'＝１であって、Ｂi'＝
０、もしくはＡi'＝０であってＢi'＝１の時にはＥi＝
０となる。ただし、Ｅ0については、予測した値が１ビ
ットの誤差を含んでいることを考慮して、常にＥ0＝１
にしておく。

【００２９】さて、加算器回路１９に具体的な仮数部
Ａ、Ｂのビット列を与えた時に、この桁落ち予測回路２
０において予測論理がどのような結果を与えるのかにつ
いて調べ、その予測結果と加算器回路１９の加算結果と
を比較する。桁落ちが発生する代表的な例を３つ挙げて
説明する。この実施例では、仮数部Ａ、仮数部Ｂは整数
であって、必ず大きい値から小さい値を引くようにする
ことを前提とする。（仮数部Ａ＞仮数部Ｂ）仮数部Ａ、
仮数部Ｂは、１６ビットとする。

【００３０】（ａ）上位ビット並びが同じとき 仮数部Ａ ＋ １００１ １１００ １０１０ ０００１ 仮数部Ｂ − １００１ １１００ １０００ １００１ 加算結果Ｓ ＝ ００００ ００００ ０００１ １０００ ビット反転回路１６、１７から出力された表現で記載す
ると、 仮数部Ａ' ＋０ １００１ １１００ １０１０ ０００１ 仮数部Ｂ' ＋１ ０１１０ ００１１ ０１１１ ０１１０＋１ Ｐ ＰＰＰＰ ＰＰＰＰ ＰＰＧＰ ＫＰＰＰ 加算結果Ｓ ＝０ ００００ ００００ ０００１ １０００ 予測結果Ｅ ０ ００００ ００００ ００１０ １００１ となる。(上位に付加したビットはサインビットであ
り、正（０）か負（１）かを示す。）

【００３１】ここで、Ｐi、Ｋi、Ｇiは、浮動小数点演
算においては、よく使用されるものであり、Ｐiはプロ
パゲート信号、Ｋiはキル信号、Ｇiはジェネレート信号
であり、Ｐi＝Ａi'（＋）Ｂi'、Ｋi＝バー（Ａi'＋Ｂ
i'）、Ｇi＝Ａi'・Ｂi'で表される。「（＋）」は排他
的論理和、「＋」は論理和、「・」は論理積を示す。上
記のビット列においては、仮数部Ａ＞仮数部Ｂなので、
ビット並びが同じでなくなる部分の先頭ビットは必ず
「Ａi＝１（Ａi'＝１）、Ｂi＝０（Ｂi'＝１）」とな
る。よって、必ずＰＰＰ・・・ＰＰＧとなり、ＰＰＰ・
・・ＰＰＫとはならない。ただし、ＰＰＰ・・・ＰＰＧ
ＫＫＫのように「Ｇの後にＫが続く場合」には、Ｇの位
置で「１」が立たずに「０」が立つ場合もあるので注意
が必要である。まとめると、ＰＰＰ・・・ＰＧＧ、ＰＰ
Ｐ・・・ＰＧＰのところで「１」が立つ。正確には、
「ＧＧの並びの場合」あるいは「ＧＰの並びであって下
位からの桁上げ（キャリー）がある場合」には、上位側
（ＧＧの最初のＧ、ＧＰのＧの位置のＥiビット）に
「１」が立ち、「ＧＰの並びであって下位からのキャリ
ーがない場合」には、下位側（Ｐの位置のＥiビット）
に「１」が立つことになる。

【００３２】（ｂ）仮数部Ａ＝１０００００１・・・、
仮数部Ｂ＝０１１１１１０・・・のとき 仮数部Ａ ＋ １０００ ００００ １０１０ ０００１ 仮数部Ｂ − ０１１１ １１１１ ０１１０ １００１ 加算結果Ｓ ＝ ００００ ０００１ ００１１ １０００ ビット反転回路１６、１７から出力された表現で記載す
ると、 仮数部Ａ' ＋０ １０００ ００００ １０１０ ０００１ 仮数部Ｂ' ＋１ １０００ ００００ １００１ ０１１０＋１ Ｐ ＧＫＫＫ ＫＫＫＫ ＧＫＰＰ ＫＰＰＰ 加算結果Ｓ ＝０ ００００ ０００１ ００１１ １０００ 予測結果Ｅ ０ ００００ ０００１ ０１００ １００１ となる。よってこの場合には、ＰＧＫＫＫ・・・ＫＧと
なる。

【００３３】（Ｃ）仮数部Ａ＝１０００００１・・・、
仮数部Ｂ＝０１１１１１１・・・のとき 仮数部Ａ ＋ １０００ ００００ １０１０ ０００１ 仮数部Ｂ − ０１１１ １１１１ １１１０ １００１ 加算結果Ｓ ＝ ００００ ００００ １０１１ １０００ ビット反転回路１６、１７から出力された表現で記載す
ると、 仮数部Ａ' ＋０ １０００ ００００ １０１０ ０００１ 仮数部Ｂ' ＋１ １０００ ００００ ０００１ ０１１０＋１ Ｐ ＧＫＫＫ ＫＫＫＫ ＰＫＰＰ ＫＰＰＰ 加算結果Ｓ ＝０ ００００ ００００ １０１１ １０００ 予測結果Ｅ ０ ００００ ０００１ ０１００ １００１ となる。よって、この場合では、ＰＧＫＫＫ・・・ＫＰ
となる。

【００３４】バレルシフタ回路２２へは、上述した３つ
の例で示した加算器回路１９からの加算結果Ｓiと、桁
落ち予測回路２０で得られた予測結果Ｅiに基づいた、
０カウンタ回路２１からの加算結果Ｓiのビットのシフ
ト量とが出力される。そして、そのシフト量に基づい
て、加算結果Ｓiをシフトし、シフトした結果を補正シ
フタ１回路２３へ出力する。

【００３５】上述した例（ｂ）のように予測結果Ｅの先
行「１」と、加算結果Ｓの先行「１」とが一致すること
が望ましいが、例（ａ）や（ｃ）のように、この桁落ち
予測回路２０の予測結果Ｅiが、実際の先行「１」より
も１ビット上位側に先行「１」を出力してしまうことが
ある。このため、この予測ミスを補正するために、補正
シフタ１回路２３を設けている。補正シフタ１回路２３
の追加により、遅延とハードウエア規模の増大をもたら
すが、１ビットシフトを扱う補正シフタ１回路２３に関
しては、遅延もハードウエア量もそれほど大きくなく、
この発明の桁落ち予測回路２０と０カウンタ回路２１か
らなる部分の構成の遅延短縮とハードウエア量の削減を
含めて考えれば、全体として改善効果が大きくなる。先
行「１」のずれについては、制御回路１８により、バレ
ルシフタ回路２２から出力されたビット列に１ビットず
れがあるかどうかを検知し（例えば、「０．１・・」の
下線の値を検知する）、ずれがある場合には、補正シフ
タ１回路２３に制御信号を出力し（図示せず）、ビット
列の１ビットシフトが行われる。補正シフタ１回路２
３、補正シフタ２回路２５は、従来のシフタ回路を使用
すれば実現できる。この発明における桁落ち予測回路２
０の回路構成の基となる論理式の導き方について以下に
述べる。この実施例では、「仮数部Ａ，Ｂともに正の数
であり、必ず大きい値から小さい値を引き、正の値を出
力する」ように構成しているので、（I）Ａi'＝Ａiなら
ばＢi'＝バーＢi、（II）Ａi'＝バーＡiならばＢi'＝Ｂ
i、（III）常にＡｓ＝Ｂｓ＝Ｓｓ＝０ということを前提
条件とする。２進数の加算において、ｉ番目の和Ｓｉは
ｉ番目の入力Ａi'とＢi'および下位ビットからの桁上げ
信号Ｃi-1に対して次式で与えられる。

【００３６】 Ｓｉ＝Ａi'（＋）Ｂi'（＋）Ｃi-1 ・・・（１） Ｃi-1＝Ａi-1'・Ｂi-1'＋（Ａi-1'（＋）Ｂi-1'）・Ｃi-2 ・・・（２）

【００３７】また、多くの文献が桁上げ先見加算器の理
解を助けるために、Ｐi＝Ａi'（＋）Ｂi'、Ｇi＝Ａi'・
Ｂi'、Ｋｉ＝バー（Ａi'＋Ｂi'）の置き換えを用いて次
式のようになる。なお、定義式から明らかなように、Ｐ
i＝バー（Ｇi＋Ｋi）、Ｇi＝バー（Ｐi＋Ｋi）、Ｋi＝
バー（Ｇi＋Ｐi）である。なお、『バー』は、信号の反
転を示す。

【００３８】 Ｓi ＝Ｐi（＋）Ｃi-1 ・・・（１'） Ｃi-1＝Ｇi-1＋Ｐi-1・Ｃi-2 ・・・（２'）

【００３９】式（１'）に式（２'）を代入して、排他的
論理和を展開すると式（３）になる。 Ｓi＝Ｐi（＋）（Ｇi-1＋Ｐi-1・Ｃi-2） ＝バー（Ｐi）・（Ｇi-1＋Ｐi-1・Ｃi-2）＋Ｐi・バー（Ｇi-1＋Ｐi-1・Ｃ i-2） ・・・（３）

【００４０】続いて、式（３）の簡単化について考えて
みる。０カウンタ回路２１の入力に与えるビット列は
「１」が立つ先頭ビットのみが有意義であり、１ビット
のずれは後段の補正シフタ１回路２３で容易に補正でき
る。そこで、この１ビットのずれを許すことで、式の簡
単化を試みる。例えば、式（３）の第１項に注目する
と、バー（Ｐi）・Ｐi-1＝１が常に成り立てばＣi-2を
消去できることが分かる。つまり、Ｐi＝０、Ｐi-1＝１
である。１ビットのずれを認めるので、ＳiおよびＳi-1
の２ビットについて調べる。式（３）と式（１'）にバ
ー（Ｐi）・Ｐi-1＝１を代入すると次のようになる。

【００４１】 Ｓi ＝バー（Ｐi）・（Ｇi-1＋Ｐi-1・Ｃi-2）＋Ｐi・バー（Ｇi-1＋Ｐi-1・ Ｃi-2） ＝バー（Ｐi）・Ｇi-1＋バー（Ｐi）・Ｐi-1・Ｃi-2 ＝バー（Ｐi）・バー（Ｐi-1＋Ｋi-1）＋バー（Ｐi）・Ｐi-1・Ｃi-2 ＝Ｃi-2 ・・・（４） Ｓi-1＝Ｐi（＋）Ｃi-2 ＝バー（Ｐi-1）・Ｃi-2＋Ｐi-1・バー（Ｃi-2） ＝バー（Ｃi-2） ・・・（５）

【００４２】式（４）（５）から明らかなように、バー
（Ｐi）・Ｐi-1＝１ならば、ＳiおよびＳi-1のどちらか
のビットに必ず「１」が立つ。したがって、１ビットの
ずれを許せば、バー（Ｐi）・Ｐi-1＝１のとき、Ｓi＝
１としてもよい。そこで、Ｓiの代わりに式（３）とバ
ー（Ｐi）・Ｐi-1の論理和を採ったものをＤiと置く
と、式（６）が得られる。必ず「１」が立つように、バ
ー（Ｐi）・Ｐi-1を加えることにする。

【００４３】 Ｄｉ＝バー（Ｐi）・（Ｇi-1＋Ｐi-1・Ｃi-2）＋Ｐi・バー（Ｇi-1＋Ｐi-1 ・Ｃi-2）＋バー（Ｐi）・Ｐi-1 ＝バー（Ｐi）・（Ｇi-1＋Ｐi-1）＋Ｐi・バー（Ｇi-1＋Ｐi-1・Ｃi-2） ・・・（６）

【００４４】この式（６）では、例えば、バー（Ｐi）
・Ｐi-1・バー（Ｃi-2）＝１（バー（Ｐi）・Ｐi-1＝１
の条件を満たし、かつバー（Ｃi-2）＝１の条件も満た
す）の場合に、Ｓi＝０、Ｓi-1＝１となるところを強制
的にＤi＝１としてしまうため、１ビット上位側へのず
れを含んでいる。（Ｓi＝０となるところをＳi＝１とな
っている。）また、このずれは、式（６）の第１項によ
るものであり、式（３）のままである第２項はずれを含
んでいない。したがって、第２項の論理を１ビット下位
のｉ−１ビット目で調べても、ずれは１ビット以内に収
まっている。式（６）を変形し、ｉビットに関して記述
すると式（７）になる。式（３）と同様に、Ｐｉが
「０」か「１」かで出力が選択される形式に変形する。

【００４５】Ｄｉ’＝バー（Ｐi）・（Ｇi-1＋Ｐi-1）
＋Ｐi-1・バー（Ｇi-2＋Ｐi-2・Ｃi-3） ここで、式（３）と同様に、Ｐｉが「０」か「１」か
で、出力が選択されるような形式に、（バー（Ｐi）＋
Ｐi-1）を乗じて変形する。 左辺＝Ｄｉ'・（バー（Ｐi）＋Ｐi-1） ＝Ｄｉ' 右辺＝｛バー（Ｐi）・（Ｇi-1＋Ｐi-1）＋Ｐi-1・バー（Ｇi-2＋Ｐi-2・Ｃi- 3）｝・（バー（Ｐi）＋Ｐi-1） ＝バー（Ｐi）・（Ｇi-1＋Ｐi-1）＋（バー（Ｐi）＋Ｐi）・Ｐi-1・バー （Ｇi-2＋Ｐi-2・Ｃi-3） ＝バー（Ｐi）・（Ｇi-1＋Ｐi-1）＋Ｐi・Ｐi-1・バー（Ｃi-2） ・・・（７）

【００４６】一方、加算器回路１９の最上位ビットから
の桁上げをＣｍ、仮数部Ａ'、Ｂ'の符号を表す信号をそ
れぞれＡs'、Ｂs'とおくと加算器回路１９の符号出力Ｓ
sは式（８）で得られる。（Ａs、Ｂs：仮数部Ａ、Ｂの
符号ビット、Ｓs：加算器回路１９の出力信号Ｓにおけ
る符号ビット）

【００４７】 Ｓｓ＝Ａs'（＋）Ｂs'（＋）Ｃm ・・・（８） 上述した（I）〜（III）の前提条件から、減算時には、
Ａs'（＋）Ｂs'＝１、Ｓs＝０となるので、常にＣm＝１
である。一方、Ｃmは、式（２'）の展開から式（９）で
表現できる。ここでは、最上位ビットをサフィックスm
で表している。

【００４８】 Ｃm＝Ｇm＋（Ｐm・Ｃm-1） ＝Ｇm＋（Ｐm・Ｇm-1）＋（Ｐm・Ｐm-1・Ｃm-2） ＝Ｇm＋（Ｐm・Ｇm-1）＋（Ｐm・Ｐm-1・Ｇm-2）＋…＋（Ｐm・Ｐm-１・… ・Ｐi+1・Ｇi）＋（Ｐm・Ｐm-1・…・Ｐi+1・Ｐi・Ｃi-1） : : ＝Ｇm＋（Ｐm・Ｇm-1）＋（Ｐm・Ｐm-1・Ｇm-2）＋…＋（Ｐm・Ｐm-１・… ・Ｐi+1・Ｇi）＋（Ｐm・Ｐm-1・…・Ｐi+1・Ｐi・Ｇi-1）＋…＋（Ｐm ・Ｐm-1・…・Ｐ2・Ｐ1・Ｇ0）＋（Ｐm・Ｐm-1・…・Ｐ2・Ｐ1・Ｐ0・ Ｃ in） ＝１ ・・・（９） （加算器回路１９のキャリー入力Ｃinは、「Ａ＋バー
（Ｂ）＋１」の「１」の相当し、減算時には、常にＣm
＝１）

【００４９】Ｐi、Ｇi、Ｋiの定義により、Ｐi＝バー
（Ｇi＋Ｋi）、Ｇi＝バー（Ｐi＋Ｋi）であるので、式
（９）の各項はいずれか１項のみが「１」となり、残り
の項は「０」となる。すなわち、先頭からｊ番目のビッ
トまでＰm＝Ｐm-1＝…＝Ｐj+1＝Ｐj＝１が並べば、その
次のビットｊ−１にＧj-1＝１が立つ（Ｐm〜Ｐj＝１な
らばＧm〜Ｇj＝０となり、Ｇj-1＝１のとき、Ｐi＝バー
（Ｇi＋Ｋi）より、Ｐjー1＝０となる）。先頭からＰｉ
が並ぶ場合にＳｉはすべて「０」となるので（例（ａ）
の通り）、この部分で先頭の「１」が立つことはない。
式（１'）（２'）から、Ｐi＝１、Ｓi＝０のとき、Ｃi-
1＝Ｇi-1＋Ｐi-1・Ｃi-2＝１となる。

【００５０】したがって、 Ｐi・（Ｇi-1＋Ｐi-1・Ｃi-2） ＝Ｐi・Ｇi-1＋Ｐi・Ｐi-1・Ｃi-2 ＝１ Ｐi-1・Ｃi-2＝１の条件は、Ｐi-1＝１に置き換えられ
るので、 Ｐi・Ｐi-1＋Ｐi・Ｇi-1＝１ ・・・（１０） のときに、前述のＤi'を強制的に「０」にする必要があ
るので、式（１０）の反転を式（７）に乗じる。乗じた
ものをＥiとする。

【００５１】 Ｅｉ＝｛バー（Ｐi）・（Ｇi-1＋Ｐi-1）＋Ｐi・Ｐi-1・バー（Ｇi-2＋Ｐi-2 ・Ｃi-3）｝・バー（Ｐi-1＋Ｐi・Ｇi-1） ＝｛バー（Ｐi）・（Ｇi-1＋Ｐi-1）＋Ｐi・Ｐi-1・バー（Ｇi-2＋Ｐi-2 ・Ｃi-3）｝・（バー（Ｐi・Ｐi-1）・バー（Ｐi・Ｇi-１）） ＝Ｐi・（Ｇi-1＋Ｐi-1） ＝バーＰi・バーＫi-1 ＝｛Ａi'・Ｂｉ’＋バー（Ａi'＋Ｂi'）｝・（Ａi-1'＋Ｂi-1'） ・・・（１１） となり、式（１０）が成り立つときは、Ｅi＝０とな
る。ただし、Ｅiは式（７）から導出するため、Ｄi'と
同様に１ビットのずれを含んでいる。この式（１１）が
最終的に得られる評価式である。この値に対して、先頭
から並ぶ「０」の数を数えれば最大１個のずれで実際の
「０」の数を予測できる。

【００５２】ここで、念のために、式（６）の第２項を
１ビットずらして得られた式（７）にバー（Ｐi・Ｐi-1
＋Ｐi・Ｇi-1）を乗じたことが先頭の「０」の並びに影
響を与えないことを確かめる。式（６）の第２項は、 （バー（Ｐi）＋Ｐi）・Ｐi-1・バー（Ｇi-2＋Ｐi-2・Ｃi-3） ＝バー（Ｐi）・Ｐi-1・バー（Ｃi-2）＋Ｐi・Ｐi-1・バー（Ｃi-2） ・・・（１２） であるので、バー（Ｐi-1＋Ｐi・Ｇi-1）を乗じたこと
で消去されたのは、Ｐi・Ｐi-1・バー（Ｃi-2）＝１の
場合だけである。この場合には、Ｐｉもしくは更に上位
のＰj（m＞j＞i）において式（１２）の右辺第１項が
「１」となる（すなわちＥiが「１」となる）ので、こ
こでＳi-1が先頭の「１」になることはない。ここで、
この右辺第１項が式（１１）ではＰi・Ｐi-1に含まれて
いる。このように、式（１０）の反転を乗じたとしても
先頭の「１」が強制的に消去されることはない。

【００５３】このようにして導かれた式（１１）に基づ
き、図２に示した桁落ち予測回路２０の回路構成を実現
した。ただし、１ビットのずれを含む場合は、バレルシ
フタ回路２２でのシフトの後に、補正シフト１回路２３
における１ビットのシフト処理が必要となる。

【００５４】以上のように、１ビットの予測ずれを許す
ことにより、予測ビットＥiを導き出すためのロジック
（式）の簡単化が図れ、この式（１１）に基づいて、桁
落ち予測回路２０をＮＯＲゲート２８〜３３、ＮＡＮＤ
ゲート３４〜３８、インバータ３９〜４３、４４〜４
８、４９〜５３で構成されるＡＮＤ−ＯＲ−ＮＯＴ型複
合ゲートの少ない論理素子で構成することができるの
で、桁落ち予測回路２０のハードウエア量を低減するこ
とができる。

【００５５】なお、図２に示した桁落ち予測回路２０
は、ＮＭＯＳ、ＣＭＯＳ、ＢｉＣＭＯＳ技術における一
般的なロジックゲートでの実現を意図して記述したが、
この回路の実現手段は、必ずしもＣＭＯＳである必要は
なく、回路技術に依存しない。式（１１）を回路技術に
依存しない論理図で記述すると図１３のような回路構成
になる。１３０〜１３５、１４６〜１５０はＯＲゲー
ト、１３６〜１４０、１５１〜１５５はＡＮＤゲート、
１４１〜１４５はインバータである。図１３のＥiに対
する論理は、式（１１）をすなおに論理図表現したもの
であって、式（１１）そのものといえるが、ＯＲゲート
からの出力信号を隣接するビットで共有することで、全
体の論理規模を小さくしていることに式（１１）との表
現の違いがある。ここで、図１３は論理図であるので、
個々の図面要素（素子）は、具体的な実現手段としての
回路構成とは１対１には対応しない。図１３中の１ビッ
ト分（点線部分）のセルをＣＭＯＳゲートに置き換える
と、図１４に示したような回路構成になる。１５７はＮ
ＯＲゲート、１６３はＮＡＮＤゲート、１５８はＮＡＮ
Ｄゲート、１６５はＮＯＲゲート、１５９〜１６２、１
６４はインバータである。この図１４に示した１ビット
分のセルを最適化するために、冗長なインバータを削除
し、かつ複合ゲートを構成すると図１５のような回路構
成になる。１６６はインバータ、１６７および１６８で
構成されるゲートは、ＡＮＤ−ＯＲ−ＮＯＴ型複合ゲー
トである。図１５に示した１ビット分のセルが、図２に
示した桁落ち予測回路２０の１ビット分のセルである。

【００５６】実施例２．次に、この発明の第２の実施例
について説明する。この実施例では、図１に記載した浮
動小数点演算装置のハードウエア量の低減を図る。図１
に記載した浮動小数点演算装置では、１ビットのずれを
補正するために、補正シフタ１回路２３を設けている。
補正シフタ１回路２３の追加は、遅延およびハードウエ
ア量に対して、その増大を招くことになる。

【００５７】バレルシフタ回路２２から補正シフタ１回
路２３へ出力される信号は、「１．・・・」、「０．１
・・」の場合が考えられる。「０．１・・・」の場合に
は、補正シフタ１回路２３により、１ビット左にシフト
させ、「１．・・・」の場合には、そのままセレクタ回
路２７に出力させる。

【００５８】一方、インクリメンタ回路２４から補正シ
フタ２回路２５へ出力される信号は、「１・．・・
・」、「００．１・・」、「０１．０・・」の場合が考
えられる。「１・．・・・」の場合には、右に１ビット
シフトし、「００．１・・・」の場合には、左に１ビッ
トシフトし、「０１．・・・」の場合には、シフトせず
に、そのままセレクタ回路２７へ出力する。なお、最上
位ビットの左のビットは、オーバーフロービットであ
る。正規化処理の場合には、特にオーバーフロービット
を設ける必要はないため、上記の実施例１では、オーバ
ーフロービットは省いて説明している。

【００５９】丸め処理用の補正シフタ２回路２５は、正
規化処理用の補正シフタ１回路２３に必要な機能を包含
しているので、丸め処理用の補正シフタ２回路２５を正
規化処理用の補正シフタ回路としても利用できる。

【００６０】図３は、正規化処理用の補正シフタ１回路
２３の機能を補正シフタ２回路２５に含めたときの浮動
小数点演算装置を示した図である。この図では、補正シ
フタ２回路２５をセレクタ回路２７の後段に設けた。バ
レルシフタ回路２２とインクリメンタ回路２４からの信
号がセレクタ回路２７に出力され、丸めデコーダおよび
桁落ち検出回路２６の制御により、どちらかの信号が選
択され、選択された信号が補正シフタ２回路に出力され
る。

【００６１】バレルシフタ回路２２からの出力信号は、
オーバーフロービットがないため、インクリメンタ回路
２４からの信号のビット幅よりも１ビット少なくなって
いる。そのために、補正シフタ２回路２５が受け取る信
号の幅が、正規化処理と丸め処理とでは異なる。

【００６２】そこで、信号幅を同一にするために、正規
化処理において、バレルシフタ回路２２からの信号に、
丸め処理用のオーバーフロービットに相当するビット、
例えば「０」を付加する。付加する「０」は、図示して
いないが、バレルシフタ回路２２から出力された信号
に、制御回路１８から付加させ、セレクタ回路２７に出
力させるようにする。

【００６３】以上のように、正規化処理用の補正シフタ
回路と丸め処理用の補正シフタ回路とを補正シフタ２回
路２５で共通化したので、実施例１の浮動小数点演算装
置に比べて、ハードウエア量の低減を図ることができ
る。

【００６４】実施例３．次に、この発明の第３の実施例
について説明する。図４は、浮動小数点演算装置を示し
た図である。図において、１６〜２６は、図１の回路構
成と同一である。５４は桁落ち予測論理を付加した加算
回路であり、予測論理付加算器回路５４の詳細な回路構
成を図５に示す。５５はＮＯＲゲート、５６、５７で構
成されるゲートは、ＡＮＤ−ＯＲ−ＮＯＴ型複合ゲー
ト、５８はＮＯＲゲート、５９〜６１はインバータ、６
２〜６５はトランスミッションゲートである。図５に
は、予測論理付加算器回路５４のｉ番目の全加算器のみ
の回路構成を示すが、実際は、この回路が複数個と桁上
げ先見のための回路が備わっている。従来の桁上げ先見
加算回路において、予測ビットＥiを生成させるため
に、桁上げ先見加算回路で生成あるいは入力されるＡ
i'、Ｂi'、Ｇi-1（バー（Ａi-1'＋Ｂi-1'））、Ｃi-1の
（特にＡi'、Ｂi'、Ｇi-1（バー（Ａi-1'＋Ｂi-1'））
の信号を使用することで、上述の式（１１）の回路構成
が実現されることに着目して、予測ビットＥiを生成す
るように構成した。また、この回路で生成されるバー
（Ａi'＋Ｂi'）、Ｐi、Ｃi、Ｓiは、次段（図示せず）
の回路に出力される。予測論理付加算器回路５４で生成
されたＥiは、０カウンタ回路２１に出力する。０カウ
ンタ回路２１から後の処理は図１で示した回路と同様に
実行される。ただし、Ｅ0については、Ｅ0＝１として、
例えば、制御回路１８から予測論理付加算器回路５４を
介して、０カウンタ回路２１へ出力される。なお、Ｐi
はプロパゲート信号、Ｇiはジェネレート信号である。

【００６５】以上のように、浮動小数点演算装置におい
て、桁落ち予測回路２０を削除して、予測付加算器回路
５４内で予測ビットＥiを生成させるように構成したの
で、全体としてトランジスタ数が減り、浮動小数点演算
装置の回路規模を縮小することができる。

【００６６】実施例４．図６は、この発明の第４の実施
例における桁落ち予測回路２０の詳細な回路構成を示し
た図である。この実施例では、図２の桁落ち予測回路２
０の回路構成のトランジスタ数を減少させた回路構成を
示した。６６〜７１はＮＯＲゲート、７２〜７６および
７７〜８１で構成されるゲートは、ＡＮＤ−ＯＲ−ＮＯ
Ｔ型複合ゲート、８２〜８６はＮＯＲゲートである。こ
の回路は上述した式（１１）に基づいて構成している。
他の回路（０カウンタ回路２１など）については、図１
と同じ構成である。ビット反転回路１６、１７から仮数
部Ａ'、Ｂ'を受け取り、桁落ち予測を行い、予測ビット
Ｅiを生成し、０カウンタ回路２１へ出力する。Ｅiを生
成する回路は、３つの論理素子（例えば、ＮＯＲゲート
６６、ＡＮＤ−ＯＲ−ＮＯＴ複合ゲート（７７、７
２）、ＮＯＲゲート８２）からなるので、図２の回路構
成に比べてトランジスタ数が減少する。

【００６７】なお、図２の回路構成と図６の回路構成と
を比較すると、図６のように桁落ち予測回路２０を構成
した方がトランジスタ数は減るが、遅延ということを考
えると、各論理素子の特性から、図２に記載した回路構
成の方が高速となる。以上のように、図６のように構成
したことにより、図２に記載した回路構成よりもトラン
ジスタ数が減り、桁落ち予測回路２０の回路規模を縮小
することができる。

【００６８】実施例５．図７は、この発明の第５の実施
例における桁落ち予測回路２０の詳細な回路構成を示し
た図である。この実施例では、図２の桁落ち予測回路回
路２０の回路構成よりも高速に動作する回路構成を示し
た。８７〜１０１はインバータ、１０２〜１０６はＮＯ
Ｒゲート、１０７〜１１６はトランスミッションゲー
ト、１１７〜１２１はＮＯＲゲートである。ここでは、
高速動作させるために、トランスミッションゲート、イ
ンバータを使用している。回路構成は、上述の式（１
１）に基づいて構成されている。他の回路（０カウンタ
回路２１など）については、図１と同じ構成である。ビ
ット反転回路１６、１７から仮数部Ａ'、Ｂ'を受け取
り、仮数部Ｂ’の値に応じて、トランスミッションゲー
ト１０７〜１１６がＯＮあるいはＯＦＦし、インバータ
８７、９０、９３、９６、９９か、インバータ８８、９
１、９４、９７、１００かのどちらかの出力をＮＯＲゲ
ート１１７〜１２１に出力し、ＮＯＲゲート１０２〜１
０６からの出力とにより、予測ビットＥiを生成し、予
測ビットＥｉを０カウンタ回路２１へ出力する。なお、
トランジスタ数に関しては、図２の回路よりも多くな
る。

【００６９】以上のように、図７のように構成したこと
により、図２に記載した回路構成よりも高速に桁落ち予
測を行うことができる。

【００７０】

【発明の効果】この発明の浮動小数点演算装置は、以上
のように構成されているので、桁落ち予測ビットの生成
が簡単なロジックで求められ、回路規模の縮小化および
処理の高速化を図ることができる。また、正規化処理用
の補正回路を丸め処理の補正回路に含めることで、正規
化処理用の補正回路が削除されたので、浮動小数点演算
装置の回路規模を縮小できる。また、桁上げ先見加算を
行う加算器回路で生成された信号を用いて、桁落ち予測
を行うことで、加算回路とは別に設けられていた桁落ち
予測回路が削除されるので、浮動小数点演算装置の回路
規模を縮小できる。

【図面の簡単な説明】

【図１】この発明における浮動小数点演算装置の回路構
成を示した図である。

【図２】図２は、図１の桁落ち予測回路２０の詳細な回
路構成を示した図である。

【図３】この発明の第２の実施例を示す浮動小数点演算
装置を示した図である。

【図４】図４は、第３の実施例を示す浮動小数点演算装
置を示した図である。

【図５】図４の予測論理付加算器回路５４の詳細な回路
構成を示した図である。

【図６】この発明の第４の実施例における桁落ち予測回
路２０の詳細な回路構成を示した図である。

【図７】図７は、この発明の第５の実施例における桁落
ち予測回路２０の詳細な回路構成を示した図である。

【図８】従来の浮動小数点演算装置の全体構成の概略図
である。

【図９】図８のＬＺＰ１の詳細な回路構成を示した図で
ある。

【図１０】図８のＬＺＰ１の第１ステージ６を構成する
回路の詳細図である。

【図１１】図８のＬＺＰ１の第２ステージ８を構成する
駆動回路９の詳細図である。

【図１２】図８のＬＺＰ１の第３ステージ１０を構成す
る駆動回路１１の詳細図である。

【図１３】この発明における浮動小数点演算装置の回路
構成を示した図である。

【図１４】図１３に示された１ビット分のセルをＣＭＯ
Ｓゲートに置き換えた図である。

【図１５】図１４に示した１ビット分のセルを最適化し
た図である。

【符号の説明】

１６〜１７…ビット反転回路；１９…加算器回路；２０
…桁落ち予測回路；２１…０カウンタ回路；２２…バレ
ルシフタ回路；２３…補正シフタ１回路；２８〜３３、
５５、、５８、６６〜７１、８２〜８６、１０２〜１０
６、１１７〜１２１、１５７、１６５…ＮＯＲゲート；
３４〜３８、１６３…ＮＡＮＤゲート；３９〜４３、５
９〜６１、８７〜１０１、１４１〜１４５、１５９〜１
６２、１６４、１６６…インバータ；６２〜６５、１０
７〜１１６…トランスミッションゲート；５４…予測論
理付加算器回路；１３０〜１３５、１４６〜１５０…Ｏ
Ｒゲート；１３６〜１４０、１５１〜１５５…ＡＮＤゲ
ート。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/50 G06F 7/00

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 加算回路に入力されるｍビットの第１の
   仮数部と第２の仮数部とを受け取り、前記第１および第
   ２の仮数部から、正規化処理のための桁落ち予測を行う
   桁落ち予測回路を備えた浮動小数点演算装置において、 前記桁落ち予測回路は、前記第１の仮数部のｉ番目（ｉ
   は整数；１≦ｉ≦ｍ）のビットと前記第２の仮数部のｉ
   番目のビットとの論理積演算により第１の結果を生成
   し、前記第１の仮数部のｉ番目のビットと前記第２の仮
   数部のｉ番目のビットとの論理和否定演算により第２の
   結果を生成し、前記第１の結果と第２の結果との論理和
   演算により第３の結果を生成し、前記第１の仮数部のｉ
   −１番目のビットと前記第２の仮数部のｉ−１番目のビ
   ットとの論理和演算により第４の結果を生成し、前記第
   ３の結果と前記第４の結果との論理積演算によりｉ番目
   の桁落ち予測ビットＥｉを生成することを特徴とする浮
   動小数点演算装置。
2. 【請求項２】 前記桁落ち予測回路は、前記第１の仮数
   部のｉ番目のビットと前記第２の仮数部のｉ番目のビッ
   トとの論理和否定演算を行うＮＯＲゲートと、前記第１
   の仮数部のｉ番目のビットと前記第２の仮数部のｉ番目
   のビットとの論理積否定演算を行うＮＡＮＤゲートと、
   前記ＮＯＲゲートからの出力を反転するインバータと、
   前記インバータからの出力、前記第１の仮数部のｉ−１
   番目のビットと前記第２の仮数部のｉ−１番目のビット
   との論理和否定演算の結果と前記第ＮＡＮＤゲートから
   の出力を受け取り論理演算を行い桁落ち予測ビットＥｉ
   を出力するＡＮＤ−ＯＲ−ＮＯＴ型複合ゲートとを有す
   ることを特徴とする請求項第１項記載の浮動小数点演算
   装置。
3. 【請求項３】 前記桁落ち予測回路は、前記第１の仮数
   部のｉ番目のビットと前記第２の仮数部のｉ番目のビッ
   トとの論理和否定演算を行うＮＯＲゲートと、前記ＮＯ
   Ｒゲートからの出力、前記第１の仮数部のｉ番目のビッ
   トと前記第２の仮数部のｉ番目のビットを受け取り、論
   理演算を行うＡＮＤ−ＯＲ−ＮＯＴ型複合ゲートと、前
   記第１の仮数部のｉ−１番目のビットと前記第２の仮数
   部のｉ−１番目のビットとの論理和否定演算の結果と前
   記ＡＮＤ−ＯＲ−ＮＯＴ型複合ゲートからの出力との論
   理和否定演算を行い桁落ち予測ビットＥｉを出力するＮ
   ＯＲゲートとを有することを特徴とする請求項第１項記
   載の浮動小数点演算装置。
4. 【請求項４】 前記桁落ち予測回路は、前記第１の仮数
   部のｉ番目のビットと前記第２の仮数部のｉ番目のビッ
   トとの論理和を出力する第１の論理和素子と、前記第１
   の論理和素子からの出力を反転するインバータと、前記
   仮数部のｉ番目のビットと前記第２の仮数部のｉ番目の
   ビットとの論理積を出力する第１の論理積素子と、前記
   インバータからの出力と前記第１の論理積素子からの出
   力との論理和を出力する第２の論理和素子と、前記第１
   の仮数部のｉ−１番目のビットと前記第２の仮数部のｉ
   −１番目のビットとの論理和と前記第２の論理和素子か
   らの出力との論理積を行い桁落ち予測ビットＥｉを出力
   する第２の論理積素子とを有することを特徴とする請求
   項第１項記載の浮動小数点演算装置。
5. 【請求項５】 前記桁落ち予測回路は、前記第１の仮数
   部のｉ番目のビットを反転する第１のインバータと、前
   記第１のインバータからの出力を反転する第２のインバ
   ータと、前記第２の仮数部のｉ番目のビットに基づき、
   前記第１のインバータからの出力か、前記第２のインバ
   ータからの出力かのどちらかを選択する選択回路と、前
   記第１の仮数部のｉ−１番目のビットと前記第２の仮数
   部のｉ−１番目のビットとの論理和否定演算の結果と前
   記選択回路からの出力との論理和否定演算を行い桁落ち
   予測ビットＥｉを出力するＮＯＲゲートとを有すること
   を特徴とする請求項第１項記載の浮動小数点演算装置。
6. 【請求項６】 前記桁落ち予測ビットの最下位ビットＥ
   ０は、論理値「１」であることを特徴とする請求項第１
   項ないし第５項のいずれかに記載の浮動小数点演算装
   置。
7. 【請求項７】 第１の仮数部および第２の仮数部とを受
   け取り、演算処理を行う加算回路と、 前記第１の仮数部と前記第２の仮数部とを受け取り、桁
   落ち予測を行う桁落ち予測回路からの予測結果を受け取
   り、前記予測結果に基づき、前記加算回路からの演算結
   果を正規化する正規化処理部と、 前記加算回路からの演算結果に対し、丸め処理を行う丸
   め処理部と、 前記正規化処理部からの処理結果と、前記丸め処理部か
   らの処理結果とを受け取り、前記加算回路からの加算結
   果に基づき、どちらか一方を選択するセレクタ回路と、 前記セレクタ回路からの選択結果を受け取り、前記選択
   結果が、前記正規化処理部からの処理結果の場合には、
   その選択結果を１ビット左にシフトし、前記選択結果
   が、前記丸め処理部からの処理結果の場合には、その選
   択結果を１ビット左あるいは右ににシフトする補正回路
   とを備えたことを特徴とする浮動小数点演算装置。
8. 【請求項８】 前記桁落ち予測結果は、請求項第１項な
   いし請求項第５項のいずれか記載の桁落ち予測回路で生
   成されたものであることを特徴とする請求項第７項記載
   の浮動小数点演算装置。
9. 【請求項９】 ｍビットの第１の仮数部と第２の仮数部
   とを受け取り、桁上げ先見加算処理を行う加算回路を備
   えた浮動小数点演算処理装置において、 前記加算回路は、前記第１の仮数部のｉ番目のビットと
   前記第２の仮数部のｉ番目のビットとの論理和否定演算
   によりジェネレート信号Ｇｉを出力するＮＯＲゲート
   と、 前記ＮＯＲゲートからの出力、前記第１の仮数部のｉ番
   目のビットと前記第２の仮数部のｉ番目のビットの論理
   演算によりプロバゲート信号Ｐｉを出力するＡＮＤ−Ｏ
   Ｒ−ＮＯＴ型複合型ゲートと、 前記プロバゲートＰｉと前記仮数部のｉ−１番目のビッ
   トのジェネレート信号Ｇｉ−１との論理和否定により、
   桁落ち予測ビットＥｉを出力するＮＯＲゲートとを備え
   たことを特徴とする浮動小数点演算装置。