JP2723707B2 - 正規化回路 - Google Patents
正規化回路Info
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- JP2723707B2 JP2723707B2 JP3235794A JP23579491A JP2723707B2 JP 2723707 B2 JP2723707 B2 JP 2723707B2 JP 3235794 A JP3235794 A JP 3235794A JP 23579491 A JP23579491 A JP 23579491A JP 2723707 B2 JP2723707 B2 JP 2723707B2
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Description
【０００１】
【産業上の利用分野】本発明は、浮動小数点演算回路に
おける２の補数表現の浮動小数点数の丸め正規化処理を
行う正規化回路に関する。
おける２の補数表現の浮動小数点数の丸め正規化処理を
行う正規化回路に関する。
【０００２】
【従来の技術】従来の２の補数表現の浮動小数点正規化
回路は、図３のブロック図に示される。この回路は、先
行零検出回路３，バレルシフタ６，指数データ演算用加
算回路７，丸め処理用加算回路８から構成されている。
この構成による正規化回路により、５５ビット（指数部
８ビット、仮数部４７ビット）のデータを３２ビット
（指数部８ビット、仮数部２４ビット）に丸め正規化処
理を行った場合の演算例を、図４の模式図に示す。
回路は、図３のブロック図に示される。この回路は、先
行零検出回路３，バレルシフタ６，指数データ演算用加
算回路７，丸め処理用加算回路８から構成されている。
この構成による正規化回路により、５５ビット（指数部
８ビット、仮数部４７ビット）のデータを３２ビット
（指数部８ビット、仮数部２４ビット）に丸め正規化処
理を行った場合の演算例を、図４の模式図に示す。
【０００３】２の補数表現の負の浮動小数点数の丸め正
規化処理では、まず先行零検出回路３により入力仮数デ
ータ１の最上位ビットから最初に出現する“０”までの
ビット数を算出する。図４の演算例では先行零検出回路
３の出力１１は「６」となる。
規化処理では、まず先行零検出回路３により入力仮数デ
ータ１の最上位ビットから最初に出現する“０”までの
ビット数を算出する。図４の演算例では先行零検出回路
３の出力１１は「６」となる。
【０００４】次に、入力指数データ２から、先行零検出
回路３で算出した値「６」を指数データ演算用減算回路
７で減じて丸め正規化結果の出力指数データ９とし、先
行零検出回路３で算出した値「６」をシフト量として入
力仮数データ１をバレルシフタ６で左シフトして出力１
４とする。最後に、バレルシフタ６が出力する正規化さ
れたデータを丸め処理用加算回路８に入力し、丸め処理
の仮数データ有効桁の１ビット下位のビット（ビット２
２、但し最下位ビットをビット０とする）が“１”であ
れば、そのビットに“１”を、“０”てあれば“０”を
加えて出力１５とすることで丸め処理を行い、丸め正規
化後の仮数データ１０としていた。
回路３で算出した値「６」を指数データ演算用減算回路
７で減じて丸め正規化結果の出力指数データ９とし、先
行零検出回路３で算出した値「６」をシフト量として入
力仮数データ１をバレルシフタ６で左シフトして出力１
４とする。最後に、バレルシフタ６が出力する正規化さ
れたデータを丸め処理用加算回路８に入力し、丸め処理
の仮数データ有効桁の１ビット下位のビット（ビット２
２、但し最下位ビットをビット０とする）が“１”であ
れば、そのビットに“１”を、“０”てあれば“０”を
加えて出力１５とすることで丸め処理を行い、丸め正規
化後の仮数データ１０としていた。
【０００５】図４に示す例の場合、入力仮数データ１の
最上位ビットから最初に出現した“０”より１ビット下
位のビットから“１”が２３ビット続くため、丸め処理
によって出力仮数データ１０の最上位ビットと最上位ビ
ットより１ビット下位のビットが“１１”となり、正規
化処理を施したにもかかわらず非正規化数が出力され、
この値を正規化するために再度正規化処理を行わなけれ
ばならなかった。
最上位ビットから最初に出現した“０”より１ビット下
位のビットから“１”が２３ビット続くため、丸め処理
によって出力仮数データ１０の最上位ビットと最上位ビ
ットより１ビット下位のビットが“１１”となり、正規
化処理を施したにもかかわらず非正規化数が出力され、
この値を正規化するために再度正規化処理を行わなけれ
ばならなかった。
【０００６】従来の丸め正規化回路では、入力仮数デー
タ１を正規化するため、先行零検出回路３で検出した値
によりバレルシフタ６で仮数データ１の左シフト処理を
行い、その結果に対して丸め処理を行うことで処理結果
の仮数データを求めていた。このため丸めによる加算処
理が行われた出力仮数データ１０が正規化された値であ
るかどうかを判定することはできなかった。
タ１を正規化するため、先行零検出回路３で検出した値
によりバレルシフタ６で仮数データ１の左シフト処理を
行い、その結果に対して丸め処理を行うことで処理結果
の仮数データを求めていた。このため丸めによる加算処
理が行われた出力仮数データ１０が正規化された値であ
るかどうかを判定することはできなかった。
【０００７】
【発明が解決しようとする課題】上述の従来の正規化回
路に於いては、丸め処理による加算結果をそのまま丸め
正規化結果の仮数データとしていたため、丸め処理によ
る加算処理により、加算結果が正規化数にならない場合
があるという欠点があった。
路に於いては、丸め処理による加算結果をそのまま丸め
正規化結果の仮数データとしていたため、丸め処理によ
る加算処理により、加算結果が正規化数にならない場合
があるという欠点があった。
【０００８】本発明の目的は、このような欠点を除き、
正しい丸め正規化結果が得られるようにした正規化回路
を提供することにある。
正しい丸め正規化結果が得られるようにした正規化回路
を提供することにある。
【０００９】
【課題を解決するための手段】本発明の構成は、２の補
数表現の負の浮動小数点数の正規化を行う正規化回路に
おいて、前記正規化を行う入力仮数データの最上位ビッ
トから最初にある“０”までのビット数を検出する連続
零検出回路と、前記最初にある“０”より１ビット下位
のビット以降に“１”が何ビット連続するかを判定する
連続１判定回路と、この連続１判定回路の判定結果が前
記正規化実行時に丸め処理による仮数データの有効桁数
以上連続している場合に、前記連続零検出回路の出力に
１を加算するシフト量補正加算回路とを有することを特
徴とする。
数表現の負の浮動小数点数の正規化を行う正規化回路に
おいて、前記正規化を行う入力仮数データの最上位ビッ
トから最初にある“０”までのビット数を検出する連続
零検出回路と、前記最初にある“０”より１ビット下位
のビット以降に“１”が何ビット連続するかを判定する
連続１判定回路と、この連続１判定回路の判定結果が前
記正規化実行時に丸め処理による仮数データの有効桁数
以上連続している場合に、前記連続零検出回路の出力に
１を加算するシフト量補正加算回路とを有することを特
徴とする。
【００１０】
【実施例】図１は、本発明の一実施例のブロック図であ
り、図２は図４で使用した値を図１の回路で丸め正規化
した場合の模式図である。本実施例は、従来例に対して
連続１検出回路４およびシフト量補正用加算回路５が付
加されている。
り、図２は図４で使用した値を図１の回路で丸め正規化
した場合の模式図である。本実施例は、従来例に対して
連続１検出回路４およびシフト量補正用加算回路５が付
加されている。
【００１１】図２において、入力された仮数データ１は
先行零検出回路３により最上位ビットから最初に出現す
る“０”を検出し出力１１とするが、この先行零検出処
理に並行して最上位ビットから最初に出現する“０”よ
り１ビット下位のビット以下に、“１”が何ビット連続
するかを判定する連続１判定回路４により判定する。図
２の場合には、入力仮数データの最上位ビットから最初
に出現する“０”の１ビット下位のビット以下２３ビッ
ト“１”が連続し、丸めによる有効桁数が仮数部１４で
あることから連続１判定回路４は条件が合致し、出力１
２に示すように“１”を出力する。
先行零検出回路３により最上位ビットから最初に出現す
る“０”を検出し出力１１とするが、この先行零検出処
理に並行して最上位ビットから最初に出現する“０”よ
り１ビット下位のビット以下に、“１”が何ビット連続
するかを判定する連続１判定回路４により判定する。図
２の場合には、入力仮数データの最上位ビットから最初
に出現する“０”の１ビット下位のビット以下２３ビッ
ト“１”が連続し、丸めによる有効桁数が仮数部１４で
あることから連続１判定回路４は条件が合致し、出力１
２に示すように“１”を出力する。
【００１２】この連続１判定回路４の出力が“１”とな
るため、指数データ２から減算し仮数データ１をバレル
シフタ６でシフトするシフト量は先行零検出回路３の出
力データに対しシフト量補正用加算回路５により“＋
１”される。図２の場合は出力１３に示すように「７」
となる。この“＋１”されたシフト量により指数データ
２からの減算処理と仮数データ１のシフト処理を行い、
出力１４を得る。
るため、指数データ２から減算し仮数データ１をバレル
シフタ６でシフトするシフト量は先行零検出回路３の出
力データに対しシフト量補正用加算回路５により“＋
１”される。図２の場合は出力１３に示すように「７」
となる。この“＋１”されたシフト量により指数データ
２からの減算処理と仮数データ１のシフト処理を行い、
出力１４を得る。
【００１３】丸め処理では、連続１検出回路４の出力が
“１”であり、仮数データ１を１ビット余計に左シフト
しているため、丸めに使用するデータをバレルシフタ６
の出力データ・ビット１２でなく、ビット１３（最下位
ビットをビット０とする）とし、このビット以外を
“０”とした値と、バレルシフタ６の出力データを丸め
処理用加算回路９で加算し出力１５とする。
“１”であり、仮数データ１を１ビット余計に左シフト
しているため、丸めに使用するデータをバレルシフタ６
の出力データ・ビット１２でなく、ビット１３（最下位
ビットをビット０とする）とし、このビット以外を
“０”とした値と、バレルシフタ６の出力データを丸め
処理用加算回路９で加算し出力１５とする。
【００１４】従来技術で述べたように、２の補数表現の
負の浮動小数点の丸め正規化処理に於いては、正規化す
る仮数データに対するシフト処理を行った後に丸め処理
のための加算処理を行うため、加算結果が非正規化数と
なる場合があるのに対し、本実施例では、丸め正規化に
より処理結果が非正規化数となる仮数データかどうかを
あらかじめ検出しておき、仮数データの左シフト量を１
ビット余計にシフトすることができる。
負の浮動小数点の丸め正規化処理に於いては、正規化す
る仮数データに対するシフト処理を行った後に丸め処理
のための加算処理を行うため、加算結果が非正規化数と
なる場合があるのに対し、本実施例では、丸め正規化に
より処理結果が非正規化数となる仮数データかどうかを
あらかじめ検出しておき、仮数データの左シフト量を１
ビット余計にシフトすることができる。
【００１５】
【発明の効果】以上説明したように本発明による正規化
回路は、丸め正規化処理により結果が非正規化数となる
仮数データの条件をあらかじめ検出しておき、正規化の
ためのシフト処理において１ビット余計にシフトするこ
とで、如何なる値に対しても正しい丸め正規化結果を得
ることが出来るという効果がある。
回路は、丸め正規化処理により結果が非正規化数となる
仮数データの条件をあらかじめ検出しておき、正規化の
ためのシフト処理において１ビット余計にシフトするこ
とで、如何なる値に対しても正しい丸め正規化結果を得
ることが出来るという効果がある。
【図１】本発明の一実施例のブロック図。
【図２】図１の実施例による演算処理を説明する模式
図。
図。
【図３】従来の正規化回路の一例のブロック図。
【図４】図３の従来の正規化回路により演算処理を説明
する模式図。
する模式図。
１ 入力仮数データ ２ 入力指数データ ３ 先行零検出回路 ４ 連続１検出回路 ５ シフト量補正用加算回路 ６ バレルシフタ ７ 指数データ演算用減算回路 ８ 丸め処理用加算回路 ９ 出力指数データ １０ 出力仮数データ １１ 先行零検出回路出力データ １２ 連続１判定回路出力データ １３ 指数データ算出用減算データ １４ バレルシフタ出力データ １５ 丸め処理用加算データ
Claims (1)
- 【請求項１】 ２の補数表現の負の浮動小数点数の正規
化を行う正規化回路において、前記正規化を行う入力仮
数データの最上位ビットから最初にある“０”までのビ
ット数を検出する連続零検出回路と、前記最初にある
“０”より１ビット下位のビット以降に“１”が何ビッ
ト連続するかを判定する連続１判定回路と、この連続１
判定回路の判定結果が前記正規化実行時に丸め処理によ
る仮数データの有効桁数以上連続している場合に、前記
連続零検出回路の出力に１を加算するシフト量補正加算
回路とを有することを特徴とする正規化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235794A JP2723707B2 (ja) | 1991-09-17 | 1991-09-17 | 正規化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235794A JP2723707B2 (ja) | 1991-09-17 | 1991-09-17 | 正規化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0573266A JPH0573266A (ja) | 1993-03-26 |
| JP2723707B2 true JP2723707B2 (ja) | 1998-03-09 |
Family
ID=16991363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235794A Expired - Fee Related JP2723707B2 (ja) | 1991-09-17 | 1991-09-17 | 正規化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723707B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3313002B2 (ja) * | 1994-12-02 | 2002-08-12 | 三菱電機株式会社 | 浮動小数点演算装置 |
-
1991
- 1991-09-17 JP JP3235794A patent/JP2723707B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0573266A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971104 |
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