JPS5960637A - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
- Publication number
- JPS5960637A JPS5960637A JP57171400A JP17140082A JPS5960637A JP S5960637 A JPS5960637 A JP S5960637A JP 57171400 A JP57171400 A JP 57171400A JP 17140082 A JP17140082 A JP 17140082A JP S5960637 A JPS5960637 A JP S5960637A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- data
- rounding
- shifter
- digit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4912—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/491—Indexing scheme relating to groups G06F7/491 - G06F7/4917
- G06F2207/4911—Decimal floating-point representation
Landscapes
- Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は仮数部が符号付絶対値表現で表わされる浮動小
数点データを扱うデータ処理装置の浮動小数点演算装置
に関する。
数点データを扱うデータ処理装置の浮動小数点演算装置
に関する。
従来、仮数部が符号付絶対値表現で表わされる浮動小数
点データを取扱うデータ処理装置においては、浮動小数
点加減算を以下に示す■〜■の順序に従って行なってい
た。
点データを取扱うデータ処理装置においては、浮動小数
点加減算を以下に示す■〜■の順序に従って行なってい
た。
■・・・指数部の一致化（以下ＥＱＺと称す）■・・・
仮数部の加算／減算（以下ＡＤＤ／ＳＵＢと称す）■・
・・正規化（以下ＮＬＺと称す） ■・・丸め演舞 ここで、上記■のＥＱＺにおいて、演算対象となる２つ
のデータの大小を指数部でのみ判定した場合、同符号デ
ータの加算、又は異符号データの減算時において、上記
■のＡＤＤ／ＳＵＢ後、その結果の仮数部が負数で生成
されることがあり、これを補正するために、従来では■
のＮＬＺの前で結果の絶対値化を行なっていた。この操
作のために、従来では、加算器を追加するか、又は■の
ＡＤＤ／ＳＵＢで使用する加算器に再度結果のデータを
供給して補正するか、父は■のＥＱＺにおいて、指数部
のみでなく、仮数部まで含めて大小関係を判定するか等
の何れかの手段が講じられていた。このため、従来では
、加算器等の追加ハードウェア量が大きい、演算時間が
長く々るなどの欠点を有していた。
仮数部の加算／減算（以下ＡＤＤ／ＳＵＢと称す）■・
・・正規化（以下ＮＬＺと称す） ■・・丸め演舞 ここで、上記■のＥＱＺにおいて、演算対象となる２つ
のデータの大小を指数部でのみ判定した場合、同符号デ
ータの加算、又は異符号データの減算時において、上記
■のＡＤＤ／ＳＵＢ後、その結果の仮数部が負数で生成
されることがあり、これを補正するために、従来では■
のＮＬＺの前で結果の絶対値化を行なっていた。この操
作のために、従来では、加算器を追加するか、又は■の
ＡＤＤ／ＳＵＢで使用する加算器に再度結果のデータを
供給して補正するか、父は■のＥＱＺにおいて、指数部
のみでなく、仮数部まで含めて大小関係を判定するか等
の何れかの手段が講じられていた。このため、従来では
、加算器等の追加ハードウェア量が大きい、演算時間が
長く々るなどの欠点を有していた。
本発明は上記実情に鑑みなされたもので、丸め用加算器
にて、仮数部の絶対値化のための演算と丸め演算とを同
時に行なうことができるようにして、仮数部の絶対値化
のための加算器を不要にし、既存のハードウェアを有効
に用いてハードウェアを削減することができるとともに
、演算時間を短縮することのできる浮動小数点演算装置
を提供することを目的とする。
にて、仮数部の絶対値化のための演算と丸め演算とを同
時に行なうことができるようにして、仮数部の絶対値化
のための加算器を不要にし、既存のハードウェアを有効
に用いてハードウェアを削減することができるとともに
、演算時間を短縮することのできる浮動小数点演算装置
を提供することを目的とする。
本発明は、丸め用加算器の前後に、左、右１桁分のシフ
トが可能なシフト回路を設けて、丸め用加算器を正規化
用シフト回路の前段におき、丸め用加嘗器にて、仮数部
の絶対値化と丸め演算とを同時に行なうことができるよ
うにしたもので、これにより、仮数部の絶対値化のため
の加算器を不要にしてハードウェアを削減し、かつ演算
時間を短縮できるようにしたものである。
トが可能なシフト回路を設けて、丸め用加算器を正規化
用シフト回路の前段におき、丸め用加嘗器にて、仮数部
の絶対値化と丸め演算とを同時に行なうことができるよ
うにしたもので、これにより、仮数部の絶対値化のため
の加算器を不要にしてハードウェアを削減し、かつ演算
時間を短縮できるようにしたものである。
以下図面を参照して本発明の一実施例を説明する。第１
図は本発明の一実施例における浮動小数点演算装置の構
成を示すブロック図である。
図は本発明の一実施例における浮動小数点演算装置の構
成を示すブロック図である。
第２図は一実施例において処理されるデータのフォーマ
ットを示したもので、ここでは４ノ精度のデータを例に
とって示している。倍精度データにおいても同様に処理
されるが、ここでは説明の便宜上、単精度のデータに限
って説明する。
ットを示したもので、ここでは４ノ精度のデータを例に
とって示している。倍精度データにおいても同様に処理
されるが、ここでは説明の便宜上、単精度のデータに限
って説明する。
第２図において、仮数部−は符号（Ｓ）付絶対値表現に
なっており、１６進６桁で表わされる。指数部（ＥＸＰ
）は７ビツトで示される。以後、扱うデータは正規化
されたデータであり、演算後、正規化された結果を生成
するものとする。
なっており、１６進６桁で表わされる。指数部（ＥＸＰ
）は７ビツトで示される。以後、扱うデータは正規化
されたデータであり、演算後、正規化された結果を生成
するものとする。
第１図において、１はデータａの指数部（ＥＸＰ）、３
はデータａの仮数部（財）をそれぞれ置数するレジスタ
であジ、２はデータｂの指数部（ＥＸＰ ）、４はデー
タｂの仮数部（ロ）をそれぞれ置数するレジスタである
。５けデータａ、ｂの指数部（ＥＸＰ）の大小を判断す
る加算器である。６，７はデータマルチプレクサであり
、６は加算器５の判断結果により、ａ≧ｂならレジスタ
３の内容をセレクトし、ａくｂならレジスタ４の内容を
セレクトする。又、データマルテルり？７は、上記デー
タマルチプレクサ６とは逆に、ａ≧ｂならレジスタ４の
内容をセレクトし、ａ （ｂならレジスタ３の内容をセ
レクトする。８ｆ′ｉシフタであυ、加算器５から得ら
れるデータａ ＋ ｂの指数差の分たけ、データマルチ
プレクサ７から優られる小さい方の仮数部を右に桁シフ
トする。
はデータａの仮数部（財）をそれぞれ置数するレジスタ
であジ、２はデータｂの指数部（ＥＸＰ ）、４はデー
タｂの仮数部（ロ）をそれぞれ置数するレジスタである
。５けデータａ、ｂの指数部（ＥＸＰ）の大小を判断す
る加算器である。６，７はデータマルチプレクサであり
、６は加算器５の判断結果により、ａ≧ｂならレジスタ
３の内容をセレクトし、ａくｂならレジスタ４の内容を
セレクトする。又、データマルテルり？７は、上記デー
タマルチプレクサ６とは逆に、ａ≧ｂならレジスタ４の
内容をセレクトし、ａ （ｂならレジスタ３の内容をセ
レクトする。８ｆ′ｉシフタであυ、加算器５から得ら
れるデータａ ＋ ｂの指数差の分たけ、データマルチ
プレクサ７から優られる小さい方の仮数部を右に桁シフ
トする。
９は加算器であり、指数部の一致化（、ＥＱＺ ）が行
われた仮数部に加算又は減算を施す。１０はシフタで、
４ビツト（１桁）左、右シフト及びシフトなしの動作を
行なう。１１け、丸め用加算器であｐ１最下位ビットに
丸めビットを加える。
われた仮数部に加算又は減算を施す。１０はシフタで、
４ビツト（１桁）左、右シフト及びシフトなしの動作を
行なう。１１け、丸め用加算器であｐ１最下位ビットに
丸めビットを加える。
Ｉ２は正規化用のシフタで、仮数部の最上位桁の内容Ｘ
がＸ＼Ｏとなる様正規化のための左シフトを行なう。こ
こで、上記したデータマルチプレクサ７、シフタ８、加
算器９、及びシフタ１０はそれぞれ３２ビツト（８桁）
で構成されており、シフタ８の入力及び加算器９の入力
Ａには、左詰め（最下位の２桁には「０」を入力）でデ
ータが入る。これにより、シフタ８で右シフトを行った
際、失われるかもしれない下位の２桁を保持し、ガード
デソットの機能を持たせることができる。１３はデータ
マルチプレクサで、丸めビット（ガードデノットの最上
位ビット）又は、°゛１”を選択し、加算器１ノのキャ
リー入力端子（ＣＩ）に与える。１４．１５はそれぞれ
ゼロ検出回路である。このうち、ゼロ検出１回路１４は
加算器９の出力から最上位桁の内容がＯであるか否かを
ｇべ、０検出時において、シフタ１０を左４ビツト（１
桁）シフトさせる。
がＸ＼Ｏとなる様正規化のための左シフトを行なう。こ
こで、上記したデータマルチプレクサ７、シフタ８、加
算器９、及びシフタ１０はそれぞれ３２ビツト（８桁）
で構成されており、シフタ８の入力及び加算器９の入力
Ａには、左詰め（最下位の２桁には「０」を入力）でデ
ータが入る。これにより、シフタ８で右シフトを行った
際、失われるかもしれない下位の２桁を保持し、ガード
デソットの機能を持たせることができる。１３はデータ
マルチプレクサで、丸めビット（ガードデノットの最上
位ビット）又は、°゛１”を選択し、加算器１ノのキャ
リー入力端子（ＣＩ）に与える。１４．１５はそれぞれ
ゼロ検出回路である。このうち、ゼロ検出１回路１４は
加算器９の出力から最上位桁の内容がＯであるか否かを
ｇべ、０検出時において、シフタ１０を左４ビツト（１
桁）シフトさせる。
尚、シフタ１０ノ右４ビツトシフトは、加算器９からの
キャリーにより制御される。又、ゼロ検出回路１５Ｖｉ
加算器１１の出力から、最上位桁より連続するＯの桁数
を検出し、シフタ１２にり・」シて、正規化のブこめの
シフト数を与える。
キャリーにより制御される。又、ゼロ検出回路１５Ｖｉ
加算器１１の出力から、最上位桁より連続するＯの桁数
を検出し、シフタ１２にり・」シて、正規化のブこめの
シフト数を与える。
ここで第１図及び第２図を参照して一実施例の動作を舷
明する。まずデータａ、ｂがそれぞれレノスタ１，３及
び２，４に置数され、加算器５により、指数部の大小判
別と指数部の差が求められる。この時指数部差か８以上
の場合は小さい方のデータは０として扱われる。この大
小判別により、小さい力のデータが、データマルチプレ
クサ７を介してシフタ８へ与えられ指数部の差たけ右へ
桁シフトされ、加算器９へ送られ、大きい力のデータと
加算又Ｖ１減算を行なう。以後の処理に関して、茨−１
を参照しながら説明する。
明する。まずデータａ、ｂがそれぞれレノスタ１，３及
び２，４に置数され、加算器５により、指数部の大小判
別と指数部の差が求められる。この時指数部差か８以上
の場合は小さい方のデータは０として扱われる。この大
小判別により、小さい力のデータが、データマルチプレ
クサ７を介してシフタ８へ与えられ指数部の差たけ右へ
桁シフトされ、加算器９へ送られ、大きい力のデータと
加算又Ｖ１減算を行なう。以後の処理に関して、茨−１
を参照しながら説明する。
衣用
表−１の演算モード中、パ減算”とは、同符号データの
（減算もしくは、異符号データの加算、また“加算″と
は同符号データの加算もしくは、異符号データの減算時
実行される加算器９の演算モードを意味する。表−１の
順屋における（１）は、指数差０の時、減算結果によっ
ては２の補数表現（負数）になる場合であるが、これに
対してはシフタ１０を゛シフト庁し″′モードとし、加
算器１ノをＯ＋（−Ｂ）モードにすることにより、結果
の絶対値化を行なう。この時キャリー入力端子（ｃＢへ
はデータマルチプレクサ１３により＋１１”を入力させ
る。この場合指数差が０のため、丸めについては考慮不
要である。又、（２）は減算の結果、最上位桁が０なら
ば、シフタＩＯで左４ビツトシフト、最上位桁が０−で
なければ（＼０）、６シフトなし″で、加算器１１へ入
力させる。加算器１１はＯ＋Ｂモードによジ結果ヲシフ
タ１２へ入力させ、シフタ１２はゼロ検出回路１５に従
って正規化のためのシフトを行なう。この時データマル
チプレクサ１３は、丸めビットを選択するが、この場合
、丸めビットは予めＯであるので、加算器１１の出力に
は、入力がそのま１現われる。（３）〜（６）は、指数
差が０で々い（＼０）場合であり、（２）と同様の処理
を行なうが、ここでは、データマルチプレクサ１３で選
択される丸めビットはＯ″′Ｃない。ここで表−］中、
Ｇは７７タ１０でシフトしない場合の丸めビットであり
、Ｇ′はシフト後の丸めビットである。またＧ 、 Ｇ
’共にシフタ１０の出力のビット２４である。（３）と
（５）は正規化のだめのシフトがない場合であり、シフ
タ１０け゛シフトなし”のモード、加算器１１はＯ＋Ｂ
のモードであり、キャリー入力端子（ＣＩ）には、Ｇが
入り、丸めが行なわれる。（４）と（６）では、正規化
のため、まず、シフタ１０で１桁分（左４ビツト）シフ
トを行々い、シフト後の丸めビットＧ′により丸めを行
なう。ところが、（４）の場合はＧ’−１’−ＯＪであ
り、丸めのためのキャリー人力はない。（４）の場合は
更に、残りのシフトをシフタ１２で行なう。（７） 、
（８） ｌ−］、加算の場合である。（７）は、加算
器９での加算時、桁上げが発生した場合に相当し、加算
器９からのキャリー出力の条件に従って、廿すシフタ１
０を右４ビツトシフトさせ、最上位桁にけ°゛１”をシ
フトインする。次に、シフタ１０によるシフト後の丸め
ビットＧ′をキャリー入力端子（ＣＩ）に入力すること
により、加算器１１で丸めを行なう。（８）では、桁上
りも正規化のためのシフトもなく、Ｇによる丸めを行な
い、動作を終了する。
（減算もしくは、異符号データの加算、また“加算″と
は同符号データの加算もしくは、異符号データの減算時
実行される加算器９の演算モードを意味する。表−１の
順屋における（１）は、指数差０の時、減算結果によっ
ては２の補数表現（負数）になる場合であるが、これに
対してはシフタ１０を゛シフト庁し″′モードとし、加
算器１ノをＯ＋（−Ｂ）モードにすることにより、結果
の絶対値化を行なう。この時キャリー入力端子（ｃＢへ
はデータマルチプレクサ１３により＋１１”を入力させ
る。この場合指数差が０のため、丸めについては考慮不
要である。又、（２）は減算の結果、最上位桁が０なら
ば、シフタＩＯで左４ビツトシフト、最上位桁が０−で
なければ（＼０）、６シフトなし″で、加算器１１へ入
力させる。加算器１１はＯ＋Ｂモードによジ結果ヲシフ
タ１２へ入力させ、シフタ１２はゼロ検出回路１５に従
って正規化のためのシフトを行なう。この時データマル
チプレクサ１３は、丸めビットを選択するが、この場合
、丸めビットは予めＯであるので、加算器１１の出力に
は、入力がそのま１現われる。（３）〜（６）は、指数
差が０で々い（＼０）場合であり、（２）と同様の処理
を行なうが、ここでは、データマルチプレクサ１３で選
択される丸めビットはＯ″′Ｃない。ここで表−］中、
Ｇは７７タ１０でシフトしない場合の丸めビットであり
、Ｇ′はシフト後の丸めビットである。またＧ 、 Ｇ
’共にシフタ１０の出力のビット２４である。（３）と
（５）は正規化のだめのシフトがない場合であり、シフ
タ１０け゛シフトなし”のモード、加算器１１はＯ＋Ｂ
のモードであり、キャリー入力端子（ＣＩ）には、Ｇが
入り、丸めが行なわれる。（４）と（６）では、正規化
のため、まず、シフタ１０で１桁分（左４ビツト）シフ
トを行々い、シフト後の丸めビットＧ′により丸めを行
なう。ところが、（４）の場合はＧ’−１’−ＯＪであ
り、丸めのためのキャリー人力はない。（４）の場合は
更に、残りのシフトをシフタ１２で行なう。（７） 、
（８） ｌ−］、加算の場合である。（７）は、加算
器９での加算時、桁上げが発生した場合に相当し、加算
器９からのキャリー出力の条件に従って、廿すシフタ１
０を右４ビツトシフトさせ、最上位桁にけ°゛１”をシ
フトインする。次に、シフタ１０によるシフト後の丸め
ビットＧ′をキャリー入力端子（ＣＩ）に入力すること
により、加算器１１で丸めを行なう。（８）では、桁上
りも正規化のためのシフトもなく、Ｇによる丸めを行な
い、動作を終了する。
以上の説明から明らかなように、丸め用加算器１１の前
段に、左右１桁分のシフトを行々うシフタ１０を設ける
ことにより、丸め用加算器１１を正規化用シフタ１２の
前に接続することができ、これにより、仮数部の絶対値
化を行わせる加算器と、丸め用加算器とを兼用させるこ
とができ、従ってハードウェアの削減、及び演算時間の
短縮が可能となる。
段に、左右１桁分のシフトを行々うシフタ１０を設ける
ことにより、丸め用加算器１１を正規化用シフタ１２の
前に接続することができ、これにより、仮数部の絶対値
化を行わせる加算器と、丸め用加算器とを兼用させるこ
とができ、従ってハードウェアの削減、及び演算時間の
短縮が可能となる。
以上は仮数部が１６進数表現の場合について述べてきた
が、２進数表現のデータフォーマットを有するデータに
ついても応用することができる。
が、２進数表現のデータフォーマットを有するデータに
ついても応用することができる。
以上詳記したように、本発明の浮動小数点演算装置によ
れば、丸め用加算器にて、仮数部の絶対値化のための演
算と丸め演算とを同時に行在りことができ、これによっ
て仮数部の絶対値化のための加算器を不要にしてハード
ウェアを削減できるとともに演算時間を短縮できる。
れば、丸め用加算器にて、仮数部の絶対値化のための演
算と丸め演算とを同時に行在りことができ、これによっ
て仮数部の絶対値化のための加算器を不要にしてハード
ウェアを削減できるとともに演算時間を短縮できる。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例において処理されるデータのフォーマント例
を示す図である。 ｌ 、 ２ 、３ 、．１・・・レジスタ、５，９．ｌ
ｌ・・・加算器、６１７ ＋ １３・・・ｆ−タマルチ
ルクサ、８、ノ０，１２・・シフタ、１４．１５・・・
ゼロ検出回路。
上記実施例において処理されるデータのフォーマント例
を示す図である。 ｌ 、 ２ 、３ 、．１・・・レジスタ、５，９．ｌ
ｌ・・・加算器、６１７ ＋ １３・・・ｆ−タマルチ
ルクサ、８、ノ０，１２・・シフタ、１４．１５・・・
ゼロ検出回路。
Claims (1)
- 仮数部が符号付絶対値表現で表わされる浮動小数点デー
タを処理するデータ処理装置において、演算モードに従
って加減算を行なう第１の加算器と、この第１の加算器
の演算結果にもとづいて仮数部の左または右１桁シフト
を行なう第１のシフト回路と、この第１のシフト回路の
出力データを入力する第２の加算器と、この第２の加算
器の出力データを入力し仮数部を正規化する第２のシフ
ト回路とを具備し、前記第２の加算器は、丸めを行なう
とともに、前記第１の加算器の演算結果の絶対値化を行
なうことを特徴とする浮動小数点演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171400A JPS5960637A (ja) | 1982-09-30 | 1982-09-30 | 浮動小数点演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171400A JPS5960637A (ja) | 1982-09-30 | 1982-09-30 | 浮動小数点演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5960637A true JPS5960637A (ja) | 1984-04-06 |
Family
ID=15922451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171400A Pending JPS5960637A (ja) | 1982-09-30 | 1982-09-30 | 浮動小数点演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960637A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0273753A2 (en) * | 1986-12-29 | 1988-07-06 | Matsushita Electric Industrial Co., Ltd. | Floating-point arithmetic apparatus |
| US4807172A (en) * | 1986-02-18 | 1989-02-21 | Nec Corporation | Variable shift-count bidirectional shift control circuit |
| JPH02294819A (ja) * | 1989-04-17 | 1990-12-05 | Internatl Business Mach Corp <Ibm> | 浮動小数点数演算処理装置 |
-
1982
- 1982-09-30 JP JP57171400A patent/JPS5960637A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807172A (en) * | 1986-02-18 | 1989-02-21 | Nec Corporation | Variable shift-count bidirectional shift control circuit |
| EP0273753A2 (en) * | 1986-12-29 | 1988-07-06 | Matsushita Electric Industrial Co., Ltd. | Floating-point arithmetic apparatus |
| JPS63167930A (ja) * | 1986-12-29 | 1988-07-12 | Matsushita Electric Ind Co Ltd | 浮動小数点演算装置 |
| JPH02294819A (ja) * | 1989-04-17 | 1990-12-05 | Internatl Business Mach Corp <Ibm> | 浮動小数点数演算処理装置 |
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