JP3100868B2 - 浮動小数点数のための算術演算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮動小数点数の加減乗
除算を実行するための算術演算装置に関するものであ
る。

【０００２】

【従来の技術】近年、科学技術計算やグラフィック処理
の複雑化に伴って高速性を要求されてきた浮動小数点算
術演算装置では、複数の演算ユニットを並列に動作させ
ることで、この要求に答えてきた。一方、組込み用途な
どに用いられるマイクロコントローラでは、高速演算の
要求が高まっている反面、コスト削減のために、複数の
演算ユニットを持つ算術演算装置を用いることができな
いという実状がある。したがって、少ないハードウェア
量で複数の種類の算術演算を実現する浮動小数点算術演
算装置が必要となってくる。

【０００３】米国特許第４，８６６，６５２号には、
（Ａ×Ｂ）＋Ｃの形の浮動小数点演算のための算術演算
装置が開示されている。この装置では、加減算のための
仮数の桁合せ手段を構成する２つのマルチプレクサと右
シフタとが乗算器の後段に配置されていた。一方、ｎビ
ットの仮数とｍビットの仮数との乗算で求められた（ｎ
＋ｍ）ビットの積をｎビットに丸めると、ｎビットの積
仮数が得られる。従来は、米国特許第４，８６６，６５
２号に従来技術として示されているように、仮数乗算器
の内部で丸めが行われていた。また、仮数乗算器の内部
に丸め用ビット生成装置を設けて、該仮数乗算器から
（ｎ＋ｍ）ビットの積のうちの上位ｎビットと生成され
た丸め用ビットとを出力するようにした構成も知られて
いる。

【０００４】ところで、ＩＥＥＥ（the Institute of E
lectrical and Electronics Engineers ）７５４規格で
は、１ビットの符号Ｓと、８ビットの指数Ｅと、２３ビ
ットの小数部Ｆとの合計３２ビットの単精度浮動小数点
数の表現形式が規定されている。通常は、小数部Ｆの最
上位ビット（ＭＳＢ）より更に上位に仮想的な非ゼロ値
ビットと小数点とが位置するように正規化処理を施した
浮動小数点数が用いられる。ただし、指数Ｅが正数とな
るように、実際の指数にバイアスＢが与えられる。単精
度の場合には、実際の指数にバイアスＢとして２⁷ −１
＝１２７を加えた数を指数Ｅとする。すなわち、単精度
の正規化数（ノーマライズド・ナンバー）として表現さ
れる実数Ｒは、 Ｒ＝（−１）^S ２^E-127 （１．Ｆ） …（１） となる。ただし、式（１）中の１．Ｆを仮数Ｍという。

【０００５】被乗数オペランドの指数又は被除数オペラ
ンドの指数をｎビットの第１の指数Ｘとし、乗数オペラ
ンドの指数又は除数オペランドの指数をｎビットの第２
の指数Ｙとし、かつ指数のバイアスをＢ＝２^(n-1) −１
とする。乗算の際の実際の指数の演算は、 （Ｘ−Ｂ）＋（Ｙ−Ｂ）＝（Ｘ＋Ｙ−Ｂ）−Ｂ …（２） である。つまり、乗算の場合に求めるべきバイアス付き
の指数はＸ＋Ｙ−Ｂである。また、除算の際の実際の指
数の演算は、 （Ｘ−Ｂ）−（Ｙ−Ｂ）＝（Ｘ−Ｙ＋Ｂ）−Ｂ …（３） である。つまり、除算の場合に求めるべきバイアス付き
の指数はＸ−Ｙ＋Ｂである。

【０００６】特開平４−３２８６３０号公報には、積指
数Ｘ＋Ｙ−Ｂ及び商指数Ｘ−Ｙ＋Ｂを１つの加算器で求
めるための指数演算装置の構成が開示されている。

【０００７】

【発明が解決しようとする課題】上記米国特許第４，８
６６，６５２号に開示されている（Ａ×Ｂ）＋Ｃの形の
浮動小数点演算のための算術演算装置は、仮数の桁合せ
手段が乗算器の後段に配置されていたので、単一加算Ａ
＋Ｂや単一減算Ａ−Ｂには適していなかった。また、乗
算器の内部で丸めを行ったり、乗算器の内部に丸め用ビ
ット生成装置を設けたりする構成では、結果として乗算
器のハードウェア量が増加するという問題があった。

【０００８】また、上記特開平４−３２８６３０号公報
に開示されている指数演算装置は、加減算の場合の指数
処理を実行できない問題があった。

【０００９】本発明の目的は、浮動小数点数の単一加
算、単一減算、単一乗算及び単一除算の実行に適したハ
ードウェア量の少ない算術演算装置を提供することにあ
る。

【００１０】本発明の他の目的は、加減乗除算に兼用で
きる指数演算装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明に係る第１及び第
２の算術演算装置は、第１のオペランドの指数及び仮数
として被加数オペランドの指数及び仮数又は被減数オペ
ランドの指数及び仮数が、第２のオペランドの指数及び
仮数として加数オペランドの指数及び仮数又は減数オペ
ランドの指数及び仮数が、第３のオペランドの指数及び
仮数として被乗数オペランドの指数及び仮数又は被除数
オペランドの指数及び仮数が、第４のオペランドの指数
及び仮数として乗数オペランドの指数及び仮数又は除数
オペランドの指数及び仮数がそれぞれ与えられる浮動小
数点数のための算術演算装置であることを前提としたも
のである。

【００１２】本発明に係る第１の算術演算装置は、仮数
の桁合せ手段と仮数の乗除算手段とを並列配置した構成
を採用したものである。具体的には、第１のオペランド
の仮数と第２のオペランドの仮数との桁合せを行うため
の桁合せ手段と、第３のオペランドの仮数及び第４のオ
ペランドの仮数から２つの中間値の形の中間積又は中間
商を算出するための乗除算手段と、加減算の場合には前
記桁合せされた２つの仮数のうちの一方を、乗除算の場
合には前記２つの中間値のうちの一方を各々第１のデー
タとして選択するための第１の選択手段と、加減算の場
合には前記桁合せされた２つの仮数のうちの他方を、乗
除算の場合には前記２つの中間値のうちの他方を各々第
２のデータとして選択するための第２の選択手段と、前
記第１及び第２のデータの加減算を行うための加減算手
段とを備えた構成を採用したものである。

【００１３】本発明に係る第２の算術演算装置は、（ｎ
＋ｍ）ビットの積又は商からｎビットに丸められた結果
を得る処理が、加減算で使用されるハードウェアで実現
できることに着目して、（ｎ＋ｍ）ビットの積を加減算
手段に分割入力する構成として得られたものである。具
体的には、第３のオペランドの仮数及び第４のオペラン
ドの仮数から（ｎ＋ｍ）ビットの積又は商を算出するた
めの乗除算手段と、加減算の場合には第１のオペランド
の仮数を、乗除算の場合には前記（ｎ＋ｍ）ビットの積
又は商のうちの上位ｎビットを各々第１のデータとして
選択するための第１の選択手段と、加減算の場合には第
２のオペランドの仮数を、乗除算の場合には前記（ｎ＋
ｍ）ビットの積又は商のうちの下位ｍビットを各々第２
のデータとして選択するための第２の選択手段と、加減
算の場合には前記第１のデータと前記第２のデータとの
桁合せを行うとともに第１の丸め用ビットを生成し乗除
算の場合には前記第１のデータを出力するとともに前記
第２のデータから第２の丸め用ビットを生成するための
桁合せ手段と、加減算の場合には前記桁合せされた第１
及び第２のデータの加減算とともに前記第１の丸め用ビ
ットを用いた丸めを行い乗除算の場合には前記第２の丸
め用ビットを用いて前記第１のデータの丸めを行うため
の加減算手段とを備えた構成を採用したものである。

【００１４】本発明に係る指数演算装置は、加減算及び
乗除算における指数演算が全て減算で実現できる点に着
目して、減算器に多少の回路を付加して得られたもので
ある。具体的には、第１のオペランドの指数として被加
数オペランドの指数又は被減数オペランドの指数が、第
２のオペランドの指数として加数オペランドの指数又は
減数オペランドの指数が、第３のオペランドの指数とし
て被乗数オペランドの指数又は被除数オペランドの指数
が、第４のオペランドの指数として乗数オペランドの指
数又は除数オペランドの指数がそれぞれ与えられる浮動
小数点数のための指数演算装置であって、第１のオペラ
ンドの指数又は第３のオペランドの指数をｎビットの第
１の指数Ｘとし、第２のオペランドの指数又は第４のオ
ペランドの指数をｎビットの第２の指数Ｙとし、かつ指
数のバイアスをＢ＝２^(n-1) −１とするとき、各々次の
ような機能を有するｎ個の１ビット反転器と、論理ゲー
トと、減算器と、（ｎ＋１）ビット反転器と、出力セレ
クタとを備えた構成を採用したものである。

【００１５】すなわち、ｎ個の１ビット反転器は、加減
算の場合には第２の指数Ｙそのもので構成されるｎビッ
トの中間データを、乗算の場合には第２の指数Ｙの最上
位ビットと第２の指数Ｙの下位（ｎ−１）ビットの各々
の反転とで構成されるｎビットの中間データを、除算の
場合には第２の指数Ｙの最上位ビットの反転と第２の指
数Ｙの下位（ｎ−１）ビットとで構成されるｎビットの
中間データをそれぞれ得るものである。論理ゲートは、
（ｎ＋１）ビットの減数データＩＢを得るように、加減
算の場合には０を、乗除算の場合には前記ｎ個の１ビッ
ト反転器により得られたｎビットの中間データの最上位
ビットの値をそれぞれ該ｎビットの中間データの上位桁
に付加するものである。減算器は、第１の指数Ｘを被減
数データＩＡとして、第１の減算結果Ｐ＝ＩＡ−ＩＢと
第２の減算結果Ｑ＝ＩＡ−（ＩＢ＋１）とを算出するも
のである。（ｎ＋１）ビット反転器は、前記第２の減算
結果Ｑを構成する（ｎ＋１）ビットの各々の反転を得る
ものである。出力セレクタは、Ｘ≧Ｙかつ加減算の場合
には第１のオペランドの指数が第２のオペランドの指数
より小さくないことを示す信号と、第１のオペランドの
指数と第２のオペランドの指数との差の絶対値Ｘ−Ｙと
を出力するように前記第１の減算結果Ｐを選択し、Ｘ＜
Ｙかつ加減算の場合には第１のオペランドの指数が第２
のオペランドの指数より小さいことを示す信号と、第１
のオペランドの指数と第２のオペランドの指数との差の
絶対値Ｙ−Ｘとを出力するように前記（ｎ＋１）ビット
反転器の結果を選択し、乗算の場合には積指数Ｘ＋Ｙ−
Ｂを出力するように前記第１の減算結果Ｐを選択し、除
算の場合には商指数Ｘ−Ｙ＋Ｂを出力するように前記第
２の減算結果Ｑを選択するものである。

【００１６】

【作用】上記本発明に係る第１の算術演算装置によれ
ば、単一加算及び単一減算の場合には桁合せ手段、第１
及び第２の選択手段並びに加減算手段が、単一乗算及び
単一除算の場合には乗除算手段、第１及び第２の選択手
段並びに加減算手段がそれぞれ仮数処理に用いられる。
つまり、加減算の場合の桁合せされた２つの仮数の処理
と、乗除算の場合の中間積又は中間商の処理とが、同一
の加減算手段で行われる。

【００１７】上記本発明に係る第２の算術演算装置によ
れば、単一加算及び単一減算の場合には第１及び第２の
選択手段、桁合せ手段並びに加減算手段が、単一乗算及
び単一除算の場合には乗除算手段、第１及び第２の選択
手段、桁合せ手段並びに加減算手段がそれぞれ仮数処理
に用いられる。つまり、加減算の場合の２つの仮数の丸
めを伴う桁合せ加減算処理と、乗除算の場合の積又は商
の所要のビット数への丸め加算処理とが、同一の桁合せ
手段及び加減算手段で行われる。

【００１８】上記本発明に係る指数演算装置によれば、
加減算の場合には指数差の絶対値が、乗算の場合にはＩ
ＥＥＥ７５４規格に適合した積指数が、除算の場合には
ＩＥＥＥ７５４規格に適合した商指数がそれぞれ得られ
る。

【００１９】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００２０】（実施例１）図１は、本発明の第１の実施
例に係る浮動小数点算術演算装置の構成図である。図１
において、１１は第１の指数演算装置で、これは、加減
算では２つの指数入力Ｅｘ，Ｅｙの指数差の絶対値を求
めるとともに、演算結果から仮数の入換えを行うか否か
を決定するスワップ信号ＳＷを生成し、指数差の絶対値
を右シフト量ＲＳＡとして出力し、乗算ではＥｘ，Ｅｙ
の積指数Ｅｚを、除算ではＥｘ，Ｅｙの商指数Ｅｚをそ
れぞれ求めるものである。１２は第１の指数演算装置１
１における演算結果Ｅｚ及び指数入力Ｅｘ，Ｅｙの３つ
のうちから１つを選択する指数セレクタである。１３は
指数セレクタ１２の出力と定数との加減算を行う第２の
指数演算装置である。

【００２１】１５は第１の指数演算装置１１で生成され
たスワップ信号ＳＷに従い、Ｘ，Ｙの２つの入力をＡ＝
Ｘ，Ｂ＝Ｙ又はＡ＝Ｙ，Ｂ＝Ｘとして出力するスワッパ
である。１６は第１の指数演算装置１１から出力される
右シフト量ＲＳＡに基づき、スワッパ１５のＢ側の出力
を右シフトするとともに、丸め用のビットを生成する右
シフタである。２４は２つの仮数入力Ｍｘ，Ｍｙについ
て乗算を行い、中間和Ｓ及び桁上げＣを出力する乗算器
である。１７はスワッパ１５のＡ側の出力と乗算器２４
の出力Ｓとのどちらか一方を選択する第１の仮数セレク
タである。１８は右シフタ１６の出力と乗算器２４の出
力Ｃとのどちらか一方を選択する第２の仮数セレクタで
ある。１９は演算の種類に応じて、第１の仮数セレクタ
１７の出力を右シフトした結果を出力したり、第１の仮
数セレクタ１７の出力をそのまま出力したりする１ビッ
ト右シフタである。同様に、２０は第２の仮数セレクタ
１８の出力を右シフトした結果を出力したり、第２の仮
数セレクタ１８の出力をそのまま出力したりする１ビッ
ト右シフタである。２１は１ビット右シフタ１９，２０
の出力に対して加減算及び丸めを行う加減算器である。
２２は、加減算器２１の出力の中の最初の“１”の位置
を検出することで先行する“０”の数を求め、これを左
シフト量ＬＳＡとして出力するプライオリティ・エンコ
ーダである。２３は左シフト量ＬＳＡに基づき加減算器
２１の出力を左シフトする左シフタである。１４は第２
の指数演算装置１３の出力からプライオリティ・エンコ
ーダ２２で得られた左シフト量ＬＳＡを減じる第３の指
数演算装置である。

【００２２】以上のように構成された浮動小数点算術演
算装置についての動作を説明する。浮動小数点加減算を
行う場合には、まず、指数差を求め、小さい方の指数を
持つ仮数をこの指数差だけ右シフトして桁合せを行う必
要がある。

【００２３】このために、第１の指数演算装置１１にお
いて指数差（Ｅｘ−Ｅｙ）が演算され、その絶対値を右
シフト量ＲＳＡとして求める。一方、２つの指数Ｅｘ，
Ｅｙの大小はＥｘ−Ｅｙの演算において最上位ビットか
ら生じるボローがあるか否かで判断でき、ボローがあれ
ばＥｘ−Ｅｙ＜０すなわちＥｘ＜Ｅｙであるので、この
ボローをスワップ信号ＳＷとして出力する。また、指数
セレクタ１２では、ボローの値に従ってＥｘ，Ｅｙの指
数のうち大きい方を第２の指数演算装置１３に出力す
る。

【００２４】更に、２つの仮数Ｍｘ，Ｍｙはスワッパ１
５に入力され、スワップ信号ＳＷがＳＷ＝１すなわちＥ
ｘ＜ＥｙであればＡ＝Ｍｙ，Ｂ＝Ｍｘとし、またスワッ
プ信号ＳＷがＳＷ＝０すなわちＥｘ≧ＥｙであればＡ＝
Ｍｘ，Ｂ＝Ｍｙとしてそれぞれ出力する。このことによ
り、小さい方の指数を持つオペランドの仮数が常に右シ
フタ１６に入力される。右シフタ１６では、スワッパ１
５のＢ側の出力を右シフト量ＲＳＡに従って右シフト
し、第２の仮数セレクタ１８に出力する。この動作によ
って仮数の桁合せが完了する。以上のように桁合せされ
た仮数を演算するために、第１の仮数セレクタ１７はス
ワッパ１５のＡ側の出力を選択して１ビット右シフタ１
９に出力し、第２の仮数セレクタ１８は右シフタ１６の
出力を選択して１ビット右シフタ２０に出力する。

【００２５】次に、桁合せして得られた仮数について加
減算及び丸めを行うが、ＩＥＥＥ７５４規格に規定され
る丸めを実現するには、丸め用のビットが少なくとも２
ビット必要になる。このうち下位側の１ビットは、ステ
ィッキー・ビットと呼ばれ、この桁から下の桁全てが０
であるか否かを表すものである。

【００２６】ところで、丸め用の２ビットを上位側から
ｒ，ｓとすると、丸め前の演算結果は以下の３通りにな
る。ここで、「＊」は“１”又は“０”を示す。

【００２７】 （ａ） １＊．＊＊＊…＊ｒｓ （ｂ） １．＊＊＊…＊＊ｒｓ （ｃ） ０．＊＊＊…＊＊＊ｒｓ

【００２８】丸めによる桁上げは上述したｒの位置から
上位側に発生するので、このままでは桁上げ位置を３通
り用意しなければならない。しかし、加減算において
は、同符号の浮動小数点数について加算を行うかあるい
は異符号の浮動小数点数について減算を行う場合（以下
簡単のために、仮数に桁上げが生じる場合と呼ぶ）は、
結果は（ａ），（ｂ）のどちらかにしかならず、またこ
れ以外の場合は（ｂ），（ｃ）のどちらかにしかならな
い。本実施例では、仮数に桁上げが生じる場合は１ビッ
ト右シフタ１９，２０で入力を右へ１ビットシフトし、
加減算器２１に出力する。また仮数に桁上げが生じない
場合は、１ビット右シフタ１９，２０でシフトを行わ
ず、入力をそのまま加減算器２１に出力する。このよう
に１ビット右シフタ１９，２０によって仮数に桁上げが
ある場合でも（ｂ），（ｃ）として扱うことができ、丸
めの桁上げ位置を２通りに減少させることができる。１
ビット右シフタ１９，２０でシフトが行われた場合は、
指数を補正する必要があるので、第２の指数演算装置１
３では、入力に１を加えた結果を第３の指数演算装置１
４に出力する。これ以外の場合は、指数の補正の必要は
ないので、第２の指数演算装置１３では、入力をそのま
ま第３の指数演算装置１４に出力する。

【００２９】こうして得られた１ビット右シフタ１９，
２０の出力を加減算器２１に入力し、加減算と丸めを行
い、加減算結果をプライオリティ・エンコーダ２２及び
左シフタ２３に出力する。

【００３０】本実施例では、右シフタ１６でシフトが行
われる際に丸めのためのスティッキー・ビットｓを生成
するが、この時、（ｂ）のｓの位置を下位に１ビットず
らすことで、ｓの位置を（ｃ）と共通にし、右シフタ１
６のハードウェア量を減らしている。ｓの位置をずらす
ことで増加する丸めビットをｇとすると、丸め前の演算
結果が（ｂ）及び（ｃ）となる時の仮数の組合せは、そ
れぞれ図２（ａ）及び図２（ｂ）のとおりである。ここ
で、ｘ，ｙは“１”又は“０”を示す。

【００３１】さて、加減算器２１では、加減算と丸めは
以下のように実現される。２つの入力に対して図２
（ａ）のｇより上位の桁について加減算を行い、最下位
桁からの桁上げがあった場合の演算結果Ｚ１と、桁上げ
がなかった場合の演算結果Ｚ０の両方を用意する。一
方、ｇ以下の桁に対して、図２（ａ）及び図２（ｂ）の
それぞれの場合のｇの桁からの桁上げＣｇｂ，Ｃｇｃを
演算する。図２（ａ）の場合はｇｒｓによる丸めの桁上
げがＣｇｂとなるが、図２（ｂ）の場合はｒｓによる丸
めの桁上げとｇの桁の値とによってＣｇｃが決定する。
加減算器２１の出力は、演算結果Ｚ１，Ｚ０の最上位桁
の値と、桁上げＣｇｂ，Ｃｇｃと、仮数に対して加算が
行われたか減算が行われたかとによって、ｇより上位の
桁についてはＺ１，Ｚ０のどちらかとなり、ｇの桁は演
算結果か０のどちらかとなる。以上のようにして、加減
算と丸めとを１つの加減算器２１で実現する。

【００３２】プライオリティ・エンコーダ２２では、入
力について最初の“１”の位置を検出するが、これはす
なわち先行する“０”の数を求めることであり、これに
よって加減算器２１の加減算結果を正規化するための左
シフト量ＬＳＡを得る。左シフタ２３では、プライオリ
ティ・エンコーダ２２の出力である左シフト量ＬＳＡに
従って加減算器２１の出力を左シフトし、正規化された
仮数を出力する。第３の指数演算装置１４は、第２の指
数演算装置１３の出力からプライオリティ・エンコーダ
２２の出力である左シフト量ＬＳＡを減じることで、指
数を補正して出力する。以上のような動作によって浮動
小数点加減算が実行できる。

【００３３】次に、浮動小数点乗算を行う場合の動作を
説明する。浮動小数点乗算を行う場合は、まず、第１の
指数演算装置１１においてＥｘ，Ｅｙの積指数Ｅｚを求
める。求められた積指数Ｅｚは指数セレクタ１２で選択
され、第２の指数演算装置１３に入力される。仮数Ｍ
ｘ，Ｍｙは乗算器２４で乗算され、乗算結果を中間和Ｓ
及び桁上げＣの形で出力する。第１の仮数セレクタ１７
は中間和Ｓを選択して１ビット右シフタ１９に出力し、
第２の仮数セレクタ１８は桁上げＣを選択して１ビット
右シフタ２０に出力する。

【００３４】浮動小数点乗算では、丸める前の加算結果
が常に（ａ），（ｂ）のどちらかであるために、１ビッ
ト右シフタ１９，２０で入力を右へ１ビットシフトす
る。１ビット右シフタ１９，２０の出力は加減算器２１
で加算され、丸めて仮数の乗算結果を得る。以降、プラ
イオリティ・エンコーダ２２、左シフタ２３及び第３の
指数演算装置１４における動作は前記した浮動小数点加
減算を行う場合と同じである。

【００３５】一方、第１の指数演算装置１１では、指数
のバイアスをＢとして積指数Ｅｚ＝Ｅｘ＋Ｅｙ−Ｂを得
て、指数セレクタ１２に出力する。指数セレクタ１２は
第１の指数演算装置１１の出力を選択し、第２の指数演
算装置１３に入力する。１ビット右シフタ１９，２０に
おいてシフトが行われたので、第２の指数演算装置１３
では、入力に１を加えた結果を第３の指数演算装置１４
に出力する。第３の指数演算装置１４における動作は前
記した浮動小数点加減算を行う場合と同じである。以上
のようにして浮動小数点乗算が実行できる。

【００３６】次に、浮動小数点除算を行う場合の動作を
説明する。Ｙの仮数の逆数を格納したＲＯＭ（Read Onl
y Memory）を用いてＸ／Ｙの除算を行う。いま、Ｘの指
数及び仮数をそれぞれＸｅ，Ｘｆとし、Ｙの指数及び仮
数をそれぞれＹｅ，Ｙｆとする。まず、仮数Ｙｆの逆数
を不図示のＲＯＭから読出し、図１のＭｙとして乗算器
２４に入力する。一方、仮数Ｘｆを図１のＭｘとして乗
算器２４に入力し、乗算結果Ｍｘ・Ｍｙ＝Ｘｆ／Ｙｆを
中間和Ｓ及び桁上げＣとして得る。第１の仮数セレクタ
１７は中間和Ｓを選択して１ビット右シフタ１９に出力
し、第２の仮数セレクタ１８は桁上げＣを選択して１ビ
ット右シフタ２０に出力する。

【００３７】浮動小数点除算では、丸める前の加算結果
が常に（ｂ），（ｃ）のどちらかであるために、１ビッ
ト右シフタ１９，２０は入力をそのまま加減算器２１に
出力する。１ビット右シフタ１９，２０の出力は加減算
器２１で加算され、丸めて仮数の除算結果を得る。以
降、プライオリティ・エンコーダ２２、左シフタ２３に
おける動作は前記した浮動小数点加減算を行う場合と同
じである。

【００３８】一方、指数Ｘｅ，Ｙｅをそれぞれ図１のＥ
ｘ，Ｅｙとして第１の指数演算装置１１に入力する。第
１の指数演算装置１１では、指数のバイアスをＢとして
商指数Ｅｚ＝Ｅｘ−Ｅｙ＋Ｂを得て、指数セレクタ１２
に出力する。指数セレクタ１２は第１の指数演算装置１
１の出力を選択し、第２の指数演算装置１３に入力す
る。１ビット右シフタ１９，２０においてシフトが行わ
れないので、第２の指数演算装置１３では入力をそのま
ま第３の指数演算装置１４に出力する。第３の指数演算
装置１４における動作は前記した浮動小数点加減算を行
う場合と同じである。以上のようにして、浮動小数点除
算が実行できる。

【００３９】以上のように本実施例によれば、スワッパ
１５と右シフタ１６とで構成される桁合せ手段の出力と
乗算器２４の出力とを、第１及び第２の仮数セレクタ１
７，１８で演算の種類に応じて選択することにより、加
減算及び乗除算で加減算器２１を共用することができ
る。また、１ビット右シフタ１９，２０を設けることに
より、仮数の桁上がりに対する指数の補正を仮数の加減
算と並列に行うことができ、処理を高速に行うことが可
能になる。

【００４０】なお、本実施例では、乗算器２４の出力を
中間和Ｓ及び桁上げＣの形の中間値として加減算器２１
で加算したが、冗長２進数を使用した乗算器が出力する
ように乗算結果を正数及び負数の中間値とし、加減算器
２１で正数から負数を減じる演算を行っても良い。

【００４１】また、指数セレクタ１２と第２の指数演算
装置１３との間、及び第２の指数演算装置１３と第３の
指数演算装置１４との間にそれぞれ指数レジスタを挿入
し、また第１の仮数セレクタ１７と１ビット右シフタ１
９との間、第２の仮数セレクタ１８と１ビット右シフタ
２０との間、及び加減算器２１とプライオリティ・エン
コーダ２２との間にそれぞれ仮数レジスタを挿入すれ
ば、パイプライン化された浮動小数点算術演算装置が実
現できる。これによれば、１演算命令の実行中では各パ
イプラインステージに割り当てられた回路ブロックをそ
れぞれ１回しか使用しないので、パイプライン制御方式
のメリットを十分に引き出した高速処理が可能となる。

【００４２】（実施例２）図３は、本発明の第２の実施
例に係る浮動小数点算術演算装置の構成図である。図３
において、図１と同じ機能を有するものには同じ符号を
付してその詳細な説明を省略し、図１と異なる機能を有
するものについてのみ説明する。

【００４３】２５は仮数Ｍｘ，Ｍｙの乗算を行い、結果
を（ｎ＋ｍ）ビットで出力する乗算器である。２６は仮
数Ｍｘと乗算器２５の出力の上位ｎビットとのうちのど
ちらか一方を選択する第１の仮数セレクタである。２７
は仮数Ｍｙと乗算器２５の出力の下位ｍビットとのうち
のどちらか一方を選択する第２の仮数セレクタである。
２８は論理ゲートで、制御信号ＳＷＥに従って、第１の
指数演算装置１１から出力されるスワップ信号ＳＷを０
にして出力したり、スワップ信号ＳＷをそのまま出力し
たりするものである。２９は第１の指数演算装置１１か
ら出力される右シフト量ＥＲＳＡと不図示の制御部が決
定する右シフト量ＣＲＳＡとのうちのどちらか一方を選
択して右シフト量ＲＳＡとするシフト量セレクタであ
る。

【００４４】以上のように構成された浮動小数点算術演
算装置についての動作を説明するが、基本的な動作は第
１の実施例と殆ど同じであるので、第１の実施例と動作
が異なる部分について説明を行う。

【００４５】浮動小数点加減算を行う場合は、第１の仮
数セレクタ２６で仮数Ｍｘを選択してスワッパ１５のＸ
側の入力に出力し、第２の仮数セレクタ２７で仮数Ｍｙ
を選択してスワッパ１５のＹ側の入力に出力する。論理
ゲート２８では第１の指数演算装置１１から出力された
スワップ信号ＳＷがそのまま出力される。スワッパ１５
は論理ゲート２８の出力を新たにスワップ信号とし、第
１の実施例で説明した動作を行う。シフト量セレクタ２
９は第１の指数演算装置１１から出力される右シフト量
ＥＲＳＡを選択して右シフト量ＲＳＡとし、右シフタ１
６に出力する。右シフタ１６は第１の実施例で説明した
動作を行う。スワッパ１５のＡ側の出力は１ビット右シ
フタ１９に入力され、右シフタ１６の出力は１ビット右
シフタ２０に入力される。以上で説明したもの以外の構
成要素は、第１の実施例に説明した動作を行い、浮動小
数点加減算を実行する。

【００４６】一方、浮動小数点乗算を行う場合は、乗算
器２５で仮数Ｍｘ，Ｍｙの乗算が行われ、その結果を
（ｎ＋ｍ）ビットで出力する。この場合の浮動小数点乗
算においては、乗算器２５の演算結果のうち、上位ｎビ
ットのみが有効な数となり、下位ｍビットは丸め用ビッ
トを生成するために使用されるので、第１の仮数セレク
タ２６では乗算器２５の乗算結果の上位ｎビットを選択
してスワッパ１５のＸ側に出力し、第２の仮数セレクタ
２７では乗算器２５の乗算結果の下位ｍビットを選択し
てスワッパ１５のＹ側に出力する。論理ゲート２８では
スワップ信号ＳＷを０として出力する。スワッパ１５は
論理ゲート２８の出力を新たにスワップ信号とし、第１
の実施例で説明した動作を行う。シフト量セレクタ２９
は不図示の制御部が決定する右シフト量ＣＲＳＡを選択
して右シフト量ＲＳＡとし、右シフタ１６に出力する。
右シフタ１６は右シフト量ＲＳＡに従ってスワッパ１５
のＢ側の出力を右シフトする。このとき、右シフト量Ｃ
ＲＳＡはｍであり、乗算結果の下位ｍビットをｍビット
だけ右シフトすることで、丸め用ビットが生成される。
加減算器２１では１ビット右シフタ１９，２０の出力を
加算することにより、乗算器２５の出力の上位ｎビット
に右シフタ１６で生成された丸め用ビットを付加し、こ
れを丸めてｎビットの乗算結果を得る。以上説明したも
の以外の構成要素は、第１の実施例に説明した動作を行
い、浮動小数点乗算を実行する。なお、浮動小数点除算
時の動作説明は省略する。

【００４７】図４は、図１及び図３の中の第１の指数演
算装置１１の内部構成を示す。図４において、５３は２
つの入力ＩＡ，ＩＢを減算する（ｎ＋１）ビットの減算
器であり、減算結果Ｐ＝ＩＡ−ＩＢ及びＱ＝ＩＡ−（Ｉ
Ｂ＋１）を出力する。５１．１は制御信号ＣＳ１に従っ
て入力を反転する１ビット反転器、５２は制御信号ＣＳ
３によって０を出力したり、１ビット反転器５１．１の
出力をそのまま出力したりする論理ゲートである。論理
ゲート５２の出力は減算器５３の減数側ＩＢの最上位ビ
ットとなり、１ビット反転器５１．１の出力は減算器５
３の減数側ＩＢの最上位から２番目のビットとなる。５
１．２〜５１．ｎはそれぞれ制御信号ＣＳ２に従って入
力を反転する（ｎ−１）個の１ビット反転器であり、減
算器５３の減数側ＩＢの下位（ｎ−１）ビットには、１
ビット反転器５１．２〜５１．ｎの出力がそれぞれ接続
されている。５４は減算器５３のＱ出力を反転して出力
する（ｎ＋１）ビットの反転器である。５５は減算器５
３のＱ出力、Ｐ出力及び反転器５４の出力のうちから１
つを選択する出力セレクタである。

【００４８】以上のように構成された指数演算装置は、
以下のように動作して、加算、減算、乗算及び除算時の
指数の演算を行う。減算器５３の被減数ＩＡは第１の指
数入力Ｘ（Ｅｘ）であり、ｎ個の１ビット反転器５１．
１〜５１．ｎの入力は第２の指数入力Ｙ（Ｅｙ）であ
る。

【００４９】まず、積指数Ｘ＋Ｙ−Ｂは、第２の指数Ｙ
のビット反転データｙを用いて、 Ｘ＋Ｙ−Ｂ＝Ｘ−（Ｂ−Ｙ） ＝Ｘ−（Ｂ＋ｙ＋１） …（４） と表せ、 Ｙ＝Ｙ_n-1 ２^(n-1) ＋Ｙ_n-2 ２^(n-2) ＋…＋Ｙ₁ ２¹ ＋Ｙ₀ ２⁰ …（５） とすると、 ｙ＝ｙ_n-1 ２^(n-1) ＋ｙ_n-2 ２^(n-2) ＋…＋ｙ₁ ２¹ ＋ｙ₀ ２⁰ …（６） と表せる。したがって、式（６）とＢ＝２^(n-1) −１と
から、 Ｂ＋ｙ＋１＝２^(n-1) −１＋ｙ＋１ ＝２^(n-1) ＋ｙ ＝２ⁿ ＋（ｙ_n-1 ＋１）２^(n-1) ＋ｙ_n-2 ２^(n-2) ＋…＋ｙ₀ ２⁰ …（７） と表現することができる。

【００５０】ここで、ｙ_n-1 ＝０（Ｙ_n-1 ＝１）とする
と、式（７）より、 Ｂ＋ｙ＋１＝２ⁿ ＋２^(n-1) ＋ｙ_n-2 ２^(n-2) ＋…＋ｙ₀ ２⁰ …（８） となる。また、ｙ_n-1 ＝１（Ｙ_n-1 ＝０）とすると、式
（７）より、 Ｂ＋ｙ＋１＝２ⁿ ＋２ⁿ ＋ｙ_n-2 ２^(n-2) ＋…＋ｙ₀ ２⁰ …（９） となる。ｙ_n-1 ＝１のときはＢ−Ｙ＞０となるので、式
（９）の右辺の第１項及び第２項は無視できる。したが
って、式（８），（９）から、 Ｂ＋ｙ＋１＝Ｙ_n-1 ２ⁿ ＋Ｙ_n-1 ２^(n-1) ＋ｙ_n-2 ２^(n-2) ＋…＋ｙ₀ ２⁰ …（１０） と表すことができる。

【００５１】一方、商指数Ｘ−Ｙ＋Ｂは、バイアスＢの
ビット反転データｂを用いて、 Ｘ−Ｙ＋Ｂ＝Ｘ−（Ｙ−Ｂ） ＝Ｘ−（Ｙ＋ｂ＋１） …（１１） と表せる。ｂ＋１はＢの２の補数にあたるので、 ｂ＋１＝２ⁿ ＋２^(n-1) ＋１ …（１２） である。式（５），（１２）より、 Ｙ＋ｂ＋１＝Ｙ_n-1 ２^(n-1) ＋Ｙ_n-2 ２^(n-2) ＋…＋Ｙ₀ ２⁰ ＋２ⁿ ＋２^(n-1) ＋１ ＝２ⁿ ＋（Ｙ_n-1 ＋１）２^(n-1) ＋Ｙ_n-2 ２^(n-2) ＋…＋Ｙ₀ ２⁰ ＋１ …（１３） と表現できる。

【００５２】ここで、Ｙ_n-1 ＝０（ｙ_n-1 ＝１）とする
と、式（１３）より、 Ｙ＋ｂ＋１＝２ⁿ ＋２^(n-1) ＋Ｙ_n-2 ２^(n-2) ＋…＋Ｙ₀ ２⁰ ＋１ …（１４） となる。また、Ｙ_n-1 ＝１（ｙ_n-1 ＝０）とすると、式
（１３）より、 Ｙ＋ｂ＋１＝２ⁿ ＋２ⁿ ＋Ｙ_n-2 ２^(n-2) ＋…＋Ｙ₀ ２⁰ ＋１ …（１５） となる。Ｙ_n-1 ＝１のときはＹ−Ｂ＞０となるので、式
（１５）の右辺の第１項及び第２項は無視できる。した
がって、式（１４），（１５）から、 Ｙ＋ｂ＋１＝ｙ_n-1 ２ⁿ ＋ｙ_n-1 ２^(n-1) ＋Ｙ_n-2 ２^(n-2) ＋…＋Ｙ₀ ２⁰ ＋１ …（１６） と表せる。

【００５３】式（１０）によれば、式（４）中の減数Ｂ
＋ｙ＋１は、第２の指数Ｙの最上位ビットと同じ値を上
位２ビットとして持ち、かつ第２の指数Ｙの下位（ｎ−
１）ビットの反転を下位（ｎ−１）ビットとして持つ
（ｎ＋１）ビットのデータであることが判る。この減数
Ｂ＋ｙ＋１を第１の指数Ｘから減じると、積指数Ｘ＋Ｙ
−Ｂを得ることができる。

【００５４】また、式（１６）によれば、式（１１）中
の減数Ｙ＋ｂ＋１は、第２の指数Ｙの最上位ビットの反
転を上位２ビットとして持ち、かつ第２の指数Ｙの下位
（ｎ−１）ビットと同じ値を下位（ｎ−１）ビットとし
て持つ（ｎ＋１）ビットのデータに１を加えて得られる
データであることが判る。この減数Ｙ＋ｂ＋１を第１の
指数Ｘから減じると、商指数Ｘ−Ｙ＋Ｂを得ることがで
きる。

【００５５】乗算時には、１ビット反転器５１．１が反
転動作を行わず、（ｎ−１）個の１ビット反転器５１．
２〜５１．ｎが反転動作を行い、かつ論理ゲート５２が
１ビット反転器５１．１の出力をそのまま出力するよう
に、制御信号ＣＳ１，ＣＳ２，ＣＳ３が供給される。し
たがって、減算器５３においてＩＡ＝Ｘ，ＩＢ＝Ｂ＋ｙ
＋１となる。この場合の減算結果Ｐは、 Ｐ＝ＩＡ−ＩＢ ＝Ｘ−（Ｂ＋ｙ＋１） …（１７） であり、式（４）から減算結果ＰはＸ＋Ｙ−Ｂに等しい
ことが判る。出力セレクタ５５は、この減算結果Ｐを積
指数Ｅｚとして選択して出力する。

【００５６】除算時には、１ビット反転器５１．１が反
転動作を行い、（ｎ−１）個の１ビット反転器５１．２
〜５１．ｎが反転動作を行わず、かつ論理ゲート５２が
１ビット反転器５１．１の出力をそのまま出力するよう
に、制御信号ＣＳ１，ＣＳ２，ＣＳ３が供給される。し
たがって、減算器５３においてＩＡ＝Ｘ，ＩＢ＝Ｙ＋ｂ
となる。この場合の減算結果Ｑは、 Ｑ＝ＩＡ−（ＩＢ＋１） ＝Ｘ−（Ｙ＋ｂ＋１） …（１８） であり、式（１１）から減算結果ＱはＸ−Ｙ＋Ｂに等し
いことが判る。出力セレクタ５５は、この減算結果Ｑを
商指数Ｅｚとして選択して出力する。

【００５７】加減算時には、ｎ個の１ビット反転器５
１．１〜５１．ｎがいずれも反転動作を行わず、かつ論
理ゲート５２が０を出力するように、制御信号ＣＳ１，
ＣＳ２，ＣＳ３が供給される。したがって、減算器５３
においてＩＡ＝Ｘ，ＩＢ＝Ｙとなる。この場合の２つの
減算結果Ｐ，Ｑは、 Ｐ＝ＩＡ−ＩＢ ＝Ｘ−Ｙ …（１９） Ｑ＝ＩＡ−（ＩＢ＋１） ＝Ｘ−（Ｙ＋１） …（２０） である。

【００５８】前記のとおり、加減算時には指数差（Ｘ−
Ｙ）の絶対値を求める必要がある。Ｘ−Ｙ≧０である場
合には減算器５３の減算結果Ｐが求める絶対値となる
が、Ｘ−Ｙ＜０の場合にはＹ−Ｘを求める必要がある。
ここで、Ｘ−Ｙ＜０かどうかはＸ−Ｙの演算において最
上位ビットから生じるボローがあるか否かで判断でき、
ボローがあればＸ−Ｙ＜０である。一方、Ｙ−Ｘは、減
算結果Ｑの全てのビットを反転することにより得られ
る。その理由を説明すると、 Ｘ−Ｙ＝−（Ｙ−Ｘ） ＝ INV（Ｙ−Ｘ）＋１ …（２１） である。ここに、 INV（Ｗ）は、Ｗの全てのビットの反
転操作を意味するものとする。式（２１）より、 INV（Ｙ−Ｘ）＝Ｘ−Ｙ−１ ＝Ｘ−（Ｙ＋１） …（２２） である。したがって、 Ｙ−Ｘ＝ INV（Ｘ−（Ｙ＋１）） …（２３） である。つまり、式（２０）の減算結果Ｑの全てのビッ
トを（ｎ＋１）ビット反転器５４で反転することによ
り、Ｙ−Ｘが得られる。

【００５９】加減算時には、出力セレクタ５５は、減算
器５３の演算で最上位ビットから生じるボローがあれば
（ｎ＋１）ビット反転器５４の出力を選択し、ボローが
なければ減算器５３の減算結果Ｐを選択する。出力セレ
クタ５５の（ｎ＋１）ビット出力のうちの最上位ビット
はスワップ信号ＳＷとしてスワッパ１５へ供給され、残
りのｎビットは右シフト量ＲＳＡとして右シフタ１６へ
供給される。

【００６０】図１及び図３の中の第１の指数演算装置１
１に図４の内部構成を採用すれば、第１〜第３の指数演
算装置１１，１３，１４のハードウェアが加減算器を主
構成として非常に似た構成になる。したがって、図１及
び図３の浮動小数点算術演算装置をバランスの良いパイ
プライン構成にすることができる。なお、乗算器２４，
２５及びプライオリティ・エンコーダ２２の内部構成の
説明は省略する。

【００６１】

【発明の効果】以上説明してきたとおり、本発明に係る
第１の算術演算装置によれば、仮数の桁合せ手段と仮数
の乗除算手段とを並列配置した構成を採用したので、加
減算の場合の桁合せされた２つの仮数の処理と、乗除算
の場合の中間積又は中間商の処理とが同一の加減算手段
で行われる結果、少ないハードウェア量で浮動小数点数
の単一加算、単一減算、単一乗算及び単一除算を実行で
きる。

【００６２】本発明に係る第２の算術演算装置によれ
ば、（ｎ＋ｍ）ビットの積を加減算手段に分割入力する
構成を採用したので、加減算の場合の２つの仮数の丸め
を伴う桁合せ加減算処理と、乗除算の場合の所要のビッ
ト数への積又は商の丸め加算処理とが同一の手段で行わ
れる結果、少ないハードウェア量で浮動小数点数の単一
加算、単一減算、単一乗算及び単一除算を実行できる。

【００６３】本発明に係る指数演算装置によれば、２つ
の減算結果Ｐ＝ＩＡ−ＩＢ及びＱ＝ＩＡ−（ＩＢ＋１）
を算出するための減算器と、減算結果Ｑの反転を得るた
めの（ｎ＋１）ビット反転器とを用いて、加減算の場合
の指数差の絶対値と、乗算の場合の積指数と、除算の場
合の商指数とを算出する構成を採用したので、該指数演
算装置を加減乗除算に兼用できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る浮動小数点算術演
算装置の構成を示すブロック図である。

【図２】（ａ）及び（ｂ）は図１中の加減算器の動作を
説明するための図である。

【図３】本発明の第２の実施例に係る浮動小数点算術演
算装置の構成を示すブロック図である。

【図４】図１及び図３中の第１の指数演算装置の内部構
成例を示すブロック図である。

【符号の説明】

１１ 第１の指数演算装置 １２ 指数セレクタ １３ 第２の指数演算装置 １４ 第３の指数演算装置 １５ スワッパ １６ 右シフタ １７ 第１の仮数セレクタ １８ 第２の仮数セレクタ １９，２０ １ビット右シフタ ２１ 加減算器 ２２ プライオリティ・エンコーダ ２３ 左シフタ ２４，２５ 乗算器 ２６ 第１の仮数セレクタ ２７ 第２の仮数セレクタ ２８ 論理ゲート ２９ シフト量セレクタ ５１．１〜５１．ｎ １ビット反転器 ５２ 論理ゲート ５３ 減算器 ５４ （ｎ＋１）ビット反転器 ５５ 出力セレクタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52 310 G06F 7/38 G06F 7/50

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 第１のオペランドの指数及び仮数として
   被加数オペランドの指数及び仮数又は被減数オペランド
   の指数及び仮数が、第２のオペランドの指数及び仮数と
   して加数オペランドの指数及び仮数又は減数オペランド
   の指数及び仮数が、第３のオペランドの指数及び仮数と
   して被乗数オペランドの指数及び仮数又は被除数オペラ
   ンドの指数及び仮数が、第４のオペランドの指数及び仮
   数として乗数オペランドの指数及び仮数又は除数オペラ
   ンドの指数及び仮数がそれぞれ与えられる浮動小数点数
   のための算術演算装置であって、 前記第１のオペランドの仮数と前記第２のオペランドの
   仮数との桁合せを行うための桁合せ手段と、 前記第３のオペランドの仮数及び前記第４のオペランド
   の仮数から、２つの中間値の形の中間積又は中間商を算
   出するための乗除算手段と、 加減算の場合には前記桁合せされた２つの仮数のうちの
   一方を、乗除算の場合には前記２つの中間値のうちの一
   方を各々第１のデータとして選択するための第１の選択
   手段と、 加減算の場合には前記桁合せされた２つの仮数のうちの
   他方を、乗除算の場合には前記２つの中間値のうちの他
   方を各々第２のデータとして選択するための第２の選択
   手段と、 前記第１及び第２のデータの加減算を行うための加減算
   手段とを備えたことを特徴とする算術演算装置。
2. 【請求項２】 請求項１記載の算術演算装置において、 前記乗除算手段は、 前記第３のオペランドの仮数及び前記第４のオペランド
   の仮数から、中間和と桁上げとの形の中間積を生成する
   ための乗算器を備えたことを特徴とする算術演算装置。
3. 【請求項３】 請求項１記載の算術演算装置において、 前記桁合せ手段は、 前記第１及び第２のオペランドのうちの大きい方の指数
   を持つオペランドの仮数を第１の数値とし、他方のオペ
   ランドの仮数を第２の数値として出力するためのスワッ
   パと、 前記第２の数値に右シフト処理を施すための右シフタと
   を備えたことを特徴とする算術演算装置。
4. 【請求項４】 請求項３記載の算術演算装置において、 加減算の場合には前記第１のオペランドの指数と前記第
   ２のオペランドの指数との大小関係を示す信号を前記ス
   ワッパへ供給し、かつ前記第１のオペランドの指数と前
   記第２のオペランドの指数との差の絶対値をシフト量と
   して前記右シフタへ供給し、乗除算の場合には前記第３
   のオペランドの指数及び前記第４のオペランドの指数か
   ら積指数又は商指数を算出するための第１の指数演算装
   置と、 加減算の場合には前記第１のオペランドの指数と前記第
   ２のオペランドの指数とのうちの大きい方の指数を選択
   し、乗除算の場合には前記算出された積指数又は商指数
   を選択するための指数セレクタとを更に備えたことを特
   徴とする算術演算装置。
5. 【請求項５】 請求項４記載の算術演算装置において、 前記第１の指数演算装置は、 前記第１のオペランドの指数又は前記第３のオペランド
   の指数をｎビットの第１の指数Ｘとし、前記第２のオペ
   ランドの指数又は前記第４のオペランドの指数をｎビッ
   トの第２の指数Ｙとし、かつ指数のバイアスをＢ＝２
   ^(n-1) −１とするとき、 加減算の場合には前記第２の指数Ｙそのもので構成され
   るｎビットの中間データを、乗算の場合には前記第２の
   指数Ｙの最上位ビットと前記第２の指数Ｙの下位（ｎ−
   １）ビットの各々の反転とで構成されるｎビットの中間
   データを、除算の場合には前記第２の指数Ｙの最上位ビ
   ットの反転と前記第２の指数Ｙの下位（ｎ−１）ビット
   とで構成されるｎビットの中間データをそれぞれ得るた
   めのｎ個の１ビット反転器と、 （ｎ＋１）ビットの減数データＩＢを得るように、加減
   算の場合には０を、乗除算の場合には前記ｎ個の１ビッ
   ト反転器により得られたｎビットの中間データの最上位
   ビットの値をそれぞれ該ｎビットの中間データの上位桁
   に付加するための論理ゲートと、 前記第１の指数Ｘを被減数データＩＡとして、第１の減
   算結果Ｐ＝ＩＡ−ＩＢと第２の減算結果Ｑ＝ＩＡ−（Ｉ
   Ｂ＋１）とを算出するための減算器と、 前記第２の減算結果Ｑを構成する（ｎ＋１）ビットの各
   々の反転を得るための（ｎ＋１）ビット反転器と、 Ｘ≧Ｙかつ加減算の場合には前記第１のオペランドの指
   数が前記第２のオペランドの指数より小さくないことを
   示す信号と、前記第１のオペランドの指数と前記第２の
   オペランドの指数との差の絶対値Ｘ−Ｙとを出力するよ
   うに前記第１の減算結果Ｐを選択し、Ｘ＜Ｙかつ加減算
   の場合には前記第１のオペランドの指数が前記第２のオ
   ペランドの指数より小さいことを示す信号と、前記第１
   のオペランドの指数と前記第２のオペランドの指数との
   差の絶対値Ｙ−Ｘとを出力するように前記（ｎ＋１）ビ
   ット反転器の結果を選択し、乗算の場合には積指数Ｘ＋
   Ｙ−Ｂを出力するように前記第１の減算結果Ｐを選択
   し、除算の場合には商指数Ｘ−Ｙ＋Ｂを出力するように
   前記第２の減算結果Ｑを選択するための出力セレクタと
   を備えたことを特徴とする算術演算装置。
6. 【請求項６】 請求項４記載の算術演算装置において、 前記右シフタは、丸め用ビットを生成する機能を更に備
   え、 前記加減算手段は、加減算とともに前記丸め用ビットを
   用いた丸めを行うための加減算器を備え、 前記算術演算装置は、 各々前記第１及び第２の選択手段と前記加減算手段との
   間に介在し、算術演算の種類に応じて選択的に前記第１
   及び第２のデータに１ビット右シフト処理を施すための
   ２つの１ビット右シフタと、 前記指数セレクタによって選択された指数を前記１ビッ
   ト右シフト処理に応じて修正するための第２の指数演算
   装置とを更に備えたことを特徴とする算術演算装置。
7. 【請求項７】 請求項６記載の算術演算装置において、 前記加減算手段の結果の最初の非ゼロ値ビットの位置を
   検出することにより、先行するゼロ値ビットの数を求め
   るためのプライオリティ・エンコーダと、 前記加減算手段の結果に前記求められたゼロ値ビットの
   数をシフト量とする左シフト処理を施すための左シフタ
   と、 前記第２の指数演算装置によって修正された指数を前記
   左シフト処理に応じて補正するための第３の指数演算装
   置とを更に備えたことを特徴とする算術演算装置。
8. 【請求項８】 第１のオペランドの指数及び仮数として
   被加数オペランドの指数及び仮数又は被減数オペランド
   の指数及び仮数が、第２のオペランドの指数及び仮数と
   して加数オペランドの指数及び仮数又は減数オペランド
   の指数及び仮数が、第３のオペランドの指数及び仮数と
   して被乗数オペランドの指数及び仮数又は被除数オペラ
   ンドの指数及び仮数が、第４のオペランドの指数及び仮
   数として乗数オペランドの指数及び仮数又は除数オペラ
   ンドの指数及び仮数がそれぞれ与えられる浮動小数点数
   のための算術演算装置であって、 前記第３のオペランドの仮数及び前記第４のオペランド
   の仮数から、（ｎ＋ｍ）ビットの積又は商を算出するた
   めの乗除算手段と、 加減算の場合には前記第１のオペランドの仮数を、乗除
   算の場合には前記（ｎ＋ｍ）ビットの積又は商のうちの
   上位ｎビットを各々第１のデータとして選択するための
   第１の選択手段と、 加減算の場合には前記第２のオペランドの仮数を、乗除
   算の場合には前記（ｎ＋ｍ）ビットの積又は商のうちの
   下位ｍビットを各々第２のデータとして選択するための
   第２の選択手段と、 加減算の場合には前記第１のデータと前記第２のデータ
   との桁合せを行うとともに第１の丸め用ビットを生成
   し、乗除算の場合には前記第１のデータを出力するとと
   もに前記第２のデータから第２の丸め用ビットを生成す
   るための桁合せ手段と、 加減算の場合には前記桁合せされた第１及び第２のデー
   タの加減算とともに前記第１の丸め用ビットを用いた丸
   めを行い、乗除算の場合には前記第２の丸め用ビットを
   用いて前記第１のデータの丸めを行うための加減算手段
   とを備えたことを特徴とする算術演算装置。
9. 【請求項９】 請求項８記載の算術演算装置において、 前記桁合せ手段は、 加減算の場合には前記第１及び第２のデータに係る前記
   第１及び第２のオペランドのうちの大きい方の指数を持
   つオペランドの仮数を第１の数値としかつ他方のオペラ
   ンドの仮数を第２の数値として出力し、乗除算の場合に
   は前記第１のデータを第１の数値としかつ前記第２のデ
   ータを第２の数値として出力するためのスワッパと、 加減算の場合には前記第１及び第２の数値の桁合せを行
   うとともに前記第１の丸め用ビットを生成するように、
   乗除算の場合には前記第２の丸め用ビットを生成するよ
   うに、それぞれ前記第２の数値に右シフト処理を施すた
   めの右シフタとを備えたことを特徴とする算術演算装
   置。
10. 【請求項１０】 請求項９記載の算術演算装置におい
    て、 加減算の場合には前記第１のオペランドの指数と前記第
    ２のオペランドの指数との大小関係を示す信号を前記ス
    ワッパへ供給し、かつ前記第１のオペランドの指数と前
    記第２のオペランドの指数との差の絶対値をシフト量と
    して前記右シフタへ供給し、乗除算の場合には前記第３
    のオペランドの指数及び前記第４のオペランドの指数か
    ら積指数又は商指数を算出するための第１の指数演算装
    置と、 加減算の場合には前記第１のオペランドの指数と前記第
    ２のオペランドの指数とのうちの大きい方の指数を選択
    し、乗除算の場合には前記算出された積指数又は商指数
    を選択するための指数セレクタとを更に備えたことを特
    徴とする算術演算装置。
11. 【請求項１１】 請求項１０記載の算術演算装置におい
    て、 前記第１の指数演算装置は、 前記第１のオペランドの指数又は前記第３のオペランド
    の指数をｎビットの第１の指数Ｘとし、前記第２のオペ
    ランドの指数又は前記第４のオペランドの指数をｎビッ
    トの第２の指数Ｙとし、かつ指数のバイアスをＢ＝２
    ^(n-1) −１とするとき、 加減算の場合には前記第２の指数Ｙそのもので構成され
    るｎビットの中間データを、乗算の場合には前記第２の
    指数Ｙの最上位ビットと前記第２の指数Ｙの下位（ｎ−
    １）ビットの各々の反転とで構成されるｎビットの中間
    データを、除算の場合には前記第２の指数Ｙの最上位ビ
    ットの反転と前記第２の指数Ｙの下位（ｎ−１）ビット
    とで構成されるｎビットの中間データをそれぞれ得るた
    めのｎ個の１ビット反転器と、 （ｎ＋１）ビットの減数データＩＢを得るように、加減
    算の場合には０を、乗除算の場合には前記ｎ個の１ビッ
    ト反転器により得られたｎビットの中間データの最上位
    ビットの値をそれぞれ該ｎビットの中間データの上位桁
    に付加するための論理ゲートと、 前記第１の指数Ｘを被減数データＩＡとして、第１の減
    算結果Ｐ＝ＩＡ−ＩＢと第２の減算結果Ｑ＝ＩＡ−（Ｉ
    Ｂ＋１）とを算出するための減算器と、 前記第２の減算結果Ｑを構成する（ｎ＋１）ビットの各
    々の反転を得るための（ｎ＋１）ビット反転器と、 Ｘ≧Ｙかつ加減算の場合には前記第１のオペランドの指
    数が前記第２のオペランドの指数より小さくないことを
    示す信号と、前記第１のオペランドの指数と前記第２の
    オペランドの指数との差の絶対値Ｘ−Ｙとを出力するよ
    うに前記第１の減算結果Ｐを選択し、Ｘ＜Ｙかつ加減算
    の場合には前記第１のオペランドの指数が前記第２のオ
    ペランドの指数より小さいことを示す信号と、前記第１
    のオペランドの指数と前記第２のオペランドの指数との
    差の絶対値Ｙ−Ｘとを出力するように前記（ｎ＋１）ビ
    ット反転器の結果を選択し、乗算の場合には積指数Ｘ＋
    Ｙ−Ｂを出力するように前記第１の減算結果Ｐを選択
    し、除算の場合には商指数Ｘ−Ｙ＋Ｂを出力するように
    前記第２の減算結果Ｑを選択するための出力セレクタと
    を備えたことを特徴とする算術演算装置。
12. 【請求項１２】 請求項１０記載の算術演算装置におい
    て、 各々前記桁合せ手段と前記加減算手段との間に介在し、
    算術演算の種類に応じて選択的に前記桁合せ手段の２出
    力に１ビット右シフト処理を施すための２つの１ビット
    右シフタと、 前記指数セレクタによって選択された指数を前記１ビッ
    ト右シフト処理に応じて修正するための第２の指数演算
    装置とを更に備えたことを特徴とする算術演算装置。
13. 【請求項１３】 請求項１２記載の算術演算装置におい
    て、 前記加減算手段の結果の最初の非ゼロ値ビットの位置を
    検出することにより、先行するゼロ値ビットの数を求め
    るためのプライオリティ・エンコーダと、 前記加減算手段の結果に前記求められたゼロ値ビットの
    数をシフト量とする左シフト処理を施すための左シフタ
    と、 前記第２の指数演算装置によって修正された指数を前記
    左シフト処理に応じて補正するための第３の指数演算装
    置とを更に備えたことを特徴とする算術演算装置。
14. 【請求項１４】 第１のオペランドの指数として被加数
    オペランドの指数又は被減数オペランドの指数が、第２
    のオペランドの指数として加数オペランドの指数又は減
    数オペランドの指数が、第３のオペランドの指数として
    被乗数オペランドの指数又は被除数オペランドの指数
    が、第４のオペランドの指数として乗数オペランドの指
    数又は除数オペランドの指数がそれぞれ与えられる浮動
    小数点数のための指数演算装置であって、 前記第１のオペランドの指数又は前記第３のオペランド
    の指数をｎビットの第１の指数Ｘとし、前記第２のオペ
    ランドの指数又は前記第４のオペランドの指数をｎビッ
    トの第２の指数Ｙとし、かつ指数のバイアスをＢ＝２
    ^(n-1) −１とするとき、 加減算の場合には前記第２の指数Ｙそのもので構成され
    るｎビットの中間データを、乗算の場合には前記第２の
    指数Ｙの最上位ビットと前記第２の指数Ｙの下位（ｎ−
    １）ビットの各々の反転とで構成されるｎビットの中間
    データを、除算の場合には前記第２の指数Ｙの最上位ビ
    ットの反転と前記第２の指数Ｙの下位（ｎ−１）ビット
    とで構成されるｎビットの中間データをそれぞれ得るた
    めのｎ個の１ビット反転器と、 （ｎ＋１）ビットの減数データＩＢを得るように、加減
    算の場合には０を、乗除算の場合には前記ｎ個の１ビッ
    ト反転器により得られたｎビットの中間データの最上位
    ビットの値をそれぞれ該ｎビットの中間データの上位桁
    に付加するための論理ゲートと、 前記第１の指数Ｘを被減数データＩＡとして、第１の減
    算結果Ｐ＝ＩＡ−ＩＢと第２の減算結果Ｑ＝ＩＡ−（Ｉ
    Ｂ＋１）とを算出するための減算器と、 前記第２の減算結果Ｑを構成する（ｎ＋１）ビットの各
    々の反転を得るための（ｎ＋１）ビット反転器と、 Ｘ≧Ｙかつ加減算の場合には前記第１のオペランドの指
    数が前記第２のオペランドの指数より小さくないことを
    示す信号と、前記第１のオペランドの指数と前記第２の
    オペランドの指数との差の絶対値Ｘ−Ｙとを出力するよ
    うに前記第１の減算結果Ｐを選択し、Ｘ＜Ｙかつ加減算
    の場合には前記第１のオペランドの指数が前記第２のオ
    ペランドの指数より小さいことを示す信号と、前記第１
    のオペランドの指数と前記第２のオペランドの指数との
    差の絶対値Ｙ−Ｘとを出力するように前記（ｎ＋１）ビ
    ット反転器の結果を選択し、乗算の場合には積指数Ｘ＋
    Ｙ−Ｂを出力するように前記第１の減算結果Ｐを選択
    し、除算の場合には商指数Ｘ−Ｙ＋Ｂを出力するように
    前記第２の減算結果Ｑを選択するための出力セレクタと
    を備えたことを特徴とする指数演算装置。