JP7285966B2 - 多入力浮動小数点加算器 - Google Patents

Description

背景
数値は、多くの場合、コンピュータにおいては、浮動小数点フォーマットを用いて表される。２入力加算器は、多くの場合、浮動小数点数に対して加算演算および（数値のうちの１つの補数を用いて）減算演算を実行するために用いられる。２つより多い浮動小数点数に対してそのような演算を実行するために、複数の加算器を用いて一回に２つまでの浮動小数点数を加算することができ、または複数の加算演算を単一の加算器によって実行することができる。例えば、３つの浮動小数点数を加算するために、加算器は、浮動小数点数のうちの２つを加算し、次いで、最初の２つの数の和に第３の浮動小数点数を加算することができる。

浮動小数点加算は、ビットをシフトして数値をそれらの指数に基づいて整列させるステップと、加算を実行するステップと、和を正規化するステップと、必要に応じて和を丸めるステップとを含む複数のステップを含むことができる。したがって、３つ以上の浮動小数点数を加算するために２つ以上の加算演算を実行することは、これらのステップの複数の反復をもたらし得る。複数の加算器を用いて和を並列に計算する場合、追加の加算器は、加算器を含むチップの限られた空間をより多く占有し得る。

概要
本明細書では、３個以上の浮動小数点数を加算する多入力加算器に関する技術について説明する。

一般に、本明細書で説明する主題の１つの革新的な態様は、上記多入力ハードウェア加算器によって加算されるべき３つ以上のオペランドの各々について、上記オペランドの浮動小数点表現を含むビットのセットを受けることと、各他のオペランドが整列される所与のオペランドを識別することと、上記各他のオペランドについて、当該オペランドのビットが上記所与のオペランドのビットと整列するように当該オペランドの仮数ビットを０以上のビット位置だけシフトさせることによって、当該オペランドについて、シフトされたビットのセットを生成することと、上記シフトに基づいて、上記各他のオペランドに対するスティッキー（sticky）ビットの値を決定することを含み、オペランドのスティッキービットは、非０値が、上記オペランドの仮数ビットの最下位位置および任意の精度ビット位置を越えてシフトされて、上記オペランドに対する上記シフトされたビットのセットを生成したとき、非０値を有し、さらに、各スティッキービットの値に基づいて、全体的なスティッキービット値を決定することを含み、上記全体的なスティッキービット値は、（ｉ）他のオペランドのすべてに対するスティッキービットのすべてが０であるか、または（ｉｉ）上記他のオペランドのうちの少なくとも２つが、非０でありかつ一致しないスティッキービットを有するときは、いつでも０であり、上記全体的なスティッキービット値は、各非０スティッキービットのすべてが一致するか、または非０スティッキービットが１つだけあるときはいつでも、各非０スティッキービットの値に一致し、さらに、（ｉ）上記所与のオペランドを表すビットのセット、（ｉｉ）上記各他のオペランドに対する上記シフトされたビットのセット、および（ｉｉｉ）上記全体的なスティッキービット値を用いて、上記３つ以上のオペランドの和を求めることを含む、方法によって、具現化され得る。この態様および他の態様の他の実現例は、本方法のアクションを実行するように構成される、対応のシステムおよび装置を含む。

これらの実現例および他の実現例は各々、いくつかの態様では、以下の特徴の１つ以上を任意選択で含むことができる。すなわち、上記３つ以上のオペランドの和を求めることは、 上記所与のオペランドを表すビットのセットと各シフトされたビットのセットとの和を表す合計のビットのセットを決定することと、上記合計のビットのセットの仮数の隠れビットが０であるときはいつでも、上記合計のビットのセットの仮数を上記隠れビットが１になるまでシフトさせることによって、上記合計のビットのセットの仮数を正規化することと、上記合計のビットのセットの仮数および上記全体的なスティッキービット値に基づいて、上記合計のビットのセットによって表される浮動小数点値を丸めるべきかどうかを判断することとを含む。

いくつかの態様では、上記合計のビットのセットによって表される浮動小数点値を丸めるかどうかを判断することは、上記合計のビットのセットの仮数を正規化するために上記合計のビットのセットの仮数をシフトさせたビット位置の数を決定することと、上記ビット位置の数が、上記スティッキービット以外の上記多入力加算器の精度ビット数を超えるときはいつでも、上記合計のビットのセットによって表される浮動小数点値と上記全体的なスティッキービット値とに基づいて、上記合計のビットのセットによって表される浮動小数点値を丸めるよう判断することとを含む。

いくつかの態様は、上記全体的なスティッキービット値が、非０でありかつ正規化中に上記合計のビットのセットの仮数にシフトされるときはいつでも、上記全体的なスティッキービット値を表すであろう上記合計のビットのセットの仮数のビットを０に割り当てることによって、上記全体的なスティッキービット値が正規化中に上記合計のビットのセットの仮数に含まれないようにすることを含み得る。いくつかの態様では、上記オペランドの仮数ビットを０以上のビット位置だけシフトすることは、上記オペランドの指数と上記所与のオペランドの指数との差に基づいて上記仮数ビットをシフトすることを含む。

いくつかの態様では、上記各他のオペランドが整列される所与のオペランドを識別することは、最大の指数値を有するオペランドを識別することを含む。いくつかの態様では、上記多入力加算器は、４つの浮動小数点入力を有し、上記４つの浮動小数点入力で受け取られる４つの浮動小数点値の和を求める４入力加算器である。

一般に、本明細書で説明する主題の別の革新的態様は、３つ以上の浮動小数点オペランドを受けるように構成された３つ以上の入力と加算器回路とを含む多入力ハードウェア加算器において具現化することができる。加算器回路は、上記多入力ハードウェア加算器によって加算されるべき３つ以上のオペランドの各々について、上記オペランドの浮動小数点表現を含むビットのセットを受けることを含む動作を実行するように構成され得る。加算器回路は、各他のオペランドが整列される所与のオペランドを識別し、上記各他のオペランドについて、当該オペランドのビットが上記所与のオペランドのビットと整列するように当該オペランドの仮数ビットを０以上のビット位置だけシフトさせることによって、当該オペランドについて、シフトされたビットのセットを生成することができる。加算器回路は、上記シフトに基づいて、上記各他のオペランドに対するスティッキービットの値を決定することができる。オペランドに対する上記スティッキービットは、非０値が、上記オペランドの仮数ビットの最下位位置および任意の精度ビット位置を越えてシフトされて、上記オペランドに対する上記シフトされたビットのセットを生成したとき、非０値を有することができる。加算器回路は、各スティッキービットの値に基づいて、全体的なスティッキービット値を決定することができる。上記全体的なスティッキービット値は、（ｉ）他のオペランドのすべてに対するスティッキービットのすべてが０であるか、または（ｉｉ）上記他のオペランドのうちの少なくとも２つが、非０でありかつ一致しないスティッキービットを有するときは、いつでも０であることができる。全体的なスティッキービット値は、非０スティッキービットのすべてが一致するとき、または非０スティッキービットが１つだけあるときは、いつでも各非０スティッキービットの値に一致することができる。加算器回路は、（ｉ）上記所与のオペランドを表すビットのセット、（ｉｉ）上記各他のオペランドに対する上記シフトされたビットのセット、および（ｉｉｉ）上記全体的なスティッキービット値を用いて、上記３つ以上のオペランドの和を求めることができる。

これらおよび他の実現例は、各々、以下の特徴のうちの１つ以上を任意選択で含むことができる。いくつかの態様では、上記３つ以上のオペランドの和を求めることは、 上記所与のオペランドを表すビットのセットと各シフトされたビットのセットとの和を表す合計のビットのセットを決定することを含むことができる。上記合計のビットのセットの仮数の隠れビットが０であるときはいつでも、上記合計のビットのセットの仮数を上記隠れビットが１になるまでシフトさせることによって、上記合計のビットのセットの仮数を正規化させることができる。加算器回路は、上記合計のビットのセットの仮数および上記全体的なスティッキービット値に基づいて、上記合計のビットのセットによって表される浮動小数点値を丸めるべきかどうかを判断することができる。

いくつかの態様では、上記合計のビットのセットによって表される浮動小数点値を丸めるかどうかを判断することは、上記合計のビットのセットの仮数を正規化するために上記合計のビットのセットの仮数をシフトさせたビット位置の数を決定することと、上記ビット位置の数が、上記スティッキービット以外の上記多入力加算器の精度ビット数を超えるときはいつでも、上記合計のビットのセットによって表される浮動小数点値と上記全体的なスティッキービット値とに基づいて、上記合計のビットのセットによって表される浮動小数点値を丸めるよう決定することとを含むことができる。

いくつかの態様では、上記動作は、上記全体的なスティッキービット値が、非０でありかつ正規化中に上記合計のビットのセットの仮数にシフトされるときはいつでも、上記全体的なスティッキービット値を表すであろう上記合計のビットのセットの仮数のビットを０に割り当てることによって、上記全体的なスティッキービット値が正規化中に上記合計のビットのセットの仮数に含まれないようにすることを含むことができる。

いくつかの態様では、上記動作は、上記和を求める前に、各ビットのセットを指定された数のビット位置だけ右にシフトすることを含むことができる。いくつかの態様では、上記オペランドのビットを０以上のビット位置だけシフトすることは、上記オペランドの指数と上記所与のオペランドの指数との差に基づいて上記ビットをシフトすることを含むことができる。

いくつかの態様では、上記各他のオペランドが整列される所与のオペランドを識別することは、最大の指数値を有するオペランドを識別することを含むことができる。

いくつかの態様では、上記多入力加算器は、４つの浮動小数点入力を有し、上記４つの浮動小数点入力で受け取られる４つの浮動小数点値の和を求める４入力加算器である。

一般に、本明細書で説明する主題の別の革新的態様は、３つ以上の浮動小数点オペランドを受けるように構成された３つ以上の入力を含む多入力ハードウェア加算器において具現化することができる。各入力は、オペランドの浮動小数点表現を含むビットのセットを受けるように構成され得る。多入力ハードウェア加算器は、各他のオペランドが整列される所与のオペランドを識別するように構成される指数減算およびスワップコンポーネントを含むことができる。多入力ハードウェア加算器は、１つ以上のシフタを含むことができ、上記１つ以上のシフタは、上記所与のオペランドと異なる各他のオペランドについて、当該オペランドのビットが上記所与のオペランドのビットと整列するように当該オペランドの仮数ビットを０以上のビット位置だけシフトさせることによって、当該オペランドについて、シフトされたビットのセットを生成するように構成され、上記１つ以上のシフタはさらに、上記シフトに基づいて、上記各他のオペランドに対するスティッキービットの値を決定するよう構成される。上記オペランドのスティッキービットは、非０値が、上記オペランドの仮数ビットの最下位位置および任意の精度ビット位置を越えてシフトされて、上記オペランドに対する上記シフトされたビットのセットを生成したとき、非０値を有する。多入力ハードウェア加算器は、各スティッキービットの値に基づいて、全体的なスティッキービット値を決定するように構成されたスティッキービット計算器を含むことができる。上記全体的なスティッキービット値は、（ｉ）他のオペランドのすべてに対するスティッキービットのすべてが０であるか、または（ｉｉ）上記他のオペランドのうちの少なくとも２つが、非０でありかつ一致しないスティッキービットを有するときは、いつでも０である。全体的なスティッキービット値は、非０スティッキービットのすべてが一致するとき、または非０スティッキービットが１つだけあるときは、いつでも各非０スティッキービットの値に一致する。多入力ハードウェア加算器は、（ｉ）上記所与のオペランドを表すビットのセット、（ｉｉ）上記各他のオペランドに対する上記シフトされたビットのセット、および（ｉｉｉ）上記全体的なスティッキービット値を用いて、上記３つ以上のオペランドの和を求めるよう構成される加算器回路を含むことができる。

これらおよび他の実現例は各々、いくつかの態様では、以下の特徴のうちの１つ以上を任意選択で含むことができる。すなわち、上記１つ以上のシフタは、非０値がオペランドに対するスティッキービットにシフトされるときはいつでも、上記スティッキービットを１の値にセットする。

いくつかの態様では、加算器回路は、所与のオペランドを表すビットのセットと各シフトされたビットのセットとの和を表す合計のビットのセットを決定するようにさらに構成される。上記合計のビットのセットの仮数の隠れビットが０であるときはいつでも、上記合計のビットのセットの仮数を上記隠れビットが１になるまでシフトさせることによって、上記合計のビットのセットの仮数を正規化させることができる。加算器回路は、上記合計のビットのセットの仮数および上記全体的なスティッキービット値に基づいて、上記合計のビットのセットによって表される浮動小数点値を丸めるべきかどうかを判断することができる。

いくつかの態様では、上記合計のビットのセットによって表される浮動小数点値を丸めるかどうかを判断することは、上記合計のビットのセットの仮数を正規化するために上記合計のビットのセットの仮数をシフトさせたビット位置の数を決定することと、上記ビット位置の数が、上記スティッキービット以外の上記多入力加算器の精度ビット数を超えるときはいつでも、上記合計のビットのセットによって表される浮動小数点値と上記全体的なスティッキービット値とに基づいて、上記合計のビットのセットによって表される浮動小数点値を丸めるよう決定することとを含むことができる。

いくつかの態様では、上記動作は、上記全体的なスティッキービット値が、非０でありかつ正規化中に上記合計のビットのセットの仮数にシフトされるときはいつでも、上記全体的なスティッキービット値を表すであろう上記合計のビットのセットの仮数のビットを０に割り当てることによって、上記全体的なスティッキービット値が正規化中に上記合計のビットのセットの仮数に含まれないようにすることを含むことができる。いくつかの態様では、上記オペランドの仮数ビットを０以上のビット位置だけシフトすることは、上記オペランドの指数と上記所与のオペランドの指数との差に基づいて上記仮数ビットをシフトすることを含むことができる。

一般に、本明細書で説明する主題の別の革新的な態様は、上記多入力ハードウェア加算器によって加算されるべき３つ以上のオペランドの各々について、上記オペランドの浮動小数点表現を含むビットのセットを受けることと、各他のオペランドが整列される所与のオペランドを識別することと、上記各他のオペランドについて、当該オペランドのビットが上記所与のオペランドのビットと整列するように当該オペランドの仮数ビットを０以上のビット位置だけシフトさせることによって、当該オペランドについて、シフトされたビットのセットを生成することと、上記シフトに基づいて、上記各他のオペランドに対するスティッキービットの値を判断することを含み、オペランドに対する上記スティッキービットは、非０値が、上記オペランドを表すビットのセットからシフトされて、上記オペランドに対する上記シフトされたビットのセットを生成したとき、非０値を有し、および上記オペランドの符号と一致する符号を有し、さらに、各スティッキービットの値に基づいて、全体的なスティッキービット値を決定することを含み、上記全体的なスティッキービット値は、（ｉ）他のオペランドのすべてに対するスティッキービットのすべてが０であるか、または（ｉｉ）上記他のオペランドのうちの少なくとも２つが、非０でありかつ一致しないスティッキービットを有するときは、いつでも０であり、上記全体的なスティッキービット値は、各非０スティッキービットのすべてが一致するか、または非０スティッキービットが１つだけあるときはいつでも、各非０スティッキービットの値に一致し、さらに、（ｉ）上記所与のオペランドを表すビットのセット、（ｉｉ）上記各他のオペランドに対する上記シフトされたビットのセット、および（ｉｉｉ）上記全体的なスティッキービット値を用いて、上記３つ以上のオペランドの和を求めることを含む、方法によって、具現化され得る。この態様および他の態様の他の実現例は、方法のアクションを実行するように構成された対応するシステムおよび装置を含む。

これらの実現例および他の実現例は各々、いくつかの態様では、以下の特徴の１つ以上を任意選択で含むことができる。すなわち、上記３つ以上のオペランドの和を求めることは、上記所与のオペランドを表すビットのセットと各シフトされたビットのセットとの和を表す合計のビットのセットを決定することと、上記合計のビットのセットの仮数の隠れビットが０であるときはいつでも、上記合計のビットのセットの仮数を上記隠れビットが１になるまでシフトさせることによって、上記合計のビットのセットの仮数を正規化することと、上記合計のビットのセットの仮数および上記全体的なスティッキービット値に基づいて、上記合計のビットのセットによって表される浮動小数点値を丸めるべきかどうかを判断することとを含むことができる。

いくつかの態様では、上記合計のビットのセットによって表される浮動小数点値を丸めるかどうかを判断することは、上記合計のビットのセットの仮数を正規化するために上記合計のビットのセットの仮数をシフトさせたビット位置の数を決定することと、上記ビット位置の数が、上記スティッキービット以外の上記多入力加算器の精度ビット数を超えるときはいつでも、上記合計のビットのセットによって表される浮動小数点値と上記全体的なスティッキービット値とに基づいて、上記合計のビットのセットによって表される浮動小数点値を丸めるよう決定することとを含む。

いくつかの態様は、上記全体的なスティッキービット値が、非０でありかつ正規化中に上記合計のビットのセットの仮数にシフトされるときはいつでも、上記全体的なスティッキービット値を表すであろう上記合計のビットのセットの仮数のビットを０に割り当てることによって、上記全体的なスティッキービット値が正規化中に上記合計のビットのセットの仮数に含まれないようにすることを含み得る。いくつかの態様では、上記オペランドの仮数ビットを０以上のビット位置だけシフトすることは、上記オペランドの指数と上記所与のオペランドの指数との差に基づいて上記仮数ビットをシフトすることを含む。

いくつかの態様では、上記各他のオペランドが整列される所与のオペランドを識別することは、最大の指数値を有するオペランドを識別することを含む。

いくつかの態様では、上記多入力加算器は、４つの浮動小数点入力を有し、上記４つの浮動小数点入力で受け取られる４つの浮動小数点値の和を求める４入力加算器である。

一般に、本明細書で説明する主題の別の革新的態様は、３つ以上の浮動小数点オペランドを受けるように構成された３つ以上の入力と加算器回路とを含む多入力ハードウェア加算器において具現化することができる。加算器回路は、上記多入力ハードウェア加算器によって加算されるべき３つ以上のオペランドの各々について、上記オペランドの浮動小数点表現を含むビットのセットを受けることを含む動作を実行するように構成され得る。加算器回路は、各他のオペランドが整列される所与のオペランドを識別し、上記各他のオペランドについて、当該オペランドのビットが上記所与のオペランドのビットと整列するように当該オペランドの仮数ビットを０以上のビット位置だけシフトさせることによって、当該オペランドについて、シフトされたビットのセットを生成することができる。加算器回路は、上記シフトに基づいて、上記各他のオペランドに対するスティッキービットの値を決定することができる。オペランドに対する上記スティッキービットは、非０値が、上記オペランドを表すビットのセットからシフトされて、上記オペランドに対する上記シフトされたビットのセットを生成したとき、非０値を有することができる。オペランドに対する上記スティッキービットは、上記オペランドの符号と一致する符号を有することができる。加算器回路は、各スティッキービットの値に基づいて、全体的なスティッキービット値を決定することができる。上記全体的なスティッキービット値は、（ｉ）他のオペランドのすべてに対するスティッキービットのすべてが０であるか、または（ｉｉ）上記他のオペランドのうちの少なくとも２つが、非０でありかつ一致しないスティッキービットを有するときは、いつでも０であることができる。全体的なスティッキービット値は、非０スティッキービットのすべてが一致するとき、または非０スティッキービットが１つだけあるときは、いつでも各非０スティッキービットの値に一致することができる。加算器回路は、（ｉ）上記所与のオペランドを表すビットのセット、（ｉｉ）上記各他のオペランドに対する上記シフトされたビットのセット、および（ｉｉｉ）上記全体的なスティッキービット値を用いて、上記３つ以上のオペランドの和を求めることができる。

これらおよび他の実現例は、各々、以下の特徴のうちの１つ以上を任意選択で含むことができる。いくつかの態様では、上記３つ以上のオペランドの和を求めることは、上記所与のオペランドを表すビットのセットと各シフトされたビットのセットとの和を表す合計のビットのセットを決定することを含むことができる。上記合計のビットのセットの仮数の隠れビットが０であるときはいつでも、上記合計のビットのセットの仮数を上記隠れビットが１になるまでシフトさせることによって、上記合計のビットのセットの仮数を正規化させることができる。加算器回路は、上記合計のビットのセットの仮数および上記全体的なスティッキービット値に基づいて、上記合計のビットのセットによって表される浮動小数点値を丸めるべきかどうかを判断することができる。

いくつかの態様では、上記合計のビットのセットによって表される浮動小数点値を丸めるかどうかを判断することは、上記合計のビットのセットの仮数を正規化するために上記合計のビットのセットの仮数をシフトさせたビット位置の数を決定することと、上記ビット位置の数が、上記スティッキービット以外の上記多入力加算器の精度ビット数を超えるときはいつでも、上記合計のビットのセットによって表される浮動小数点値と上記全体的なスティッキービット値とに基づいて、上記合計のビットのセットによって表される浮動小数点値を丸めるよう決定することとを含むことができる。

いくつかの態様では、上記動作は、上記全体的なスティッキービット値が、非０でありかつ正規化中に上記合計のビットのセットの仮数にシフトされるときはいつでも、上記全体的なスティッキービット値を表すであろう上記合計のビットのセットの仮数のビットを０に割り当てることによって、上記全体的なスティッキービット値が正規化中に上記合計のビットのセットの仮数に含まれないようにすることを含むことができる。

いくつかの態様では、上記動作は、上記和を求める前に、各ビットのセットを指定された数のビット位置だけ右にシフトすることを含むことができる。いくつかの態様では、上記オペランドのビットを０以上のビット位置だけシフトすることは、上記オペランドの指数と上記所与のオペランドの指数との差に基づいて上記ビットをシフトすることを含むことができる。

いくつかの態様では、上記各他のオペランドが整列される所与のオペランドを識別することは、最大の指数値を有するオペランドを識別することを含むことができる。

いくつかの態様では、上記多入力加算器は、４つの浮動小数点入力を有し、上記４つの浮動小数点入力で受け取られる４つの浮動小数点値の和を求める４入力加算器である。

一般に、本明細書で説明する主題の別の革新的態様は、３つ以上の浮動小数点オペランドを受けるように構成された３つ以上の入力を含む多入力ハードウェア加算器において具現化することができる。各入力は、オペランドの浮動小数点表現を含むビットのセットを受けるように構成され得る。多入力ハードウェア加算器は、各他のオペランドが整列される所与のオペランドを識別するように構成される指数減算およびスワップコンポーネントを含むことができる。多入力ハードウェア加算器は、１つ以上のシフタを含むことができ、上記１つ以上のシフタは、上記所与のオペランドと異なる各他のオペランドについて、当該オペランドのビットが上記所与のオペランドのビットと整列するように当該オペランドの仮数ビットを０以上のビット位置だけシフトさせることによって、当該オペランドについて、シフトされたビットのセットを生成するように構成され、上記１つ以上のシフタはさらに、上記シフトに基づいて、上記各他のオペランドに対するスティッキービットの値を決定するよう構成される。オペランドに対する上記スティッキービット値は、非０値が、上記オペランドを表すビットのセットからシフトされて、上記オペランドに対する上記シフトされたビットのセットを生成したとき、非０値を有し、および上記オペランドの符号と一致する符号を有する。多入力ハードウェア加算器は、各スティッキービットの値に基づいて、全体的なスティッキービット値を決定するように構成されたスティッキービット計算器を含むことができる。上記全体的なスティッキービット値は、（ｉ）他のオペランドのすべてに対するスティッキービットのすべてが０であるか、または（ｉｉ）上記他のオペランドのうちの少なくとも２つが、非０でありかつ一致しないスティッキービットを有するときは、いつでも０である。全体的なスティッキービット値は、非０スティッキービットのすべてが一致するとき、または非０スティッキービットが１つだけあるときは、いつでも各非０スティッキービットの値に一致する。多入力ハードウェア加算器は、（ｉ）上記所与のオペランドを表すビットのセット、（ｉｉ）上記各他のオペランドに対する上記シフトされたビットのセット、および（ｉｉｉ）上記全体的なスティッキービット値を用いて、上記３つ以上のオペランドの和を求めるよう構成される加算器回路を含むことができる。

これらおよび他の実現例は各々、いくつかの態様では、以下の特徴のうちの１つ以上を任意選択で含むことができる。すなわち、上記１つ以上のシフタは、非０値がオペランドに対するスティッキービットにシフトされるときはいつでも、上記スティッキービットを１の値にセットする。

いくつかの態様では、加算器回路は、所与のオペランドを表すビットのセットと各シフトされたビットのセットとの和を表す合計のビットのセットを決定するようにさらに構成される。上記合計のビットのセットの仮数の隠れビットが０であるときはいつでも、上記合計のビットのセットの仮数を上記隠れビットが１になるまでシフトさせることによって、上記合計のビットのセットの仮数を正規化させることができる。加算器回路は、上記合計のビットのセットの仮数および上記全体的なスティッキービット値に基づいて、上記合計のビットのセットによって表される浮動小数点値を丸めるべきかどうかを判断することができる。

いくつかの態様では、上記合計のビットのセットによって表される浮動小数点値を丸めるかどうかを判断することは、上記合計のビットのセットの仮数を正規化するために上記合計のビットのセットの仮数をシフトさせたビット位置の数を決定することと、上記ビット位置の数が、上記スティッキービット以外の上記多入力加算器の精度ビット数を超えるときはいつでも、上記合計のビットのセットによって表される浮動小数点値と上記全体的なスティッキービット値とに基づいて、上記合計のビットのセットによって表される浮動小数点値を丸めるよう決定することとを含むことができる。

いくつかの態様では、上記動作は、上記全体的なスティッキービット値が、非０でありかつ正規化中に上記合計のビットのセットの仮数にシフトされるときはいつでも、上記全体的なスティッキービット値を表すであろう上記合計のビットのセットの仮数のビットを０に割り当てることによって、上記全体的なスティッキービット値が正規化中に上記合計のビットのセットの仮数に含まれないようにすることを含むことができる。いくつかの態様では、上記オペランドの仮数ビットを０以上のビット位置だけシフトすることは、上記オペランドの指数と上記所与のオペランドの指数との差に基づいて上記仮数ビットをシフトすることを含むことができる。

この明細書において記載される主題は、以下の利点の１つ以上を実現するように特定の実施の形態において実現することができる。本明細書で説明する多入力加算器は、２入力加算器を用いて複数の加算を実行するよりも少ない電力を用いて３つ以上のオペランドを加算することができ、なぜならば、いくつかのステップ、たとえば、正規化および丸めが、複数回ではなく、（例えば、２入力加算器の複数の加算演算の各々につき１回ではなく、）多入力加算器によって１回実行されるからである。また、これは、３つ以上のオペランドの和を求めるために実行される必要がある正規化ステップおよび丸めステップがより少ない結果、より高速かつより効率的な加算をもたらすことができ、それは、機械学習アクセラレータ回路のような多くの複雑な数学的演算を実行する集積回路において特に有益である。多入力加算器はまた、加算演算を並列に実行する複数の２入力加算器よりも、占められるチップ上の空間より少なく、他のコンポーネントのための空間を解放するか、またはチップのサイズを縮小する。

和を丸めるかどうかおよびどのように丸めるかを判断するための全体的なスティッキービット値は、丸めることによって引き起こされる誤差が、許容可能な範囲内にあり、かつ０から離れる方向のバイアスがないことを確実にするような態様で、オペランドのスティッキービット値に基づいて計算することができる。すなわち、本文書に記載されるように全体的なスティッキービットを計算することによって、どのようなバイアスも、正または負の数に向かうよりも、０への丸めに向かう。このようにして０に向かって偏らせることにより、ニューラルネットワークなどの機械学習モデルの収束に対する影響が最小化される。したがって、説明される技法は、たとえば、多入力加算器が機械学習モデルの学習を実行する専用機械学習アクセラレータチップ上にある場合に、機械学習モデルの学習のために最適化される方法で、全体的なスティッキービット値を決定する。

前述の主題の様々な特徴および利点が、図面に関して以下で説明される。追加の特徴および利点は、本明細書および特許請求の範囲に記載される主題から明らかである。

例示的な多入力ハードウェア加算器のブロック図である。 ３つ以上のオペランドを加算するための例示的なプロセスを示す流れ図である。 ４入力加算器を用いて加算される４つのオペランドの例を示す。

様々な図面における同様の参照番号および名称は、同様の要素を示す。
詳細な説明
一般に、本明細書で説明するシステムおよび技法は、３つ以上の浮動小数点入力の和を計算する多入力ハードウェア加算器に関する。例えば、４入力加算器は、４つの浮動小数点数の和を計算することができる。浮動小数点数は、浮動小数点数が正であるか負であるかを示す符号ビットと、浮動小数点数の指数の値を表す指数ビットと、浮動小数点数の有効桁を表す仮数（mantissa）ビット（significandとも称される）とを含むビットのセットによって表される。例えば、ＩＥＥＥ７５４単精度フォーマット浮動小数点数は、１個の符号ビット、８個の指数ビット、および２４個の仮数ビット（２３個の明示的に格納されるもの、および暗黙の隠れビット）を含む。浮動小数点数の値を導出するために、仮数を、指数で累乗した基底（例えば、２の基底）で乗算する。

３つ以上の浮動小数点オペランドの和を求めるために、多入力加算器は、各他のオペランドが整列されるオペランドを識別することができる。このオペランドは、最大の指数値を有するオペランドとすることができる。整列を確立するために、すなわち、他のオペランドを所与のオペランドと整列するために、多入力加算器は、識別されたオペランドの指数値と他のオペランドの指数値との間の差に基づいて、すべてのオペランドの仮数ビットを整列させるように、各他のオペランドの仮数ビットをシフトすることができる。所与のオペランドが他のオペランドより大きい値を有する指数を有する場合、他のオペランドの仮数内のビットは、あるビット数だけ右にシフトされ、ここで、最上位ビットは０にセットされ（論理シフト）、シフトされるビット数は指数の差に対応する。シフト後、他のオペランドの指数は、所与のオペランドの指数と同じ値にセットされ、他のオペランドの仮数の値は、右シフトによって減少される。言い換えれば、整列されると、各オペランドは同じ指数値を有する。右シフトが発生した場合、他のオペランドは、ＩＥＥＥ浮動小数点フォーマットの意味において、もはや正規化されていない。他のオペランドの整列プロセスは、幾らかの精度を失わせる場合があり、なぜならば、元の他のオペランドの仮数の下端における幾つかの非０ビット、すなわち下位ビットは、仮数から外れて、さらには付加的な精度ビットから外れてシフトされ、その結果、それらが表す情報が失われ得るからである。本明細書で開示されるようなスティッキービットおよび全体的なスティッキービットの決定は、他の態様の中でも特に、このような精度の損失を回避または緩和することを意図しており、－上記のように－加算の即時段階での他のオペランドの正規化されていない表現を介する値の有効な変化は、合計結果の精度を著しく偏らせるかまたは低下させる。より高い合計結果の精度は、例えば、合計オペランドに対する内部精度ビットの数を増加させることによって達成され得るが、スティッキービットおよび全体的なスティッキービットに関連する開示される技術は、３つ以上の浮動小数点数の加算の場合に、合計結果の丸めが、オペランドごとに単一のスティッキービットを用いて、許容可能な範囲内にあり、０から離れる方向のバイアスがないことを達成する。したがって、開示された技術によって必要とされるハードウェア資源は、多入力浮動小数点加算の精度を高める従来技術と比較して、低減される。

オペランドの仮数ビットをシフトする際、仮数ビットの一部は、浮動小数点オペランドを表すために利用可能なビットからシフトアウトされ得る。多入力加算器は、精度および丸めのために幾つかの追加のビットを含むことができる。例えば、多入力加算器は、精度のために３つの追加のビットを含み、内部計算および丸めのために１つのスティッキービットを含むことができる。スティッキービットは最下位ビット（ＬＳＢ）位置であってもよく、３つの精度ビットはスティッキービットと仮数ビットとの間にあってもよい。この例では、オペランドが整列中に３ビット位置よりも多く右にシフトされる場合、最下位仮数ビットのうちの１つ以上は、利用可能なビットからシフトされ、スティッキービット位置に入るかまたはスティッキービット位置を通過する。スティッキービットは、何が、整列後に維持されないより下位のビット中にあり得るか、を示すものである。あるオペランドについて、１の値がスティッキービット位置にシフトされる場合、スティッキービットは、追加のシフトにもかかわらず１のままである。

精度ビットの数は、整列中のシフトによる潜在的な損失ビットの数に影響を及ぼすので、精度ビットの数は、多入力加算器についての目標誤差境界に基づいて選択され得る。例えば、３つの精度ビットと１つのスティッキービットとを用いて、無限の数の精度ビットを有する加算器に対する４入力加算器の誤差を以下の関係１に示す。関係１において、パラメータＭは、各オペランドの仮数ビット（隠れビットを含む）の数であり、パラメータＥは、各オペランドの指数ビットの数である。パラメータｚは、４入力加算器の出力であり、パラメータｚ＿ｒｅｆは、無限の数の精度ビットを有する加算器の出力であり、パラメータｚ＿ｒｅｆ.ｅｘｐは、加算器の出力の指数であり、パラメータａ.ｅｘｐ－ｄ.ｅｘｐは、４つの入力オペランドの指数である。この関係において「.ｅｘｐ」を用いることは、格納された指数ではなく、浮動小数点数の実際の指数を意味する。浮動小数点数の実際の指数は、格納された指数からバイアスを差し引くことによって導出することができる。この関係は、パラメータｚおよびパラメータｚ＿ｒｅｆの両方が無限大ではないか、または数値でない（ＮａＮ：not a number）場合に、有効である。パラメータｚまたはパラメータｚ＿ｒｅｆが無限大またはＮａＮである場合、パラメータｚからパラメータｚ＿ｒｅｆを引いた絶対値は無限大またはＮａＮである。

オペランドのスティッキービットの符号は、オペランドの符号が、最も大きい指数値を有するオペランドの符号と同じであるかどうかに基づき得る。例えば、最も大きい指数値を有するオペランドとは異なる符号を有するオペランドの仮数を仮数加算時に負値として扱う場合、スティッキービットの符号は、それらの符号が同じであれば正となり、それらの符号が異なる場合には負となる。

仮数ビットを整列させた後、多入力加算器は、オペランドの仮数を加算することができる。加算の一部として、多入力加算器は、追加の精度ビットを加算することもできる。多入力加算器は、次いで、必要に応じて和を正規化することができる。例えば、最上位ビット（ＭＳＢ）が０の値を有する場合、多入力加算器は、ＭＳＢが１の値を有するまで和の仮数ビットをシフトすることができる。多入力加算器はまた、全体的なスティッキービット値に基づいて仮数を丸めるかどうかを判断することができる。３つ以上のオペランドを加算する多入力加算器の場合、全体的なスティッキービットの計算は、精度および誤差バイアスに対するその影響を最小化するために、注意深く扱われる必要がある。

スティッキービットの値は、大量の仮数の相殺（cancellation）が生ずると、精度および誤差バイアスに対してより大きな影響を有し得る。大量の仮数の相殺が生ずるのは、加算されているオペランドの仮数値が近い値であるが反対の符号を有するときであり、これにより正規化の前の仮数の和において２つ以上の０が先行する結果になる。大量の仮数の相殺は、２入力加算器を用いて起こり得る。しかしながら、それが２入力加算器を用いて起こる場合、スティッキービットは常に０である。なぜなら、指数差が１以下の場合にのみ、大量の仮数の相殺が起こるからである。大量の仮数の相殺が多入力加算器を用いて生ずると、あるオペランドと最も大きい指数を有するオペランドとの間の指数差が大きく、結果として非０のスティッキービットをもたらすかもしれない。したがって、全体のスティッキービットの計算は、注意深く扱う必要がある。

いくつかの実現例では、多入力加算器は、（最大の指数値を有する識別されたオペランド以外の）他のオペランドのすべてに対するスティッキービットのすべてが０であるときにはいつでも、全体的なスティッキービット値が０となるように、全体的なスティッキービット値を決定する。全体的なスティッキービット値はまた、他のオペランドのうちの少なくとも２つが、０ではなくかつ一致しないスティッキービットを有するときはいつでも、０である。例えば、１つのオペランドが－１の値を有するスティッキービットを有し、別のオペランドが＋１の値を有するスティッキービットを有する場合、全体的なスティッキービット値は０となる。すべての非０スティッキービットが一致する場合、例えば、すべてが＋１の値を有する場合、全体的なスティッキービット値は、この例では、非０スティッキービット＋１と同じであり得る。全体的なスティッキービットがこのように決定されると、多入力加算器の合計結果における誤差が、ある範囲内にあり、０から離れる方向のバイアスがないことを保証することができる。特に、この効果を達成するために、多入力加算器の各オペランドに対して多数の追加の精度ビットを維持する必要はない。これは、開示される技法が、従来の多入力加算器実現例と比較して、低減されたハードウェアリソースで実現され得るという利点をもたらす。

図１は、例示的な多入力ハードウェア加算器１００のブロック図である。この例では、多入力加算器１００は、４つの浮動小数点オペランドの和を求めるためのいくつかの構成要素を含むハードウェア回路の形態の４入力加算器である。しかしながら、多入力加算器１００は、以下に説明されるように、３つの浮動小数点オペランド、５つの浮動小数点オペランド、または別の適切な数の浮動小数点オペランドの和を求めるように構成され得る。

多入力加算器１００は、所定のフォーマットを有する浮動小数点数の和を求めることができる。フォーマットは、浮動小数点数の様々な部分を表すために用いられるビットの数によって定義され得る。上述したように、ＩＥＥＥ７５４単精度フォーマット浮動小数点数は、１個の符号ビット、８個の指数ビット、および２４個の仮数ビット（２３個の明示的に格納されるもの、および暗黙の隠れビット）を含む。多入力加算器１００は、これらの３２ビットの単精度フォーマット浮動小数点数の和を求めるように構成され得る。別の例では、多入力加算器１００は、１個の符号ビット、８個の指数ビット、および１６個の仮数ビット（１５個の明示的に格納されるもの、および暗黙の隠れビット）を含む２４ビット数、または他の浮動小数点フォーマット数の和を求めるように構成され得る。特定のフォーマットのために多入力加算器を構成するために、加算器１５０（以下でより詳細に説明される）は、特定のビット数を有する仮数を加算するように構成することができ、内部計算および丸めのために、スティッキービットを含む追加のビットを含むように構成することができる。

多入力加算器１００は、４つの浮動小数点オペランド（ａ、ｂ、ｃ、およびｄ）を入力として受け取り、それらを入力オペランドの指数値に基づいて中間オペランド（ｘ、ｙ、ｍ、およびｎ）に割り当てる指数減算およびスワップコンポーネント１１０を含む。指数減算およびスワップコンポーネント１１０は、最大の指数値を有する入力オペランドをオペランドｘに割り当て、他の入力オペランドを中間オペランドｙ、ｍおよびｎに割り当てることができる。すべてのオペランドが同じ指数値を有する場合には、指数減算およびスワップコンポーネント１１０は、入力オペランドａを中間オペランドｘに、入力オペランドｂを中間オペランドｙに、入力オペランドｃを中間オペランドｍに、入力オペランドｄを中間オペランドｎに、割り当てることができる。

指数減算およびスワップコンポーネント１１０は、１つ以上のスワップユニット、１つ以上の減算器、および／または１つ以上の絶対値計算器を含むことができる。例えば、指数減算およびスワップコンポーネント１１０は、３つのスワップユニット、４つの８ビット減算器（指数ビット数に基づく）、および２つの絶対値計算器を含むことができる。これらのコンポーネントの各々の量およびこれらのコンポーネントの構成は、多入力加算器１００の入力の数および／または多入力加算器１００が加算するように構成された入力オペランドの指数ビットの数に基づいて変わり得る。例えば、入力オペランドが４つの指数ビットを有する場合、減算器は４ビット減算器とすることができる。

指数減算およびスワップコンポーネント１１０は、最も大きい指数値を有する入力オペランドを識別し、このオペランドの指数値と各他の入力オペランドの指数値との間の差をハードウェアにおいて計算し、ある減算器は、入力オペランドａの指数値と入力オペランドｂの指数値との間の差を求めることができる。ある減算器も、オペランドｃの指数値とオペランドｄの指数値との差を求めることができる。

次いで、スワップユニットは、以下の関係２および３を用いて、入力オペランドを中間オペランドに割り当てることができる：

オペランド名の後に「.ｅ」を有するパラメータは、オペランドの指数値を指す。例えば、パラメータａ.ｅは、入力オペランドａの指数値である。この初期スワップの後、入力オペランドの２つは、それらの中間オペランドｍおよびｎに割り当てられている。

次いで、減算器は、前のスワップの後で、ｐ.ｅとｒ.ｅとの間の差を求めることができる。次いで、スワップユニットは、以下の関係４を用いて、入力オペランドを中間オペランドｘおよびｙに割り当てることができる：

次いで、指数減算およびスワップコンポーネント１１０は、中間オペランドｙ、ｍ、およびｎの仮数をシフトすべきビット位置数を、これらのオペランドと中間オペランドｘとの指数値間の差に基づいて、判断することができる。例えば、指数減算およびスワップコンポーネント１１０は、以下の関係５、６、および７を用いて、各中間オペランドの仮数をシフトすべきビット位置数を判断することができる：

オペランド名の後に「＿ｓｈｉｆｔ」を伴うパラメータは、そのオペランドをシフトするためのビット位置の数を指し、例えば、ｍ＿ｓｈｉｆｔは、オペランドｍをシフトするためのビット位置の数を指す。上記の論理を用いて、指数減算およびスワップコンポーネント１１０は、ｘ.ｅがｙ.ｅ、ｍ.ｅ、およびｎ.ｅ以上となるように、入力オペランドａ、ｂ、ｃ、およびｄをｘ、ｙ、ｍ、およびｎに割り当てる。指数減算およびスワップコンポーネント１１０はまた、オペランドｙのシフトがｘ.ｅとｙ.ｅとの差に等しく、オペランドｍのシフトがｘ.ｅとｍ.ｅとの差に等しく、オペランドｎのシフトがｘ.ｅとｎ.ｅとの差に等しくなるように、オペランドの仮数ｙ、ｍ、ｎの仮数をシフトするためのビット位置の数も判断する。

指数減算およびスワップコンポーネント１１０はまた、中間オペランドｘの符号に対する各オペランドの符号に基づいて、中間オペランドｙ、ｍ、またはｎのいずれかが反転されるべきかどうかを判断することができる。中間オペランドが反転されるべきである場合、指数減算およびスワップコンポーネント１１０は、そのオペランドに対する反転演算「＿ｏｐ」パラメータ（たとえば、あるビットとして格納される）の値を１の値にセットし得る。指数減算およびスワップコンポーネント１１０は、関係８、９、および１０を用いて、中間オペランドｙ、ｍ、またはｎを反転させるかどうかを判断することができる：

指数減算およびスワップコンポーネント１１０は、中間オペランドをパイプラインレジスタ１２５に出力する。指数減算およびスワップコンポーネント１１０はまた、反転演算パラメータもパイプラインレジスタ１２５に出力する。パイプラインレジスタ１２５および１６５は、この例では、多入力加算器１１０のデータパスを段に分離するために使用され、データパスは、パイプラインレジスタ１２５の前の第１の整列段と、パイプラインレジスタ１２５とパイプラインレジスタ１６５との間の第２の加算段と、パイプラインレジスタ１２５および１６５の後の第３の正規化および丸め段とを含む。他のコンポーネントは、それらの動作に必要なデータをパイプラインレジスタ１２５および１６５から得ることができる。

パイプラインレジスタ１２５は、中間オペランドごとに符号、指数、および仮数を格納することができる。例えば、パイプラインレジスタ１２５は、オペランドｘについて、ｘ.ｓｉｇｎ（符号値）、ｘ.ｅｘｐｏｎｅｎｔ（指数値）、およびｘ.ｍａｎｔｉｓｓａ（仮数値）を格納することができる。他のオペランドについては、パイプラインレジスタ１２５は、シフトされた仮数（例えば、オペランドｙに対してはｙ＿ｓｈｉｆｔｅｄ＿ｆ）を格納することができる。シフトされたオペランドのシフトされた仮数は、そのオペランドに対する追加の精度ビットおよびスティッキービットを含むことができる。パイプラインレジスタ１２５は、反転演算「＿ｏｐ」パラメータの値（例えば、ｙ＿ｏｐ、ｍ＿ｏｐ、ｎ＿ｏｐ）も格納することができる。

また、パイプラインレジスタ１２５は、ｒｅｓｕｌｔ＿ｉｓ＿ｓｐｅｃｉａｌパラメータの値も格納することもできる。入力オペランドの１つ以上がＮａＮであるか、入力オペランドの１つ以上が無限大であるか、またはすべての入力オペランドが０もしくは非正規化数（０指数および非０仮数を有する浮動小数点数）である、特別な場合があり得る。いずれの場合でも、ｒｅｓｕｌｔ＿ｉｓ＿ｓｐｅｃｉａｌの値は、加算の結果が特殊ケースの一つであることを示すよう、１とすることができる。

図１には示されていないが、多入力ハードウェア加算器１００は、特別なケースを処理するための追加のコンポーネントまたはロジックを含むことができる。例えば、多入力加算器１００は、入力オペランドのうちの少なくとも１つがＮａＮである場合、または入力オペランドのうちの少なくとも２つが逆符号で無限大である場合、ＮａＮである最終結果（ｚ）を出力することができる。別の例では、多入力ハードウェア加算器１００は、すべての入力オペランドが０または非正規化数である場合、０である最終結果（ｚ）を出力することができる。別の例では、多入力ハードウェア加算器は、入力オペランドのうちの少なくとも１つが無限大であり、無限大であるすべてのオペランドが同じ符号を有する場合、正または負の無限大である最終結果（ｚ）を出力することができる。多入力ハードウェア加算器１００は、非正規化数を、適切に符号付けされた０として扱い、非正規化結果を０にフラッシュすることができる。

指数減算およびスワップコンポーネント１１０はまた、オペランドｙ、ｍ、およびｎの仮数ビット（図１の「ｆ」を伴うパラメータ）およびシフトを、それぞれの右シフタ１２１，１２２，および１２３に出力する。多入力加算器１００は、最も大きい指数値を有するオペランドではないオペランドごとに右シフタを含むことができる。したがって、多入力加算器１００は、ｎ－１個の右シフタを含むことができ、ここで、ｎは、多入力加算器１００のための入力オペランドの数である。この例では、６入力加算器は５個の右シフタを有し、他の例では、より少ない右シフタを用いることができ、各右シフタは、加算演算ごとに２つ以上のオペランドをシフトすることができる。

右シフタ１２１は、ｙ＿ｓｈｉｆｔに基づいてオペランドｙの仮数ビットｙ.ｆをシフトすることができる。例えば、ｙ＿ｓｈｉｆｔが５である（ｘに対する指数値間の差がｙの指数値よりも５大きいことを意味する）場合、右シフタ１２１は、オペランドｙの仮数ビットｙ.ｆを５ビット位置だけ右にシフトすることができる。同様に、右シフタ１２２は、ｍ＿ｓｈｉｆｔに基づいてオペランドｍの仮数ビットｍ.ｆをシフトすることができ、右シフタ１２３は、ｎ＿ｓｈｉｆｔに基づいてオペランドｎの仮数ビットｎ.ｆをシフトすることができる。オペランドのシフトが０である場合、オペランドの仮数はシフトされず、例えば０ビット位置分シフトされる。オペランドがシフトされた後、適切な場合には、各オペランドｘ、ｙ、ｍ、およびｎの指数値は同じである。すなわち、ｙ、ｍ、およびｎの指数値は、今や、仮数のシフトに起因して、オペランドｘの指数値に等しい。各右シフタ１２１，１２２，および１２３は、その仮数のシフトされたものを出力することができ、それは、０以上のビット位置だけシフトされている。例えば、右シフタ１２１は、オペランドｙの仮数のシフトされたもの（ｙ＿ｓｈｉｆｔｅｄ＿ｆ）を出力することができ、右シフタ１２２は、オペランドｍの仮数のシフトされたもの（ｍ＿ｓｈｉｆｔｅｄ＿ｆ）を出力することができ、右シフタ１２３は、オペランドｎの仮数のシフトされたもの（ｎ＿ｓｈｉｆｔｅｄ＿ｆ）を出力することができる。

いくつかの実現例では、多入力加算器１００は、精度および丸めのために仮数に対して追加のビットを含む。たとえば、多入力加算器１００は、仮数の右に１つ以上の精度ビットと、１つ以上の精度ビットの右にスティッキービットとを含むことができる。オペランドの仮数が右にシフトされると、仮数のＬＳＢは、精度ビット位置にシフトされ、十分にシフトされた場合には、スティッキービット位置にシフトされ、仮数のために利用可能なビットから外れる可能性がある。このようにして、オペランドの仮数が精度ビットの数よりも少ないビット位置だけシフトされる場合には、精度ビット位置にシフトされたビットの値を維持することができる。

例えば、多入力加算器１００は、２８ビットを用いて２４ビットの仮数を格納することができる。この例では、２４個の仮数ビットは２４個のＭＳＢとすることができる。次の３ビットは精度ビットとすることができ、ＬＳＢはスティッキービットとすることができる。オペランドの仮数が右に３ビット位置分シフトされる場合、仮数のＬＳＢは第３の精度ビット位置に格納されるであろう。しかしながら、オペランドの仮数が右に５ビット位置分シフトされる場合、ＬＳＢは利用可能なビット位置からシフトアウトされるだろう。

オペランドのスティッキービットは、利用可能なビット位置からシフトされた可能性があるものを表すために用いられる。値１がスティッキービット位置にシフトされると、スティッキービットは値１にセットされる。スティッキービット値は、１の値にセットされた後、たとえ０がその後スティッキービット値位置にシフトされる場合でも、（たとえば、上位のビットが０の値を有し、１の値を有する下位のビットがスティッキービット位置にシフトされた後に、その０の値を有する上位のビットがスティッキービット位置にシフトされる場合でも、）１の値のままであることができる。

オペランドのスティッキービットの符号は、オペランドの符号が、最も大きい指数値を有するオペランドの符号と同じであるかどうかに基づくことができる。符号が同じである場合、スティッキービットの符号は正である。符号が異なる場合、スティッキービットの符号は－１である。

いくつかの実現例では、オペランドの仮数ビットのすべてが利用可能なビット位置からシフトされる場合、オペランドのスティッキービットは０の値を有することができる。例えば、仮数ビットをシフトしている右シフタは、すべての仮数ビットが利用可能なビット位置からシフトアウトされる場合、スティッキービットを０にセットすることができる。

多入力加算器１１０はまた、オペランドに対する反転演算パラメータが１の値にセットされる場合に、シフトされた仮数ビットに対して反転演算を実行することができる反転コンポーネント１３１，１３２，および１３３を含む。例えば、各反転コンポーネント１３１～１３３は、オペランドの反転演算パラメータが１の値にセットされる場合、オペランドの仮数ビットに対して２の補数反転を実行することができる。このようにして、別のオペランドの仮数を反転された仮数結果に加算すると、２つの仮数の間において減算演算がもたらされる。

多入力加算器１１０はまた、スティッキービット計算器１３４を含む。スティッキービット計算器１３４は、和に対する（例えば、仮数の和を表す合計のビットのセットに対する）全体的なスティッキービット値を計算することができる。スティッキービット計算器１３４は、オペランドｙ、ｍ、およびｎに対するスティッキービットのすべてが０であるときはいつでも、全体的なスティッキービット値が０となるように、全体的なスティッキービット値を計算することができる。全体的なスティッキービット値はまた、他のオペランドのうちの少なくとも２つが非０でありかつ一致しないスティッキービットを有するときはいつでも０である。すべての非０スティッキービットが一致する場合、例えばすべてが＋１の値を有する場合、全体的なスティッキービット値は非０スティッキービットと同じ、この例では＋１とすることができる。

例えば、オペランドｙのスティッキービットが＋１であり、ｍのスティッキービットが＋１であり、ｎのスティッキービットが０である場合、すべての非０スティッキービットは＋１であるので、全体的なスティッキービット値は＋１となる。別の例では、オペランドｙのスティッキービットが－１であり、ｍのスティッキービットが０であり、ｎのスティッキービットは０である場合、唯一の非０のスティッキービットは－１の値を有するので、全体的なスティッキービット値は－１となる。別の例では、オペランドｙのスティッキービットが－１であり、ｍのスティッキービットが－１であり、ｎのスティッキービットが－１である場合、すべてのスティッキービットは－１の値を有するので、全体的なスティッキービット値は－１となる。別の例では、オペランドｙのスティッキービットが＋１であり、ｍのスティッキービットが－１であり、ｎのスティッキービットが－１である場合、オペランドｙ、ｍ、およびｎのすべての非０スティッキービットのすべての値が一致しはしないので、全体的なスティッキービット値は０となる。さらに別の例では、オペランドｙのスティッキービットが０であり、ｍのスティッキービットが０であり、ｎのスティッキービットが０である場合、すべてのスティッキービットは０の値を有するので、全体的なスティッキービット値は０となる。

いくつかの実現例では、スティッキービット計算器１３４は、反転コンポーネント１３１，１３２，および１３３がシフトされた仮数ビットに対して反転演算を実行する前に、全体的なスティッキービットをオペランド（ｙ、ｍ、またはｎ）のうちの１つに割り当て、他のオペランドのスティッキービットをクリアすることができる。全体的なスティッキービットが＋１である場合、スティッキービット計算器１３４は、オペランドｘと同じ符号を有する１つのオペランドのスティッキービットを１にセットし、他の２つのオペランドのスティッキービットを０にセットする。全体的なスティッキービットが－１である場合、スティッキービット計算器１３４は、オペランドｘと逆の符号を有する１つのオペランドのスティッキービットを１にセットし、他の２つのオペランドのスティッキービットを０にセットする。

多入力加算器１００はまた、オペランドｘ、ｙ、ｍ、およびｎの仮数、精度ビット、およびスティッキービットを加算する４入力仮数加算器１５０を含む。例えば、４入力加算器１５０は、オペランドｘの元の仮数をオペランドｙ、ｍ、およびｎの仮数（ならびにそれらの精度ビットおよびスティッキービット）のシフトされたものに加算することができる。オペランドｘの精度ビットおよびスティッキービットは、オペランドｘの仮数がシフトされないので、０となる。入力の数が異なる場合、多入力加算器１００は、その数の仮数の和を計算する加算器を含むことができる。

加算器１５０は、４つの仮数ならびにそれらの精度ビットおよびスティッキービットの合計を表す合計のビットのセットを出力することができる。例えば、２つのオーバーフロービットが含まれる場合、合計のビットのセットは、２個のオーバーフロービット、２４個の仮数ビット、３個の精度ビット、２の補数変換のための１ビット、および最後のスティッキービットを含む、３１個のビットを含み得る。２個のオーバーフロービットが含まれない場合、合計のビットのセットは、他の２９ビットを含むことができる。もちろん、入力オペランドのフォーマット、所望の精度などに基づいて、他のフォーマットも可能である。

多入力加算器１００はまた、仮数の和の符号が負である場合、仮数の和を反転することができる反転コンポーネント１５５を含む。例えば、反転コンポーネント１５５は、仮数の和が０未満である場合、２の補数反転を用いて仮数の和を反転することができる。

いくつかの実現例では、多入力加算器は、加算器によって出力される合計のビットのセットを再マッピングすることによって、合計のビットのセットの基数を右に１つ以上のビット位置（例えば、２ビットオーバーフローに対しては２つのビット位置）だけシフトする。これにより、オーバーフロー時に右シフトを行う必要がない。例えば、入力オペランドが各々２４個の仮数ビットを含む場合、多入力加算器１００は２９ビットを用いて仮数を格納することができる。これらの２９ビットは、２４個の仮数ビット、３個の精度ビット、（ＭＳＢにおける）２の補数変換用の１ビット、およびスティッキービット位置用の１ビット（ＬＳＢ）を含むことができる。反転コンポーネント１５５の出力は、和のために２個のオーバーフロービット、２４個の仮数ビット、３個の精度ビット、およびスティッキービットを含むことができる。多入力加算器は、オーバーフロービットのＭＳＢを仮数の隠れビットとして、次の２３ビットを仮数の残りとして、次の５ビットを追加の精度ビットとして、およびＬＳＢをスティッキービットとして、見なすことができる。基数の右へのシフト数は、和の指数値に影響する。例えば、和の基数が右に２ビット位置だけシフトされる場合、以下で説明するように、数値２が和の指数値に加算され得る。

多入力加算器１００は、先行０検出器１６０を含むことができる。先行０検出器１６０は、合計のビットのセットの仮数内に先行する０があるかどうかを判断することができる。合計のビットのセットの仮数内に先行する０がある場合、合計のビットのセットによって表される和は、ＭＳＢが仮数のＭＳＢにおいて１の値を有するように、正規化されることができる。先行０検出器１６０は、仮数における先行する０の数を判断し、合計のビットのセットと先行する０の数とを左シフタ１７０に与えることができる。

左シフタ１７０は、仮数のＭＳＢが１の値を有するまで、合計のビットのセットを左にシフトすることができる。左シフタ１７０は、先行する０の数に基づいて、合計のビットのセットを左にシフトすることができる。例えば、仮数部が２つの先行する０を有する場合、左シフタ１７０は、合計のビットのセットの各ビットを左に２ビット位置だけシフトすることができる。

また、左シフタ１７０は、スティッキービットの値が仮数ビットにシフトされるのを防ぐことができる。合計のビットのセットにおけるスティッキービットが仮数ビットにシフトされる場合、スティッキービットは０の値にセットされることができる。すべての追加の精度ビットが仮数ビットにシフトされる場合も、スティッキービットは０にセットされる。左シフタは、先行する０の数（合計のビットのセットがシフトされるビット位置の数を表す）を用いて、スティッキービットが仮数ビットにシフトされるかどうかを判断することができる。オーバーフローのために追加のビットが使用されず、３つの精度ビットが用いられる場合、合計のビットのセットが左に３つ以上の位置分シフトされる場合には、スティッキービットの値は仮数にシフトされるであろう。この場合、スティッキービットが非０値を有する場合には、スティッキービットについて仮数にシフトされた値は０の値で置換されることができる。

多入力加算器１００は、丸め器１７５も含む。丸め器１７５は、仮数部のＬＳＢの値と、スティッキービット、追加の精度ビット、および仮数部オーバーフローケースを正規化する際に仮数領域から右にシフトアウトされた、仮数領域からのビットを含み得る、左側のすべてのビットとに基づいて、仮数を丸めることができる。いくつかの実現例では、丸め器１７５は、最近接偶数への丸め法（round to the nearest, half to even rounding technique）を用いて丸める。他の丸め法を用いることもできる。

最近接偶数への丸め法を用いて、仮数から切り捨てられるビットの値（例えば、シフト後の精度ビットおよび精度ビットに続くスティッキービットの値）が仮数のＬＳＢの値の半分を超える場合、仮数の値は丸めて切り上げられる。切り捨てられるビットの値が仮数のＬＳＢの値の半分未満である場合、仮数の値は丸めて切り捨てられる。切り捨てられるビットの値が仮数のＬＳＢの値の半分である場合、仮数のＬＳＢが０であれば、仮数の値は丸めて切り捨てられ、仮数のＬＳＢが１であれば、仮数の値は丸めて切り上げられる。丸められた仮数ビットは、特別なケース（例えば、ｚは、ＮａＮ、無限大、または０である）のいずれも発生しない場合には、４つの入力オペランドの和の仮数（ｚ.ｆ）として出力される。

多入力加算器はまた、和の指数値を決定する指数更新器１８０を含む。指数値は、オペランドｚの指数（ｘ.ｅ）、任意の丸めオーバーフロー（例えば、丸めによって仮数が最上位ビットをオーバーフローさせる場合）、および和の基数が右にシフトされたビット位置の数（もしあれば）の和から、合計のビットのセットが左シフタ１７０によって左にシフトされたビット位置の数（例えば、これは、先行０検出器１６０によって判断される先行する０の数と同じである）を引いたものに等しくなり得る。指数更新器１８０は、４つの入力オペランドの和の指数（ｚ.ｅ）を出力することができる。

多入力加算器１００はまた、オペランドｘの符号ビット（負の場合１である）と、加算器によって出力される和が負であるかどうかを表すビット（これも、負の場合１である）との排他的論理和を行うＸＯＲゲート１８５を含む。双方のビットが同じ値を有する場合、ＸＯＲゲート１８５の出力は０である。すなわち、符号が同じ（すなわち、両方とも正または負）である場合、ビットが異なる値を有する場合には、和（ｚ.ｓ）の符号は正であり、ＸＯＲゲートの出力は１である。すなわち、符号が異なる場合、和（ｚ.ｓ）の符号は負である。

図２は、３つ以上のオペランドを加算するための例示的なプロセス２００を示す流れ図である。プロセス２００の動作は、図１の多入力加算器１００などの多入力ハードウェア加算器によって実行され得る。図２は、４入力加算器を用いて加算される４つのオペランドの例を示す図３を参照して説明される。

多入力加算器は、３つ以上の浮動小数点入力を有する。各入力は、２つ以上の他のオペランドに加算されるべき浮動小数点オペランドを受けるように構成される。多入力加算器は、たとえば、符号ビット、特定の数の指数ビット、および特定の数の仮数ビットを有する特定のフォーマットで浮動小数点オペランドの和を求めるように構成され得る。上述したように、多入力加算器は、精度のために、および整列ステップのため、仮数のためにスティッキービットを追跡するよう、追加のビットを用いることができる。

多入力加算器は、多入力加算器によって加算される３つ以上のオペランドの各々について、オペランドの浮動小数点表現を含むビットのセットを受ける（２１０）。例えば、オペランドのビットのセットは、オペランドの符号を表す符号ビットと、オペランドの指数値を表す指数ビットと、浮動小数点数の有効桁を表す仮数ビットとを含むことができる。

多入力加算器内では、オペランドは、隠れビット、精度のための追加のビット、およびスティッキービットを含むことができる。図３の例では、参照番号３０１で示されるように、各オペランド３２１～３２４は、１つの符号ビット３１１、３つの指数ビット３１２、１つの隠れビット３１３、５つの仮数ビット３１４、２つの精度ビット３１５、および１つのスティッキービット３１６を含む。例えば、多入力加算器は、９ビット入力オペランド（例えば、１つの符号ビット３１１、３つの指数ビット３１２、および５つの仮数ビット３１４）を、１つの符号ビット３１１、３つの指数ビット３１２、隠れビット３１３を含む６つの仮数ビット３１３および３１４、２つの精度ビット３１５、ならびに１つのスティッキービット３１６を有する１３ビットフォーマットで受けることができる。上述したように、多入力加算器は、内部計算および丸めのために追加のビットを含むことができる。この例では、多入力加算器は、各オペランドに対して２つの精度ビット３１５および１つのスティッキービット３１６を含む。他の数の精度ビットも、多入力加算器の目標精度に基づいて用いることができる。

多入力加算器は、各他のオペランドが整列される所与のオペランドを識別する（２２０）。例えば、多入力加算器は、最も大きい指数値を有するオペランドを、各他のオペランドが整列される所与のオペランドとして識別することができる。この例では、オペランド３２２が、最大の指数値（２進数で１１０または１０進数で６）を有する。

各他のオペランドについて、多入力加算器は、そのオペランドのシフトされたビットのセットを生成する（２３０）。多入力加算器は、オペランドのビットが所与のオペランドのビットと整列するように、オペランドのビットを１つ以上のビット位置分シフトさせることによって、シフトされたビットのセットを生成することができる。例えば、多入力加算器は、各オペランドについて、所与のオペランドの指数値と他のオペランドとの差を求めることができる。差が０である場合、他のオペランドはシフトされず、例えば０ビット位置分シフトされる。

次いで、多入力加算器は、他のオペランドの仮数ビットを右に（すなわち、仮数の最上位側から仮数の最下位側に向かって、図３では左から右に）、所与のオペランドの指数値と他のオペランドの指数値との差に等しい数のビット位置数だけシフトすることができる。例えば、所与のオペランドの指数の１０進値が５であり、他のオペランドの指数の１０進値が３である場合、多入力加算器は、他のオペランドの仮数ビットを２ビット位置だけ右にシフトすることができる。

参照番号３０２に示されるように、各他のオペランド３２１，３２３，および３２４の仮数ビットはシフトされている。オペランド３２１の仮数ビットは、オペランド３２１の指数値が２進数で０１１または１０進数で３であるので、右に３ビット位置だけシフトされた。オペランド３２２およびオペランド３２１の指数値間の差は３（６－３）であるので、オペランド３２１の仮数ビットは右に３ビット位置だけシフトされた。シフトにより、オペランド３２１の精度ビット３１４は１および０を有する。他の２つのオペランド３２３および３２４も、オペランド３２２の指数値とそれらのそれぞれの指数値との間の差に基づいて右にシフトされた。以下で説明するように、シフトは、最下位仮数ビットの直後の精度ビットも含む。同様に、以下で説明するように、最下位精度ビットの直後のスティッキービットの値も右シフト動作によって影響を受ける。

この例では、他のオペランド３２１，３２３，および３２４は反転演算ビット３１７も含む。オペランドの反転演算ビット３１７は、オペランドの符号が、最も大きい指数値を有するオペランド３２２の符号と異なる場合には、１にセットされる。反転演算ビット３１７が１にセットされると、多入力加算器はオペランドの仮数ビットで２の補数反転を行う。このように、反転された仮数に別のオペランドの仮数を加算すると、２つの仮数間の減算演算が得られる。

多入力加算器は、シフトに基づいて、各他のオペランドに対するスティッキービットの値を判断する（２４０）。オペランドのスティッキービットは、非０値が、オペランドを表すビットのセットからシフトされて、オペランドに対するシフトされたビットのセットを生成したとき、非０値を有する。さらに、符号値が、スティッキービットに関連付けられる。以下、単にスティッキービットの符号という。オペランドのスティッキービット値は、オペランドの符号に一致する符号も有する。

参照番号３０２に示されるように、オペランド３２１の元の仮数のＬＳＢが３ビット位置分シフトされて、スティッキービット３１６に入るので、オペランド３２１のスティッキービット３１６は１の値を有する。オペランド３２１の仮数のビットが３ビット位置ではなく４ビット位置だけシフトされた場合、オペランドのスティッキービット３１６は、０がそのビット位置にシフトされても、依然として１の値を有する。これは、一旦、整列中にオペランドのスティッキービットが非０値にセットされると、スティッキービットはその値のままだからである。

多入力加算器は、各スティッキービットの値に基づいて、全体的なスティッキービット値を求める（２５０）。上述したように、上記全体的なスティッキービット値は、（ｉ）他のオペランドのすべてに対するスティッキービットのすべてが０であるか、または（ｉｉ）上記他のオペランドのうちの少なくとも２つが、非０でありかつ一致しないスティッキービットを有する（例えば、非０のスティッキービットを有するオペランドの符号ビットが一致しない）ときは、いつでも０である。全体的なスティッキービット値は、非０スティッキービットのすべてが一致するとき、または非０スティッキービットが１つだけあるときは、いつでも各非０スティッキービットの値に一致する。この例では、２つの非０スティッキービット（オペランド３２１および３２４に対するスティッキービット）があり、両方とも１の値を有することによって一致するので、和に対する全体的なスティッキービット値は１である。

上述したように、多入力加算器は、他のオペランド３２１，３２３，または３２４のうちの１つに全体的なスティッキービット値を割り当て、例えば、各他のスティッキービット値に０の値を割り当てることによって、各他のオペランドごとにスティッキービット値をクリアすることができる。この例において、ステップ３０３において、多入力加算器は、参照番号３０３に示されるように、オペランド３２１に全体的なスティッキービット値を割り当て、オペランド３２４のスティッキービット値をクリアした。

多入力加算器は、（ｉ）上記所与のオペランドを表すビットのセット、（ｉｉ）上記各他のオペランドに対する上記シフトされたビットのセット、および（ｉｉｉ）上記全体的なスティッキービット値を用いて、上記３つ以上のオペランドの和を求める。上述したように、多入力加算器は、まず、最も大きい指数値を有するオペランドの仮数ビットを、他のオペランドのシフトされた仮数ビットに加算することができる。和は、合計のビットのセット３０４として表わすことができ、合計プロセスは、仮数ビット３１４の他に、各オペランドの仮数の最下位端に続くビット３１５および３１６を含む。

オペランドを加算する前に、多入力加算器は、各オペランド３２１～３２４についてオーバーフロービットを加算することができる。例えば、参照番号３０３で示されるように、各オペランド３２１～３２４は、１つの２の補数ビット３２０、０の値を有する２つのオーバーフロービット３１８、１つの隠れビット３１３、５つの仮数ビット３１４、２つの精度ビット３１５、および１つのスティッキービット３１６を含む。多入力加算器は、参照番号３０３で示されるように、オペランド３２１～３２４のビットのセットを加算して、合計のビットのセット３０４を求めることができる。合計のビットのセット３０４は、オペランド３２１～３２４の符号なし和を表す。合計のビットのセット３０４は、２つのオーバーフロービット３１８、１つの隠れビット３１３、５つの仮数ビット３１４、２つの精度ビット３１５、および全体的なスティッキービット値を表す１つのスティッキービット３１６を含む。

上述したように、多入力加算器は、正規化の前に、和の基数を（例えば２ビット位置分）右にシフトすることができる。このシフトは、合計のビットのセットにおける値の実際のシフトでなくてもよい。代わりに、このシフトは、ビット位置の再マッピングであってもよい。例えば、多入力加算器は、隠れビット３１３（これは、オーバーフロービット３１８のＭＳＢの値を有する）、５つの仮数ビット３１４（これは、オーバーフロービット３１８のＬＳＢ、合計のビットのセット３０４の隠れビット３１３、および合計のビットのセット３０４の仮数３１４の最初の３つのＭＳＢを含む）、４つの追加のビット３１９（これは、合計のビットのセット３０４の仮数３１４の２つのＬＳＢと、合計のビットのセット３０４の精度ビット３１５とを含む）、ならびにスティッキービット３１６を含む、再マッピングされた合計のビットのセット３０４を生成することができる。多入力加算器はまた、このシフトに基づいて、シフトのビット位置数（この例では２つ）を、和の指数値に加算することができる。

次いで、多入力加算器は、和を表す合計ビットを正規化することができる。正規化は、ビットシーケンス３０５をシーケンス３０６に変換するものであり、合計のビットのセットの仮数ビットが任意の先行する０を含む場合、合計のビットのセットの仮数ビットを左にシフトすることを含むことができる。例えば、多入力加算器は、仮数の最上位ビットが１の値を有するように、仮数の各先行する０について、仮数ビットおよび精度ビットを左に１位置だけシフトすることができる。シーケンス３０６において、これは、示されている最も左側のビットである。

この例では、合計のビットのセット３０５は、ＭＳＢにおいて１つの先行する０を含む。したがって、多入力加算器は、合計のビットのセット３０５を左に１ビット位置だけシフトして、合計のビットのセット３０６をもたらすことができる。この時点で、合計のビットのセットのＭＳＢは、１の値を有する隠れビット３１３である。合計のビットのセット３０６は、隠れビット３１３、５つの仮数ビット３１４、３つの追加ビット３１９、およびスティッキービット３１６を含む。多入力加算器は、シフトに基づいて和の指数を更新することもできる。例えば、多入力加算器は、和の指数から、合計のビットのセット３０５が左にシフトされたビット位置の数を減算することにより、正規化された合計のビットのセット３０６に至ることができる。この例では、多入力加算器は、和の指数から１の値を減算することができる。

次いで、精度ビットおよび全体的なスティッキービット値に基づいて、和を丸めることができる。上で説明されたように、和は、最近接偶数への丸め法を用いて丸めることができる。最近接偶数への丸め法を用いて、仮数から切り捨てられるビットの値（例えば、シフト後の精度ビットの値および精度ビットに続く全体的なスティッキービット値）が仮数のＬＳＢの値の半分を超える場合、仮数の値は丸めて切り上げられる。切り捨てられるビットの値が仮数のＬＳＢの値の半分未満である場合、仮数の値は丸めて切り捨てられる。切り捨てられるビットの値が仮数のＬＳＢの値の半分である場合、仮数のＬＳＢが０であれば、仮数の値は丸めて切り捨てられ、仮数のＬＳＢが１であれば、仮数の値は丸めて切り上げられる。丸められた仮数ビットは、特別なケース（例えば、ｚは、ＮａＮ、無限大、または０である）のいずれも発生しない場合には、４つの入力オペランドの和の仮数（ｚ.ｆ）として出力される。

この例では、仮数のＬＳＢは０であり、追加の精度ビット３１９の各々は０の値を有し、スティッキービットは１の値を有する。切り捨てられるビットの値は０．０６２５であり、これは１（仮数のＬＳＢの値）の半分未満である。したがって、合計のビットのセットの仮数のＬＳＢは、参照番号３０７に示されるように、丸められず、これは、４つのオペランド３２１～３２４の和の仮数３１４を示す。隠れビット３１３は落とすことができ、多入力加算器は５ビットの仮数３１４を出力することができる。

加えて、多入力加算器は、和の符号３３１および和の指数値３３２を求めることができる。上述したように、和の符号３３１は、最も大きい指数値を有するオペランドの符号と仮数加算器１５０の出力の符号とのＸＯＲ演算の出力とすることができる。この例では、すべての４つのオペランドは正であったので、和の符号３３１は正である。和の指数値３３２は、最も大きい指数値を有するオペランド３２２の指数値、合計のビットのセット３０５を生成するよう再マッピング中に基数が右にシフトされたビット位置の数（それが実行される場合）、および合計のビットのセット３０６を生成するよう正規化中に合計のビットのセット３０５が左にシフトされたビット位置の数に基づく。例えば、指数値３３２は、オペランド３２２の指数値と基数が右にシフトされたビット位置の数との和から、和が正規化中に左にシフトされたビット位置の数を引いたものとすることができる。この例では、指数値３３２は７となる（たとえば、６＋２－１）。

和を表すビットのセット３０８は、符号ビット３３１、求められた指数値を表す指数ビット３３２、および和の仮数を表す仮数ビット３１４で生成することができる。例えば、多入力加算器は、各ビットのセットを、和のためのメモリの１つ以上のバイトのそれぞれのメモリ位置に出力することができる。

「データ処理装置」という用語は、例としてプログラマブルプロセッサ、コンピュータ、チップ上のシステム、または前述のもののうちの複数もしくは組合わせを含む、データを処理するためのすべての種類の装置、デバイスおよびマシンを包含する。当該装置は、たとえばＦＰＧＡ（フィールドプログラマブルゲートアレイ）またはＡＳＩＣ（特定用途向け集積回路）といった特定目的論理回路を含み得る。

本明細書に記載されるプロセスおよび論理フローは、入力データを操作し出力を生成することによりアクションを実行するよう１つ以上のプログラマブルプロセッサが１つ以上のコンピュータプログラムを実行することによって実行され得る。本プロセスおよび論理フローの実行、ならびに本装置の実施は、さらに、たとえばＦＰＧＡ（フィールドプログラマブルゲートアレイ）またはＡＳＩＣ（特定用途向け集積回路）といった特殊目的論理回路系によってもなされ得る。

コンピュータプログラムの実行に好適であるプロセッサは、例として、汎用マイクロプロセッサおよび特殊目的マイクロプロセッサの両方、ならびに任意の種類のデジタルコンピュータの任意の１つ以上のプロセッサを含んでもよい。一般に、プロセッサは、リードオンリメモリもしくはランダムアクセスメモリまたはその両方から命令およびデータを受取ることになる。コンピュータの必須の要素は、命令に従ってアクションを実行するためのプロセッサと、命令およびデータを格納するための１つ以上のメモリデバイスとである。一般に、コンピュータはさらに、たとえば磁気ディスク、光磁気ディスクまたは光ディスクといった、データを格納するための１つ以上の大容量記憶装置を含むか、当該１つ以上の大容量記憶装置からデータを受取るかもしくは当該１つ以上の大容量記憶装置にデータを転送するよう動作可能に結合されるか、またはその両方を行う。

本明細書は多くの具体的な実現例の詳細を含んでいるが、これらは如何なる発明の範囲または請求され得るものの範囲に対する限定としても解釈されるべきではなく、特定の発明の特定の実施形態に特有の特徴の記載として解釈されるべきである。別個の実施形態の文脈で本明細書において記載されるある特徴は、単一の実施形態において組合せでも実現され得る。反対に、単一の実施形態の文脈において記載されるさまざまな特徴は、複数の実施形態において別々に、または任意の好適な部分的組合わせでも実現され得る。さらに、特徴は、ある組合せにおいて作用すると上で記載され、最初はそのように請求されていさえする場合もあるが、請求される組合せからの１つ以上の特徴はいくつかの場合には当該組合せから削除され得、請求される組合せは、部分的組合わせまたは部分的組合わせの変形例に向けられ得る。

同様に、動作が図においては特定の順に示されているが、そのような動作は、望ましい結果を達成するために、示された当該特定の順もしくは連続した順で実行される必要があると理解されるべきではなく、または、すべての示された動作が実行される必要があると理解されるべきではない。ある状況においては、マルチタスキングおよび並列処理が有利であり得る。さらに、上述の実施形態における様々なシステムコンポーネントの分離は、すべての実施形態においてそのような分離を必要とすると理解されるべきではなく、記載されるプログラムコンポーネントおよびシステムは一般に単一のソフトウェア製品に統合され得るかまたは複数のソフトウェア製品にパッケージ化され得ることが理解されるべきである。

かくして、主題の特定の実施形態が記載された。他の実施形態は以下の請求の範囲内にある。一部のケースでは、請求項において記載されるアクションは、異なる順で実行され得、それでも望ましい結果を達成し得る。加えて、添付の図において示されるプロセスは、望ましい結果を達成するために、示された特定の順序または連続する順序であることを必ずしも必要としない。ある実現例においては、マルチタスキングおよび並列処理が有利であり得る。

Claims (20)

1. ３つ以上の浮動小数点入力を有する多入力ハードウェア加算器によって実行される方法であって、
   前記多入力ハードウェア加算器によって加算されるべき３つ以上のオペランドの各々について、前記オペランドの浮動小数点表現を含むビットのセットを受けることと、
   各他のオペランドが整列される所与のオペランドを識別することと、
   前記各他のオペランドについて、当該オペランドのビットが前記所与のオペランドのビットと整列するように当該オペランドの仮数ビットを０以上のビット位置だけシフトさせることによって、当該オペランドについて、シフトされたビットのセットを生成することと、
   前記シフトに基づいて、前記各他のオペランドに対するスティッキービットの値を決定することを含み、オペランドに対する前記スティッキービットは、
   非０値が、前記オペランドの仮数ビットの最下位位置および任意の精度ビット位置を越えてシフトされて、前記オペランドに対する前記シフトされたビットのセットを生成したとき、非０値を有し、前記方法はさらに、
   各スティッキービットの値に基づいて、全体的なスティッキービット値を決定することを含み、
   他のオペランドのすべてに対するスティッキービットのすべてが０であるときに、前記全体的なスティッキービット値は、０であり、
   前記他のオペランドのうちの少なくとも２つが、非０でありかつ一致しないスティッキービットを有するときに、前記全体的なスティッキービット値は、０であり、
   各非０スティッキービットのすべてが一致するときに、前記全体的なスティッキービット値は、前記各非０スティッキービットの値に一致し、
   非０スティッキービットが１つだけあるときに、前記全体的なスティッキービット値は、前記非０スティッキービットの値に一致し、前記方法はさらに、
   （ｉ）前記所与のオペランドを表すビットのセット、（ｉｉ）前記各他のオペランドに対する前記シフトされたビットのセット、および（ｉｉｉ）前記全体的なスティッキービット値を用いて、前記３つ以上のオペランドの和を求めることを含む、方法。
2. 前記３つ以上のオペランドの和を求めることは、
   前記所与のオペランドを表すビットのセットと各シフトされたビットのセットとの和を表す合計のビットのセットを決定することと、
   前記合計のビットのセットの仮数の隠れビットが０であるときはいつでも、前記合計のビットのセットの仮数を前記隠れビットが１になるまでシフトさせることによって、前記合計のビットのセットの仮数を正規化することと、
   前記合計のビットのセットの仮数および前記全体的なスティッキービット値に基づいて、前記合計のビットのセットによって表される浮動小数点値を丸めるべきかどうかを判断することとを含む、請求項１に記載の方法。
3. 前記合計のビットのセットによって表される浮動小数点値を丸めるかどうかを判断することは、
   前記合計のビットのセットの仮数を正規化するために前記合計のビットのセットの仮数をシフトさせたビット位置の数を決定することと、
   前記ビット位置の数が、前記スティッキービット以外の前記多入力ハードウェア加算器の精度ビット数を超えるときはいつでも、前記合計のビットのセットによって表される浮動小数点値と前記全体的なスティッキービット値とに基づいて、前記合計のビットのセットによって表される浮動小数点値を丸めるよう決定することとを含む、請求項２に記載の方法。
4. 前記全体的なスティッキービット値が、非０でありかつ正規化中に前記合計のビットのセットの仮数にシフトされるときはいつでも、前記全体的なスティッキービット値を表すであろう前記合計のビットのセットの仮数のビットを０に割り当てることによって、前記全体的なスティッキービット値が正規化中に前記合計のビットのセットの仮数に含まれないようにすることをさらに含む、請求項２または３に記載の方法。
5. 前記オペランドの仮数ビットを０以上のビット位置だけシフトすることは、前記オペランドの指数と前記所与のオペランドの指数との差に基づいて前記仮数ビットをシフトすることを含む、請求項１～４のいずれか１項に記載の方法。
6. 前記各他のオペランドが整列される所与のオペランドを識別することは、最大の指数値を有するオペランドを識別することを含む、請求項１～５のいずれか１項に記載の方法。
7. 前記多入力ハードウェア加算器は、４つの浮動小数点入力を有し、前記４つの浮動小数点入力で受け取られる４つの浮動小数点値の和を求める４入力加算器である、請求項１～６のいずれか１項に記載の方法。
8. 多入力ハードウェア加算器であって、
   ３つ以上の浮動小数点オペランドを受けるように構成された３つ以上の入力と、
   オペレーションを実行するように構成された加算器回路とを備え、前記オペレーションは、
   前記多入力ハードウェア加算器によって加算されるべき３つ以上のオペランドの各々について、前記オペランドの浮動小数点表現を含むビットのセットを受けることと、
   各他のオペランドが整列される所与のオペランドを識別することと、
   前記各他のオペランドについて、当該オペランドのビットが前記所与のオペランドのビットと整列するように当該オペランドの仮数ビットを０以上のビット位置だけシフトさせることによって、当該オペランドについて、シフトされたビットのセットを生成することと、
   前記シフトに基づいて、前記各他のオペランドに対するスティッキービットの値を決定することを含み、オペランドに対する前記スティッキービットは、
   非０値が、前記オペランドの仮数ビットの最下位位置および任意の精度ビット位置を越えてシフトされて、前記オペランドに対する前記シフトされたビットのセットを生成したとき、非０値を有し、前記オペレーションはさらに、
   各スティッキービットの値に基づいて、全体的なスティッキービット値を決定することを含み、
   他のオペランドのすべてに対するスティッキービットのすべてが０であるときに、前記全体的なスティッキービット値は、０であり、
   前記他のオペランドのうちの少なくとも２つが、非０でありかつ一致しないスティッキービットを有するときに、前記全体的なスティッキービット値は、０であり、
   各非０スティッキービットのすべてが一致するときに、前記全体的なスティッキービット値は、前記各非０スティッキービットの値に一致し、
   非０スティッキービットが１つだけあるときに、前記全体的なスティッキービット値は、前記非０スティッキービットの値に一致し、
   前記オペレーションはさらに、
   （ｉ）前記所与のオペランドを表すビットのセット、（ｉｉ）前記各他のオペランドに対する前記シフトされたビットのセット、および（ｉｉｉ）前記全体的なスティッキービット値を用いて、前記３つ以上のオペランドの和を求めることを含む、多入力ハードウェア加算器。
9. 前記３つ以上のオペランドの和を求めることは、
   前記所与のオペランドを表すビットのセットと各シフトされたビットのセットとの和を表す合計のビットのセットを決定することと、
   前記合計のビットのセットの仮数の隠れビットが０であるときはいつでも、前記合計のビットのセットの仮数を前記隠れビットが１になるまでシフトさせることによって、前記合計のビットのセットの仮数を正規化することと、
   前記合計のビットのセットの仮数および前記全体的なスティッキービット値に基づいて、前記合計のビットのセットによって表される浮動小数点値を丸めるべきかどうかを判断することとを含む、請求項８に記載の多入力ハードウェア加算器。
10. 前記合計のビットのセットによって表される浮動小数点値を丸めるかどうかを判断することは、
    前記合計のビットのセットの仮数を正規化するために前記合計のビットのセットの仮数をシフトさせたビット位置の数を決定することと、
    前記ビット位置の数が、前記スティッキービット以外の前記多入力ハードウェア加算器の精度ビット数を超えるときはいつでも、前記合計のビットのセットによって表される浮動小数点値と前記全体的なスティッキービット値とに基づいて、前記合計のビットのセットによって表される浮動小数点値を丸めるよう決定することとを含む、請求項９に記載の多入力ハードウェア加算器。
11. 前記オペレーションは、前記全体的なスティッキービット値が、非０でありかつ正規化中に前記合計のビットのセットの仮数にシフトされるときはいつでも、前記全体的なスティッキービット値を表すであろう前記合計のビットのセットの仮数のビットを０に割り当てることによって、前記全体的なスティッキービット値が正規化中に前記合計のビットのセットの仮数に含まれないようにすることを含む、請求項９または１０に記載の多入力ハードウェア加算器。
12. 前記オペランドの仮数ビットを０以上のビット位置だけシフトすることは、前記オペランドの指数と前記所与のオペランドの指数との差に基づいて前記仮数ビットをシフトすることを含む、請求項８～１１のいずれか１項に記載の多入力ハードウェア加算器。
13. 前記各他のオペランドが整列される所与のオペランドを識別することは、最大の指数値を有するオペランドを識別することを含む、請求項８～１２のいずれか１項に記載の多入力ハードウェア加算器。
14. 前記多入力ハードウェア加算器は、４つの浮動小数点入力を有し、前記４つの浮動小数点入力で受け取られる４つの浮動小数点値の和を求める４入力加算器である、請求項８～１３のいずれか１項に記載の多入力ハードウェア加算器。
15. 多入力ハードウェア加算器であって、
    ３つ以上の浮動小数点オペランドを受けるように構成された３つ以上の入力を備え、各入力は、オペランドの浮動小数点表現を含むビットのセットを受けるように構成され、前記多入力ハードウェア加算器はさらに、
    各他のオペランドが整列される所与のオペランドを識別するように構成される指数減算およびスワップコンポーネントと、
    １つ以上のシフタとを備え、前記１つ以上のシフタは、
    前記所与のオペランドと異なる各他のオペランドについて、当該オペランドのビットが前記所与のオペランドのビットと整列するように当該オペランドの仮数ビットを０以上のビット位置だけシフトさせることによって、当該オペランドについて、シフトされたビットのセットを生成することと、
    前記シフトに基づいて、前記各他のオペランドに対するスティッキービットの値を決定するよう構成され、オペランドに対する前記スティッキービットは、
    非０値が、前記オペランドの仮数ビットの最下位位置および任意の精度ビット位置を越えてシフトされて、前記オペランドに対する前記シフトされたビットのセットを生成したとき、非０値を有し、前記多入力ハードウェア加算器はさらに、
    各スティッキービットの値に基づいて、全体的なスティッキービット値を決定するように構成されたスティッキービット計算器を備え、
    他のオペランドのすべてに対するスティッキービットのすべてが０であるときに、前記全体的なスティッキービット値は、０であり、
    前記他のオペランドのうちの少なくとも２つが、非０でありかつ一致しないスティッキービットを有するときに、前記全体的なスティッキービット値は、０であり、
    各非０スティッキービットのすべてが一致するときに、前記全体的なスティッキービット値は、前記各非０スティッキービットの値に一致し、
    非０スティッキービットが１つだけあるときに、前記全体的なスティッキービット値は、前記非０スティッキービットの値に一致し、
    前記多入力ハードウェア加算器はさらに、
    （ｉ）前記所与のオペランドを表すビットのセット、（ｉｉ）前記各他のオペランドに対する前記シフトされたビットのセット、および（ｉｉｉ）前記全体的なスティッキービット値を用いて、前記３つ以上のオペランドの和を求める加算器回路を備える、多入力ハードウェア加算器。
16. 前記１つ以上のシフタは、非０値がオペランドに対するスティッキービットにシフトされるときはいつでも、前記スティッキービットを１の値にセットする、請求項１５に記載の多入力ハードウェア加算器。
17. 前記加算器回路は、さらに、
    前記所与のオペランドを表すビットのセットと各シフトされたビットのセットとの和を表す合計のビットのセットを決定し、
    前記合計のビットのセットの仮数の隠れビットが０であるときはいつでも、前記合計のビットのセットの仮数を前記隠れビットが１になるまでシフトさせることによって、前記合計のビットのセットの仮数を正規化し、
    前記合計のビットのセットの仮数および前記全体的なスティッキービット値に基づいて、前記合計のビットのセットによって表される浮動小数点値を丸めるべきかどうかを判断するよう構成される、請求項１５または１６に記載の多入力ハードウェア加算器。
18. 前記合計のビットのセットによって表される浮動小数点値を丸めるかどうかを判断することは、
    前記合計のビットのセットの仮数を正規化するために前記合計のビットのセットの仮数をシフトさせたビット位置の数を決定することと、
    前記ビット位置の数が、前記スティッキービット以外の前記多入力ハードウェア加算器の精度ビット数を超えるときはいつでも、前記合計のビットのセットによって表される浮動小数点値と前記全体的なスティッキービット値とに基づいて、前記合計のビットのセットによって表される浮動小数点値を丸めるよう決定することとを含む、請求項１７に記載の多入力ハードウェア加算器。
19. 前記加算器回路は、前記全体的なスティッキービット値が、非０でありかつ正規化中に前記合計のビットのセットの仮数にシフトされるときはいつでも、前記全体的なスティッキービット値を表すであろう前記合計のビットのセットの仮数のビットを０に割り当てることによって、前記全体的なスティッキービット値が正規化中に前記合計のビットのセットの仮数に含まれないようにすることを含む、請求項１７または１８に記載の多入力ハードウェア加算器。
20. 前記オペランドの仮数ビットを０以上のビット位置だけシフトすることは、前記オペランドの指数と前記所与のオペランドの指数との差に基づいて前記仮数ビットをシフトすることを含む、請求項１５～１９のいずれか１項に記載の多入力ハードウェア加算器。

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