JP2651267B2 - 演算処理装置及び演算処理方法 - Google Patents
演算処理装置及び演算処理方法Info
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Description
【発明の詳細な説明】 概要 産業上の利用分野 従来の技術（第15図） 発明が解決しようとする課題（第16図） 課題を解決するための手段（第１〜第４図） 作用 実施例 （ｉ）第１の実施例の説明（第５図〜第10図） （ii）第２の実施例の説明（第11図〜第14図） 発明の効果 〔概要〕 演算処理装置、特に倍精度データ用のビット線に伝送
される倍精度データや単精度データに基づいて演算処理
をする装置の単精度データの演算処理を高速に行う装置
に関し、 該倍精度データ用のビット線やベクトルレジスタのメ
モリ領域に「空き」を生じさせることなく、倍精度デー
タ用のビット線の上位，下位ビットに分けて単精度デー
タを伝送した場合であっも、該単精度データの演算処理
を高速に実行することを目的とし、 その第１の装置は、被演算データと演算データとを入
力して単精度被演算データ，単精度演算データ，倍精度
被演算データ，倍精度演算データを出力する第１のデー
タ変換手段と、前記単精度被演算データと単精度演算デ
ータを入力して単精度結果データを出力する単精度演算
手段と、前記倍精度被演算データと倍精度演算データを
入力して倍精度結果データを出力する倍精度演算手段
と、前記単精度結果データ及び倍精度結果データを入力
して演算結果データを出力する第２のデータ変換手段と
を具備することを含み構成し、 前記装置において、前記第１のデータ変換手段は、前
記被演算データ及び演算データが倍精度演算モードの場
合には、前記倍精度演算手段のみに倍精度被演算データ
及び倍精度演算データを出力し、前記被演算データ及び
演算データが単精度演算モードの場合には、前記単精度
演算手段に単精度被演算データ及び単精度演算データを
出力し、かつ、前記倍精度演算手段に被演算データ及び
演算データの一部をデータ変換処理した倍精度被演算デ
ータ及び倍精度演算データを出力することを含み構成
し、 その第２の装置は、前記装置において、前記被演算デ
ータ，演算データ及び演算結果データを格納する記憶手
段と、前記被演算データと演算データとを伝送する倍精
度データ用の転送手段とを具備することを含み構成し、 第２の装置において、前記記憶手段への被演算デー
タ，演算データ及び演算結果データの格納方法は、前記
記憶手段のビット幅に対してｎ分の１のビット幅の被演
算データ，演算データ及び演算結果データがｎ個に分割
されて格納され、かつ、前記ｎ個に分割された被演算デ
ータ，演算データ及び演算結果データの格納位置が対応
付けられていることを含み構成する。
される倍精度データや単精度データに基づいて演算処理
をする装置の単精度データの演算処理を高速に行う装置
に関し、 該倍精度データ用のビット線やベクトルレジスタのメ
モリ領域に「空き」を生じさせることなく、倍精度デー
タ用のビット線の上位，下位ビットに分けて単精度デー
タを伝送した場合であっも、該単精度データの演算処理
を高速に実行することを目的とし、 その第１の装置は、被演算データと演算データとを入
力して単精度被演算データ，単精度演算データ，倍精度
被演算データ，倍精度演算データを出力する第１のデー
タ変換手段と、前記単精度被演算データと単精度演算デ
ータを入力して単精度結果データを出力する単精度演算
手段と、前記倍精度被演算データと倍精度演算データを
入力して倍精度結果データを出力する倍精度演算手段
と、前記単精度結果データ及び倍精度結果データを入力
して演算結果データを出力する第２のデータ変換手段と
を具備することを含み構成し、 前記装置において、前記第１のデータ変換手段は、前
記被演算データ及び演算データが倍精度演算モードの場
合には、前記倍精度演算手段のみに倍精度被演算データ
及び倍精度演算データを出力し、前記被演算データ及び
演算データが単精度演算モードの場合には、前記単精度
演算手段に単精度被演算データ及び単精度演算データを
出力し、かつ、前記倍精度演算手段に被演算データ及び
演算データの一部をデータ変換処理した倍精度被演算デ
ータ及び倍精度演算データを出力することを含み構成
し、 その第２の装置は、前記装置において、前記被演算デ
ータ，演算データ及び演算結果データを格納する記憶手
段と、前記被演算データと演算データとを伝送する倍精
度データ用の転送手段とを具備することを含み構成し、 第２の装置において、前記記憶手段への被演算デー
タ，演算データ及び演算結果データの格納方法は、前記
記憶手段のビット幅に対してｎ分の１のビット幅の被演
算データ，演算データ及び演算結果データがｎ個に分割
されて格納され、かつ、前記ｎ個に分割された被演算デ
ータ，演算データ及び演算結果データの格納位置が対応
付けられていることを含み構成する。
本発明は、演算処理装置及び演算処理方法に関するも
のであり、更に詳しく言えば倍精度／単精度データ併用
の演算処理装置の単精度データの演算処理を高速に行う
データプロセッサ及びデータ処理方法に関するものであ
る。
のであり、更に詳しく言えば倍精度／単精度データ併用
の演算処理装置の単精度データの演算処理を高速に行う
データプロセッサ及びデータ処理方法に関するものであ
る。
近年、高機能、高性能化を図るコンピュータ等のデー
タ処理量の増大に伴い、与えられた論理計算や科学計算
等の数値演算処理を最も効率良く、かつ、高速に行う必
要がある。これらの処理装置には、倍精度データや単精
度データをパイプライン演算処理するベクトルプロセッ
サ等が使用されている。
タ処理量の増大に伴い、与えられた論理計算や科学計算
等の数値演算処理を最も効率良く、かつ、高速に行う必
要がある。これらの処理装置には、倍精度データや単精
度データをパイプライン演算処理するベクトルプロセッ
サ等が使用されている。
これによれば、倍精度データ用の演算器を兼用して、
単精度データの演算処理をする場合に、倍精度データ用
のビット線に単精度データが伝送されたり、単精度デー
タが倍精度データに変換され、それが演算処理されてい
る。
単精度データの演算処理をする場合に、倍精度データ用
のビット線に単精度データが伝送されたり、単精度デー
タが倍精度データに変換され、それが演算処理されてい
る。
このため、ベクトルレジスタのメモリ領域に「空き」
が生じたり、ビット線の下位ｍビットに「空き」を生じ
ている。また、倍精度データ用のビット線に上位、下位
ビットに分けて単精度データを伝送する方法も考えられ
るが、倍精度データ用の演算器１台を兼用するため、上
位ｍビットの演算処理が終了するまで下位ｍビットの演
算処理に移行することができない。このことで、倍精度
／単精度データを併用する演算処理装置の単精度データ
の高速演算処理の妨げとなるという問題がある。
が生じたり、ビット線の下位ｍビットに「空き」を生じ
ている。また、倍精度データ用のビット線に上位、下位
ビットに分けて単精度データを伝送する方法も考えられ
るが、倍精度データ用の演算器１台を兼用するため、上
位ｍビットの演算処理が終了するまで下位ｍビットの演
算処理に移行することができない。このことで、倍精度
／単精度データを併用する演算処理装置の単精度データ
の高速演算処理の妨げとなるという問題がある。
そこで、ベクトルレジスタのメモリ領域や倍精度デー
タ用のビット線に「空き」を生じさせることなく、倍精
度データ用のビット線の上位，下位ビットに分けて単精
度データを伝送した場合であっも、該単精度データの演
算処理を高速に実行することができる装置及び方法が望
まれている。
タ用のビット線に「空き」を生じさせることなく、倍精
度データ用のビット線の上位，下位ビットに分けて単精
度データを伝送した場合であっも、該単精度データの演
算処理を高速に実行することができる装置及び方法が望
まれている。
第15,16図は、従来例に係る説明図である。
第15図は、従来例に係る64/32ビット併用演算処理装
置の構成図を示している。
置の構成図を示している。
図において、例えば、64ビット倍精度データや32ビッ
ト単精度データをパイプライン演算処理する64/32ビッ
ト併用演算処理装置（ベクトルプロセッサ等）は、ベク
トルレジスタ1,演算回路2,64ビット線３及びバス線４等
から成る。
ト単精度データをパイプライン演算処理する64/32ビッ
ト併用演算処理装置（ベクトルプロセッサ等）は、ベク
トルレジスタ1,演算回路2,64ビット線３及びバス線４等
から成る。
また、演算回路２は64/32ビット選択入力回路2A,32→
64ビットフォーマット変換回路2B,倍精度演算器2C,64→
32ビットフォーマット変換回路2D及び64/32ビット選択
出力回路2Eから成る。
64ビットフォーマット変換回路2B,倍精度演算器2C,64→
32ビットフォーマット変換回路2D及び64/32ビット選択
出力回路2Eから成る。
当該演算処理装置の機能は、倍精度演算モードＷの場
合には、ベクトルレジスタ１から64ビットの倍精度被演
算データWXと64ビットの倍精度演算データWYとを64/32
ビット選択入力回路2Aにより選択入力して、該データWX
及びWYを倍精度演算器2Cにより演算処理し、その倍精度
結果データWZを64/32ビット選択出力回路2Eによりベク
トルレジスタ１に格納するものである。
合には、ベクトルレジスタ１から64ビットの倍精度被演
算データWXと64ビットの倍精度演算データWYとを64/32
ビット選択入力回路2Aにより選択入力して、該データWX
及びWYを倍精度演算器2Cにより演算処理し、その倍精度
結果データWZを64/32ビット選択出力回路2Eによりベク
トルレジスタ１に格納するものである。
また、単精度演算モードＳの場合には、ベクトルレジ
スタ１から32ビットの単精度被演算データSXと32ビット
の単精度演算データSYとを該入力回路2Aにより選択入力
して、該データSX及びSYを一旦、32→64ビットフォーマ
ット変換回路2Bにより形式変換処理し、該形式変換され
た64ビットの倍精度被演算データＷSXと62ビットの倍精
度演算データＷSYとを倍精度演算器2Cにより演算処理
し、その結果データＷSZを64→32ビットフォーマット変
換回路2Dにより形式変換処理し、該形式変換処理された
単精度結果データSZを該出力回路2Eを介してベクトルレ
ジスタ１に格納するものである。
スタ１から32ビットの単精度被演算データSXと32ビット
の単精度演算データSYとを該入力回路2Aにより選択入力
して、該データSX及びSYを一旦、32→64ビットフォーマ
ット変換回路2Bにより形式変換処理し、該形式変換され
た64ビットの倍精度被演算データＷSXと62ビットの倍精
度演算データＷSYとを倍精度演算器2Cにより演算処理
し、その結果データＷSZを64→32ビットフォーマット変
換回路2Dにより形式変換処理し、該形式変換処理された
単精度結果データSZを該出力回路2Eを介してベクトルレ
ジスタ１に格納するものである。
これにより、一つの倍精度演算器2Cを用いて64ビット
倍精度/32ビット単精度データの演算処理をすることが
できる。
倍精度/32ビット単精度データの演算処理をすることが
できる。
ところで、従来例の演算処理装置よれば64ビット線３
に倍精度被演算データWXや倍精度演算データWYを転送す
る倍精度演算モードＷの場合には、演算処理性能に問題
がないが、そのビット線３に単精度被演算データSXや単
精度演算データSYを転送する単精度演算モードＳの場合
には、第16図のような問題がある。
に倍精度被演算データWXや倍精度演算データWYを転送す
る倍精度演算モードＷの場合には、演算処理性能に問題
がないが、そのビット線３に単精度被演算データSXや単
精度演算データSYを転送する単精度演算モードＳの場合
には、第16図のような問題がある。
すなわち、同図（ａ）において、ベクトルレジスタ１
のメモリ領域Ｍに「空き」が生ずる。これは、予め設定
された2mビット倍精度データの格納領域にｍビットの単
精度被演算データSXや単精度演算データSY等が格納され
るためである。例えば、64ビットの並列書込み／読出し
処理が可能なベクトルレジスタ１の場合、上位0/31ビッ
トに単精度被演算データSX,単精度演算データSY及びそ
の結果データSZが格納され、下位32〜64ビット分のメモ
リ領域Ｍに「空き」が生ずるものである。なお、ｍは2n
〔ｎ＝1,2…〕なる係数であり、単精度演算モードＳの
並列処理ビット数を示している。
のメモリ領域Ｍに「空き」が生ずる。これは、予め設定
された2mビット倍精度データの格納領域にｍビットの単
精度被演算データSXや単精度演算データSY等が格納され
るためである。例えば、64ビットの並列書込み／読出し
処理が可能なベクトルレジスタ１の場合、上位0/31ビッ
トに単精度被演算データSX,単精度演算データSY及びそ
の結果データSZが格納され、下位32〜64ビット分のメモ
リ領域Ｍに「空き」が生ずるものである。なお、ｍは2n
〔ｎ＝1,2…〕なる係数であり、単精度演算モードＳの
並列処理ビット数を示している。
また、同図（ａ）の64ビット線３のように、その下位
ｍビットに「空き」が生ずる。
ｍビットに「空き」が生ずる。
これは、予め設備された2mビット倍精度データ用のビ
ット線にｍビットの単精度被演算データSXや単精度演算
データSY等が伝送されるためであり、例えば、64ビット
線３の上位０〜31ビットに単精度被演算データSX,単精
度演算データSYが伝送され、下位32〜63ビット分のビッ
ト線に「空き」が生ずるものである。
ット線にｍビットの単精度被演算データSXや単精度演算
データSY等が伝送されるためであり、例えば、64ビット
線３の上位０〜31ビットに単精度被演算データSX,単精
度演算データSYが伝送され、下位32〜63ビット分のビッ
ト線に「空き」が生ずるものである。
仮に、同図（ｂ）のようにベクトルレジスタ１のメモ
リ「空き」領域に、下位32〜64ビットに単精度演算デー
タSX,単精度演算データSYを格納し、倍精度データ用の
ビット線に上位，下位ビットに分けて単精度データを伝
送した場合を考えると、その演算処理に多くの時間を要
することがある。
リ「空き」領域に、下位32〜64ビットに単精度演算デー
タSX,単精度演算データSYを格納し、倍精度データ用の
ビット線に上位，下位ビットに分けて単精度データを伝
送した場合を考えると、その演算処理に多くの時間を要
することがある。
これは、倍精度演算器１台を倍精度／単精度モードの
演算処理に兼用することにより、上位ｍビットの演算処
理が終了するまで下位ｍビットの演算処理に移行するこ
とができなくなるためである。例えば、上位０〜31ビッ
トの単精度被演算データSXや単精度演算データSYを倍精
度被演算データＷSXや倍精度演算データＷSYに変換処理
し、それに基づいて倍精度演算処理をするため、その上
位０〜31ビットの単精度被演算データSXや単精度演算デ
ータSYに係る演算処理が終了するまで下位32〜63ビット
の単精度被演算データSXや単精度演算データSYの倍精度
演算処理ができなくなるためである。
演算処理に兼用することにより、上位ｍビットの演算処
理が終了するまで下位ｍビットの演算処理に移行するこ
とができなくなるためである。例えば、上位０〜31ビッ
トの単精度被演算データSXや単精度演算データSYを倍精
度被演算データＷSXや倍精度演算データＷSYに変換処理
し、それに基づいて倍精度演算処理をするため、その上
位０〜31ビットの単精度被演算データSXや単精度演算デ
ータSYに係る演算処理が終了するまで下位32〜63ビット
の単精度被演算データSXや単精度演算データSYの倍精度
演算処理ができなくなるためである。
このため、倍精度／単精度データを併用する演算処理
装置の単精度データの高速演算処理の妨げとなり、マイ
クロコンピュータ等の高機能、高性能化を図ることがで
きないという問題がある。
装置の単精度データの高速演算処理の妨げとなり、マイ
クロコンピュータ等の高機能、高性能化を図ることがで
きないという問題がある。
本発明は、かかる従来例の問題点に鑑み創作されたも
のであり、倍精度データ用のビット線やベクトルレジス
タのメモリ領域に「空き」を生じさせることなく、倍精
度データ用のビット線の上位，下位ビットに分けて単精
度データを伝送した場合であっても、該単精度データの
演算処理を高速に実行することが可能となる演算処理装
置及び演算処理方法の提供を目的とする。
のであり、倍精度データ用のビット線やベクトルレジス
タのメモリ領域に「空き」を生じさせることなく、倍精
度データ用のビット線の上位，下位ビットに分けて単精
度データを伝送した場合であっても、該単精度データの
演算処理を高速に実行することが可能となる演算処理装
置及び演算処理方法の提供を目的とする。
第１図は、本発明に係る第１の演算処理装置の原理
図，第２図は、本発明に係る第１の演算処理方法の原理
図，第３図は、本発明に係る第２の演算処理装置の原理
図及び第４図は、本発明に係る第２の演算処理方法の原
理図をそれぞれ示している。
図，第２図は、本発明に係る第１の演算処理方法の原理
図，第３図は、本発明に係る第２の演算処理装置の原理
図及び第４図は、本発明に係る第２の演算処理方法の原
理図をそれぞれ示している。
その原理的な装置は、出力のデータ幅が入力のデータ
幅と等しくなる浮動小数点方式のデータ同士を演算する
装置であって、前記浮動小数点方式のＮビットの倍精度
のデータ又は前記浮動小数点方式のN/2ビットの２組の
単精度のデータが転送可能な倍精度用のデータバスと、
前記N/2ビットの単精度のデータ同士の演算を行って前
記浮動小数点方式のN/2ビットの単精度の演算結果デー
タを出力する第１の演算器と、前記Ｎビットの倍精度の
データ同士の演算を行って前記浮動小数点方式のＮビッ
トの倍精度の演算結果データを出力する第２の演算器
と、前記倍精度の演算を行うときは、前記データバスか
らＮビットの倍精度のデータを受けて前記第２の演算器
に供給し、前記単精度の演算を行うときは、前記データ
バスからN/2ビットの単精度のデータの１組を入力して
第１の演算器に供給し、かつ、前記データバスからN/2
ビットの単精度のデータの他の１組を入力して倍精度の
データに変換した後、前記倍精度のデータを前記第２の
演算器に供給する第１のデータ変換器と、前記単精度の
演算の他の１組を行う前記第２の演算器がＮビットの倍
精度の演算結果データを出力するとき、該演算結果デー
タをN/2ビットの単精度の演算結果データに変換して出
力する第２のデータ変換器とを備えていることを特徴と
する。
幅と等しくなる浮動小数点方式のデータ同士を演算する
装置であって、前記浮動小数点方式のＮビットの倍精度
のデータ又は前記浮動小数点方式のN/2ビットの２組の
単精度のデータが転送可能な倍精度用のデータバスと、
前記N/2ビットの単精度のデータ同士の演算を行って前
記浮動小数点方式のN/2ビットの単精度の演算結果デー
タを出力する第１の演算器と、前記Ｎビットの倍精度の
データ同士の演算を行って前記浮動小数点方式のＮビッ
トの倍精度の演算結果データを出力する第２の演算器
と、前記倍精度の演算を行うときは、前記データバスか
らＮビットの倍精度のデータを受けて前記第２の演算器
に供給し、前記単精度の演算を行うときは、前記データ
バスからN/2ビットの単精度のデータの１組を入力して
第１の演算器に供給し、かつ、前記データバスからN/2
ビットの単精度のデータの他の１組を入力して倍精度の
データに変換した後、前記倍精度のデータを前記第２の
演算器に供給する第１のデータ変換器と、前記単精度の
演算の他の１組を行う前記第２の演算器がＮビットの倍
精度の演算結果データを出力するとき、該演算結果デー
タをN/2ビットの単精度の演算結果データに変換して出
力する第２のデータ変換器とを備えていることを特徴と
する。
本発明の第１の演算処理装置は、第１図において、任
意のデータフォーマットの被演算データＸ及び演算デー
タＹを浮動小数点方式のN/2ビットの２組の単精度の被
演算データSX1,SX2及び演算データSY1,SY2に変換した
り、又は、任意のデータフォーマットの被演算データＸ
及び演算データＹを浮動小数点方式のＮビットの倍精度
の被演算データWX及び演算データWYに変換したりする第
１のデータ変換手段11と、前記第１のデータ変換手段11
から出力された前記単精度の被演算データSX1及び演算
データSY1を入力して単精度演算を行い浮動小数点方式
のN/2ビットの単精度の演算結果データSOを出力する単
精度演算手段12と、前記第１のデータ変換手段11から出
力された前記倍精度の被演算データWX及び演算データWY
を入力して倍精度演算を行い浮動小数点方式のＮビット
の倍精度の演算結果データWOを出力する倍精度演算手段
13と、前記浮動小数点方式の単精度の演算結果データSO
又は前記浮動小数点方式の倍精度の演算結果データWOを
任意のデータフォーマットの演算結果データＺに変換す
る第２のデータ変換手段14とを備え、 前記第１のデータ変換手段11は、倍精度演算時に、前
記倍精度の被演算データWX及び演算データWYを前記倍精
度演算手段13に出力し、単精度演算時に、１組の前記単
精度の被演算データSX1及び演算データSY1を前記単精度
演算手段12に出力すると共に、１組の前記単精度の被演
算データSX2及び演算データSY2を倍精度の被演算データ
WX及び演算データWYに変換した後、前記倍精度の被演算
データWX及び演算データWYを前記倍精度演算手段13に出
力し、 第２のデータ変換手段14は、単精度の演算の１組を行
う前記倍精度演算手段13が、倍精度の演算結果データWO
を出力するとき、前記倍精度演算手段13の出力をN/2ビ
ットの演算結果データSOに変換して出力することを特徴
とする。
意のデータフォーマットの被演算データＸ及び演算デー
タＹを浮動小数点方式のN/2ビットの２組の単精度の被
演算データSX1,SX2及び演算データSY1,SY2に変換した
り、又は、任意のデータフォーマットの被演算データＸ
及び演算データＹを浮動小数点方式のＮビットの倍精度
の被演算データWX及び演算データWYに変換したりする第
１のデータ変換手段11と、前記第１のデータ変換手段11
から出力された前記単精度の被演算データSX1及び演算
データSY1を入力して単精度演算を行い浮動小数点方式
のN/2ビットの単精度の演算結果データSOを出力する単
精度演算手段12と、前記第１のデータ変換手段11から出
力された前記倍精度の被演算データWX及び演算データWY
を入力して倍精度演算を行い浮動小数点方式のＮビット
の倍精度の演算結果データWOを出力する倍精度演算手段
13と、前記浮動小数点方式の単精度の演算結果データSO
又は前記浮動小数点方式の倍精度の演算結果データWOを
任意のデータフォーマットの演算結果データＺに変換す
る第２のデータ変換手段14とを備え、 前記第１のデータ変換手段11は、倍精度演算時に、前
記倍精度の被演算データWX及び演算データWYを前記倍精
度演算手段13に出力し、単精度演算時に、１組の前記単
精度の被演算データSX1及び演算データSY1を前記単精度
演算手段12に出力すると共に、１組の前記単精度の被演
算データSX2及び演算データSY2を倍精度の被演算データ
WX及び演算データWYに変換した後、前記倍精度の被演算
データWX及び演算データWYを前記倍精度演算手段13に出
力し、 第２のデータ変換手段14は、単精度の演算の１組を行
う前記倍精度演算手段13が、倍精度の演算結果データWO
を出力するとき、前記倍精度演算手段13の出力をN/2ビ
ットの演算結果データSOに変換して出力することを特徴
とする。
本発明の第２の演算処理装置は、第３図に示すよう
に、第１の装置において、前記被演算データ、演算デー
タ及び演算結果データを格納する記憶手段15と、前記被
演算データ、演算データ及び演算結果データを伝送する
Ｎビットの倍精度用のデータ転送手段16とを備えている
ことを特徴とする。
に、第１の装置において、前記被演算データ、演算デー
タ及び演算結果データを格納する記憶手段15と、前記被
演算データ、演算データ及び演算結果データを伝送する
Ｎビットの倍精度用のデータ転送手段16とを備えている
ことを特徴とする。
本発明の第２の演算処理装置において、前記記憶手段
15は、データが並列に格納可能な所望のビットのメモリ
領域を有し、前記メモリ領域をｎ個に分割してｎ分の１
のビットの被演算データ、演算データ及び演算結果デー
タを該メモリ領域に格納するとき、ｎ個のメモリ領域毎
に被演算データ、演算データ及び演算結果データを対応
付けることを特徴とする。
15は、データが並列に格納可能な所望のビットのメモリ
領域を有し、前記メモリ領域をｎ個に分割してｎ分の１
のビットの被演算データ、演算データ及び演算結果デー
タを該メモリ領域に格納するとき、ｎ個のメモリ領域毎
に被演算データ、演算データ及び演算結果データを対応
付けることを特徴とする。
本発明の演算処理方法は、出力のデータ幅が入力のデ
ータ幅と等しくなる浮動小数点方式のデータ同士を演算
する方法であって、Ｎビットの倍精度の被演算データ及
び演算データ又はN/2ビットの２組の単精度の被演算デ
ータ及び演算データが転送可能な倍精度用のデータバス
を用いて倍精度演算又は２組の単精度演算を行う方法に
おいて、第２図に示すように、前記倍精度演算を行う時
は、ステップP1で前記データバスに倍精度の被演算デー
タ及び演算データを供給し、ステップP3で前記データバ
スから倍精度の被演算データ及び演算データを入力して
倍精度演算を行い浮動小数点方式のＮビットの倍精度の
演算結果データを求め、前記単精度演算を行う時は、ス
テップP1で前記データバスに２組の単精度の被演算デー
タ及び演算データを供給し、ステップP4で前記データバ
スから１組の単精度の被演算データ及び演算データを入
力してＮビットの倍精度の被演算データ及び演算データ
に変換し、ステップP6で前記データバスから他の１組の
単精度の被演算データ及び演算データを入力して単精度
演算を行い浮動小数点方式のN/2ビットの単精度の演算
結果データを求め、 前記単精度演算に並行して、ステップP5で前記変換さ
れたＮビットの倍精度の被演算データ及び演算データを
入力して倍精度演算を行い浮動小数点方式のＮビットの
倍精度の演算結果データを求め、 前記Ｎビットの倍精度の演算結果データをN/2ビット
の単精度の演算結果データに変換して出力することを特
徴とする。
ータ幅と等しくなる浮動小数点方式のデータ同士を演算
する方法であって、Ｎビットの倍精度の被演算データ及
び演算データ又はN/2ビットの２組の単精度の被演算デ
ータ及び演算データが転送可能な倍精度用のデータバス
を用いて倍精度演算又は２組の単精度演算を行う方法に
おいて、第２図に示すように、前記倍精度演算を行う時
は、ステップP1で前記データバスに倍精度の被演算デー
タ及び演算データを供給し、ステップP3で前記データバ
スから倍精度の被演算データ及び演算データを入力して
倍精度演算を行い浮動小数点方式のＮビットの倍精度の
演算結果データを求め、前記単精度演算を行う時は、ス
テップP1で前記データバスに２組の単精度の被演算デー
タ及び演算データを供給し、ステップP4で前記データバ
スから１組の単精度の被演算データ及び演算データを入
力してＮビットの倍精度の被演算データ及び演算データ
に変換し、ステップP6で前記データバスから他の１組の
単精度の被演算データ及び演算データを入力して単精度
演算を行い浮動小数点方式のN/2ビットの単精度の演算
結果データを求め、 前記単精度演算に並行して、ステップP5で前記変換さ
れたＮビットの倍精度の被演算データ及び演算データを
入力して倍精度演算を行い浮動小数点方式のＮビットの
倍精度の演算結果データを求め、 前記Ｎビットの倍精度の演算結果データをN/2ビット
の単精度の演算結果データに変換して出力することを特
徴とする。
本発明の第２の演算処理方法は、前記単精度演算時
に、N/2ビットの２組の単精度の被演算データ及びN/2ビ
ットの２組の単精度の演算データをメモリ領域に並列に
格納し、前記メモリ領域に格納された２組の被演算デー
タ及び２組の演算データをＮビットの倍精度用のデータ
バスに並列に転送することを特徴として、上記目的を達
成する。
に、N/2ビットの２組の単精度の被演算データ及びN/2ビ
ットの２組の単精度の演算データをメモリ領域に並列に
格納し、前記メモリ領域に格納された２組の被演算デー
タ及び２組の演算データをＮビットの倍精度用のデータ
バスに並列に転送することを特徴として、上記目的を達
成する。
本発明の原理的な装置の動作を説明する。浮動小数点
方式の２組の単精度を演算を行う場合、データバスはN/
2ビットの２組の単精度のデータを第１のデータ変換器
に並列に転送する。そして、第１のデータ変換器は、１
組のN/2ビットの単精度のデータを無変換のまま第２の
演算器に出力する。これにより、第１の演算器は、第１
のデータ変換器からのN/2ビットの単精度のデータを受
けて、単精度のデータ同士の単精度演算を行う。この結
果、入力のデータ幅と等しくなる浮動少数点方式のN/2
ビットの１組の単精度の結果データが第１の演算器から
出力される。
方式の２組の単精度を演算を行う場合、データバスはN/
2ビットの２組の単精度のデータを第１のデータ変換器
に並列に転送する。そして、第１のデータ変換器は、１
組のN/2ビットの単精度のデータを無変換のまま第２の
演算器に出力する。これにより、第１の演算器は、第１
のデータ変換器からのN/2ビットの単精度のデータを受
けて、単精度のデータ同士の単精度演算を行う。この結
果、入力のデータ幅と等しくなる浮動少数点方式のN/2
ビットの１組の単精度の結果データが第１の演算器から
出力される。
これに並行して、第１のデータ変換器は、他の１組の
N/2ビットの単精度のデータをＮビットの倍精度のデー
タに変換する。ここで変換された倍精度のデータは第１
のデータ変換器から第２の演算器へ出力される。これに
より、第２の演算器は、第１のデータ変換器によって変
換されたＮビットの倍精度のデータを受けて、倍精度の
データ同士の倍精度演算を行う。この結果、第２の演算
器から第２のデータ変換器へＮビットの倍精度の演算結
果データが出力される。このデータを受けた第２のデー
タ変換器は、第２の演算器からのＮビットの倍精度の演
算結果データをN/2ビットの単精度の結果データに変換
する。このデータ変換によって、入力のデータ幅に等し
くなる浮動小数点方式のN/2ビットの１組の単精度の結
果データが第２のデータ変換器から出力される。
N/2ビットの単精度のデータをＮビットの倍精度のデー
タに変換する。ここで変換された倍精度のデータは第１
のデータ変換器から第２の演算器へ出力される。これに
より、第２の演算器は、第１のデータ変換器によって変
換されたＮビットの倍精度のデータを受けて、倍精度の
データ同士の倍精度演算を行う。この結果、第２の演算
器から第２のデータ変換器へＮビットの倍精度の演算結
果データが出力される。このデータを受けた第２のデー
タ変換器は、第２の演算器からのＮビットの倍精度の演
算結果データをN/2ビットの単精度の結果データに変換
する。このデータ変換によって、入力のデータ幅に等し
くなる浮動小数点方式のN/2ビットの１組の単精度の結
果データが第２のデータ変換器から出力される。
なお、浮動小数点方式の倍精度の演算を行う場合は、
データバスがＮビットの倍精度のデータを第２の演算器
に転送する。これにより、第２の演算器はＮビットの倍
精度のデータを受けてＮビットのデータ同士の倍精度演
算を行う。この演算結果により、入力のデータ幅と等し
くなる浮動小数点方式のＮビットの倍精度の演算結果デ
ータが第２の演算器から出力される。
データバスがＮビットの倍精度のデータを第２の演算器
に転送する。これにより、第２の演算器はＮビットの倍
精度のデータを受けてＮビットのデータ同士の倍精度演
算を行う。この演算結果により、入力のデータ幅と等し
くなる浮動小数点方式のＮビットの倍精度の演算結果デ
ータが第２の演算器から出力される。
このように本発明の原理的な装置では、倍精度用のデ
ータバスを介してＮビットの倍精度のデータが転送され
てきた場合は、第２の演算器が倍精度演算を行い、この
データバスを介してN/2ビットの単精度の２組のデータ
が転送されてきた場合は、第１の演算器が１組の単精度
演算を行い、第２の演算器が１組の単精度演算を倍精度
演算に置換して行うので、倍精度用のデータバスをフル
に使用した浮動小数点方式の倍精度演算又は２組の単精
度演算を行うことができる。
ータバスを介してＮビットの倍精度のデータが転送され
てきた場合は、第２の演算器が倍精度演算を行い、この
データバスを介してN/2ビットの単精度の２組のデータ
が転送されてきた場合は、第１の演算器が１組の単精度
演算を行い、第２の演算器が１組の単精度演算を倍精度
演算に置換して行うので、倍精度用のデータバスをフル
に使用した浮動小数点方式の倍精度演算又は２組の単精
度演算を行うことができる。
本発明の第１の装置では、第１図に示すように第１の
データ変換手段11、単精度演算手段12、倍精度演算手段
13及び第２のデータ変換手段14とを具備している。
データ変換手段11、単精度演算手段12、倍精度演算手段
13及び第２のデータ変換手段14とを具備している。
例えば、任意のデータフォーマットの被演算データＸ
及び演算データＹが第１のデータ変換手段11に入力され
ると、第１のデータ変換手段11は、その被演算データＸ
を浮動小数点方式のN/2ビットの単精度の２組の被演算
データSX1,SX2に変換し、かつ、その演算データＹを浮
動小数点方式のN/2ビットの単精度の２組の演算データS
Y1,SY2に変換したり、又は、その被演算データＸを浮動
小数点方式のＮビットの倍精度の演算データWXに変換
し、かつ、その演算データＹを浮動小数点方式のＮビッ
トの倍精度の演算データWYに変換したりする。この際
に、倍精度演算モードＷの場合には、被演算データＸ及
び演算データＹに基づいて第１のデータ変換手段11から
倍精度演算手段13のみに倍精度被演算データWX及び倍精
度演算データWYが出力される。
及び演算データＹが第１のデータ変換手段11に入力され
ると、第１のデータ変換手段11は、その被演算データＸ
を浮動小数点方式のN/2ビットの単精度の２組の被演算
データSX1,SX2に変換し、かつ、その演算データＹを浮
動小数点方式のN/2ビットの単精度の２組の演算データS
Y1,SY2に変換したり、又は、その被演算データＸを浮動
小数点方式のＮビットの倍精度の演算データWXに変換
し、かつ、その演算データＹを浮動小数点方式のＮビッ
トの倍精度の演算データWYに変換したりする。この際
に、倍精度演算モードＷの場合には、被演算データＸ及
び演算データＹに基づいて第１のデータ変換手段11から
倍精度演算手段13のみに倍精度被演算データWX及び倍精
度演算データWYが出力される。
また、単精度演算モードＳの場合には、例えば、上位
ビットの被演算データＸ及び演算データＹに基づいて第
１のデータ変換手段11から単精度演算手段12に単精度被
演算データSX及び単精度演算データSYが出力され、か
つ、倍精度演算手段13に被演算データＸ及び演算データ
Ｙの下位ビットを変換処理した倍精度被演算データWX及
び倍精度演算データWYが出力される。
ビットの被演算データＸ及び演算データＹに基づいて第
１のデータ変換手段11から単精度演算手段12に単精度被
演算データSX及び単精度演算データSYが出力され、か
つ、倍精度演算手段13に被演算データＸ及び演算データ
Ｙの下位ビットを変換処理した倍精度被演算データWX及
び倍精度演算データWYが出力される。
このため、単精度被演算データSXと単精度演算データ
SYが単精度演算手段12に入力されると、該単精度演算手
段により単精度結果データSOが第２のデータ変換手段11
に出力される。これに併せて、倍精度被演算データWXと
倍精度演算データWYとが倍精度演算手段13に入力され、
該倍精度演算手段により倍精度結果データWOが第２のデ
ータ変換手段11に出力される。このことで、倍精度デー
タ用の転送手段（ビット線）の上位，下位ビットに単精
度被演算データSXや単精度演算データSYを分けて伝送す
ることができる。
SYが単精度演算手段12に入力されると、該単精度演算手
段により単精度結果データSOが第２のデータ変換手段11
に出力される。これに併せて、倍精度被演算データWXと
倍精度演算データWYとが倍精度演算手段13に入力され、
該倍精度演算手段により倍精度結果データWOが第２のデ
ータ変換手段11に出力される。このことで、倍精度デー
タ用の転送手段（ビット線）の上位，下位ビットに単精
度被演算データSXや単精度演算データSYを分けて伝送す
ることができる。
これにより、従来例のように「空き」を生じさせるこ
となく倍精度データ用の転送手段を有効に使用するこ
と、及び単精度演算処理と倍精度演算処理とが並行演算
処理されることから単精度演算モードＳの場合であって
も、該単程度データの演算処理を高速に実行することが
可能となる。
となく倍精度データ用の転送手段を有効に使用するこ
と、及び単精度演算処理と倍精度演算処理とが並行演算
処理されることから単精度演算モードＳの場合であって
も、該単程度データの演算処理を高速に実行することが
可能となる。
なお、本発明の第１の装置では、任意のデータフォー
マット、例えば、固定小数点方式のデータ同士の演算
を、浮動小数点方式の倍精度演算又は２組の単精度演算
に置き換えて行うことができる。
マット、例えば、固定小数点方式のデータ同士の演算
を、浮動小数点方式の倍精度演算又は２組の単精度演算
に置き換えて行うことができる。
さらに、本発明の第２の装置によれば、記憶手段15及
び倍精度データ用の転送手段16が具備されている。
び倍精度データ用の転送手段16が具備されている。
例えば、記憶手段15のビット幅φ＝64ビットに対して
２分の１のビット幅ｂ＝32ビットの被演算データX,演算
データＹ及び演算結果データＺが２個に分割されて、格
納され、かつ、２個に分割された被演算データＳX1,SX
2，演算データＳY1,SY2及び演算結果データＳZ1,SZ2の
格納位置が対応付けられている。
２分の１のビット幅ｂ＝32ビットの被演算データX,演算
データＹ及び演算結果データＺが２個に分割されて、格
納され、かつ、２個に分割された被演算データＳX1,SX
2，演算データＳY1,SY2及び演算結果データＳZ1,SZ2の
格納位置が対応付けられている。
このため、単精度演算モードＳの場合には、記憶手段
15により、例えば、上位・下位ビットの被演算データＳ
X1,SX2及び演算データＳY1,SY2の並行格納処理や倍精度
データ用の転送手段16により演算結果データＳZ1,SZ2の
並列転送処理をすることが可能となる。
15により、例えば、上位・下位ビットの被演算データＳ
X1,SX2及び演算データＳY1,SY2の並行格納処理や倍精度
データ用の転送手段16により演算結果データＳZ1,SZ2の
並列転送処理をすることが可能となる。
これにより、高速かつ、高性能のベクトルプロセッサ
等の演算処理装置を製造することが可能となる。
等の演算処理装置を製造することが可能となる。
また、本発明の第１の方法によれば、第２図に示すよ
うに、少なくとも、ステップP2で単精度演算モードの場
合には、ステップP4単精度被演算データSX及び単精度演
算データSYの一部を倍精度被演算データWX及び倍精度演
算データWYにデータ変換処理し、次いでステップP5で倍
精度演算処理をし、併せて、ステップP6で単精度演算処
理をしている。
うに、少なくとも、ステップP2で単精度演算モードの場
合には、ステップP4単精度被演算データSX及び単精度演
算データSYの一部を倍精度被演算データWX及び倍精度演
算データWYにデータ変換処理し、次いでステップP5で倍
精度演算処理をし、併せて、ステップP6で単精度演算処
理をしている。
このため、従来例のように上位ビットの単精度被演算
データSXや単精度演算データSYに係る演算処理の終了を
持って下位ビットの単精度被演算データSXや単精度演算
データSYに係る演算を処理することなく、上位ビットの
被演算データＸ及び演算データＹと下位ビットの被演算
データＸ及び演算データＹとに基づいて同時に演算処理
に移行することができる。このことで、ステップP7にお
いて、単精度演算処理と倍精度演算処理とに基づいて演
算結果処理をすることが可能となる。
データSXや単精度演算データSYに係る演算処理の終了を
持って下位ビットの単精度被演算データSXや単精度演算
データSYに係る演算を処理することなく、上位ビットの
被演算データＸ及び演算データＹと下位ビットの被演算
データＸ及び演算データＹとに基づいて同時に演算処理
に移行することができる。このことで、ステップP7にお
いて、単精度演算処理と倍精度演算処理とに基づいて演
算結果処理をすることが可能となる。
これにより、単精度演算モードＳの場合であっても、
該単精度データの演算処理を高速に実行することが可能
となる。
該単精度データの演算処理を高速に実行することが可能
となる。
また、本発明の第２の方法によれば、第４図に示すよ
うに、ステップP2で単精度演算モードＳの場合には、予
め、ステップP4aで単精度被演算データSX又は単精度演
算データSYの並列格納処理をし、さらに、ステップP4b
で並列格納処理された単精度被演算データSX又は単精度
演算データSYに基づいて並列転送処理をしている。
うに、ステップP2で単精度演算モードＳの場合には、予
め、ステップP4aで単精度被演算データSX又は単精度演
算データSYの並列格納処理をし、さらに、ステップP4b
で並列格納処理された単精度被演算データSX又は単精度
演算データSYに基づいて並列転送処理をしている。
このため、従来例のように、倍精度データ用のビット
線の下位ビットやベクトルレジスタのメモリ領域に「空
き」を生じさせることなく有効に使用すること、及び演
算処理を高速、かつ、効率良く実行することが可能とな
る。
線の下位ビットやベクトルレジスタのメモリ領域に「空
き」を生じさせることなく有効に使用すること、及び演
算処理を高速、かつ、効率良く実行することが可能とな
る。
これにより、高速かつ高性能のベクトルプロッセサ等
の演算処理装置を製造することが可能となる。
の演算処理装置を製造することが可能となる。
次に図を参照しながら本発明の実施例について説明を
する。
する。
第５〜第14図は、本発明の実施例に係る演算処理装置
及び演算処理方法を説明する図である。
及び演算処理方法を説明する図である。
（ｉ）第１の実施例の説明 第５図は、本発明の第１の実施例に係る演算処理装置
の構成図を示している。
の構成図を示している。
図において、例えば、64ビット倍精度データや32ビッ
ト単精度データに基づいて加算処理する演算処理装置
は、第１のフォーマット変換回路21,単精度加算器22,倍
精度加算器23,第２のフォーマット変換回路24及び64ビ
ット線26A,26B等から成る。
ト単精度データに基づいて加算処理する演算処理装置
は、第１のフォーマット変換回路21,単精度加算器22,倍
精度加算器23,第２のフォーマット変換回路24及び64ビ
ット線26A,26B等から成る。
すなわち、21は第１のデータ変換手段11の一実施例と
なる第１のフォーマット変換回路であり、単精度演算用
フォーマット変換回路21A,第１の倍精度演算用フォーマ
ット変換回路21B,第２の倍精度演算用のフォーマット変
換回路21C及び加算器入力セレクタ21Dから成る。
なる第１のフォーマット変換回路であり、単精度演算用
フォーマット変換回路21A,第１の倍精度演算用フォーマ
ット変換回路21B,第２の倍精度演算用のフォーマット変
換回路21C及び加算器入力セレクタ21Dから成る。
単精度演算用フォーマット変換回路21Aは、被演算デ
ータＸ及び演算データＹが単精度演算モードＳの場合
に、上位32ビットの単精度被演算データＳX1，単精度演
算データＳY1を単精度演算用のフォーマットに変換処理
して、例えば、上位ビットの被加数データＳFX1及び加
数データＳFY1を単精度加算器２に出力するものであ
る。
ータＸ及び演算データＹが単精度演算モードＳの場合
に、上位32ビットの単精度被演算データＳX1，単精度演
算データＳY1を単精度演算用のフォーマットに変換処理
して、例えば、上位ビットの被加数データＳFX1及び加
数データＳFY1を単精度加算器２に出力するものであ
る。
また、第１の倍精度演算用フォーマット変換回路21B
は、同様に単精度演算モードＳの場合に、下位32ビット
の単精度被演算データＳX2,単精度演算データＳY2を倍
精度演算用のフォーマットに変換処理して、例えば、下
位ビットの被加数データＳFX2及び加数データＳFY2を入
力セレクタ21Dに出力するものである。
は、同様に単精度演算モードＳの場合に、下位32ビット
の単精度被演算データＳX2,単精度演算データＳY2を倍
精度演算用のフォーマットに変換処理して、例えば、下
位ビットの被加数データＳFX2及び加数データＳFY2を入
力セレクタ21Dに出力するものである。
さらに、第２の倍精度演算用フォーマット変換回路21
Cは、被演算データＸ及び演算データＹが倍精度演算モ
ードＷの場合に、64ビットの倍精度被演算データWX,倍
精度演算データWYを倍精度演算用のフォーマットに変換
処理して、例えば、64ビットの被加数データＷFX及び加
数データＷFYを入力セレクタ21Dに出力するものであ
る。
Cは、被演算データＸ及び演算データＹが倍精度演算モ
ードＷの場合に、64ビットの倍精度被演算データWX,倍
精度演算データWYを倍精度演算用のフォーマットに変換
処理して、例えば、64ビットの被加数データＷFX及び加
数データＷFYを入力セレクタ21Dに出力するものであ
る。
なお、加算器入力セレクタ21Dは、単精度／倍精度演
算モードS,Wに基づいて下位ビットの被加数データＷFX2
及び加数データＷFY2又は64ビットの被加数データＷFX
及び加数データＷFYを倍精度加算器23に選択出力するも
のである。
算モードS,Wに基づいて下位ビットの被加数データＷFX2
及び加数データＷFY2又は64ビットの被加数データＷFX
及び加数データＷFYを倍精度加算器23に選択出力するも
のである。
22は単精度演算手段12の一実施例となる単精度加算器
であり、単精度演算モードＳの場合に、単精度演算用の
フォーマットに変換処理された上位ビットの被加数デー
タＳFX1及び加数データＳFY1を加算処理して単精度演算
結果データＳF0を出力するものである。
であり、単精度演算モードＳの場合に、単精度演算用の
フォーマットに変換処理された上位ビットの被加数デー
タＳFX1及び加数データＳFY1を加算処理して単精度演算
結果データＳF0を出力するものである。
23は倍精度演算手段13の一実施例となる倍精度加算器
であり、単精度演算モードＳの場合に、倍精度演算用の
フォーマットに変換処理された上位ビットの被加数デー
タＳFX1及び加数データＳFY1や倍精度演算モードＷの場
合の倍精度演算用のフォーマットに変換処理された64ビ
ット被加数データＷFX及び加数データＷFYを加算処理し
て倍精度演算結果データＷF0を出力するものである。な
お、両加算器22,23の内部回路や取り扱うデータ等につ
いては、第6,第７図において詳述する。
であり、単精度演算モードＳの場合に、倍精度演算用の
フォーマットに変換処理された上位ビットの被加数デー
タＳFX1及び加数データＳFY1や倍精度演算モードＷの場
合の倍精度演算用のフォーマットに変換処理された64ビ
ット被加数データＷFX及び加数データＷFYを加算処理し
て倍精度演算結果データＷF0を出力するものである。な
お、両加算器22,23の内部回路や取り扱うデータ等につ
いては、第6,第７図において詳述する。
24は第２のデータ変換手段14の一実施例となる第２の
フォーマット変換回路であり、第１の単精度データ変換
回路24A,第２の単精度データ変換回路24B,倍精度データ
変換24C及びビット線出力セレクタ24Dから成る。
フォーマット変換回路であり、第１の単精度データ変換
回路24A,第２の単精度データ変換回路24B,倍精度データ
変換24C及びビット線出力セレクタ24Dから成る。
第１の単精度データ変換回路24Aは、単精度演算モー
ドＳの場合に、単精度演算用のフォーマットに変換処理
されている上位32ビットの単精度演算結果データＳF0を
データ変換処理して単精度結果データSOをビット線出力
セレクタ24Dに出力するものである。
ドＳの場合に、単精度演算用のフォーマットに変換処理
されている上位32ビットの単精度演算結果データＳF0を
データ変換処理して単精度結果データSOをビット線出力
セレクタ24Dに出力するものである。
また、第２の単精度データ変換回路24Bは、同様に単
精度演算モードＳの場合に、倍精度演算用のフォーマッ
トに変換処理されている下位32ビットの倍精度演算結果
データＷF0をデータ変換処理して単精度結果データSOを
出力するものである。
精度演算モードＳの場合に、倍精度演算用のフォーマッ
トに変換処理されている下位32ビットの倍精度演算結果
データＷF0をデータ変換処理して単精度結果データSOを
出力するものである。
さらに、倍精度データ変換回路21Cは、倍精度演算モ
ードＷの場合に、倍精度演算用のフォーマットに変換処
理されている64ビットの倍精度演算結果データＷF0をデ
ータ変換処理して倍精度結果データWOをビット線出力セ
レクタ24Dに出力するものである。
ードＷの場合に、倍精度演算用のフォーマットに変換処
理されている64ビットの倍精度演算結果データＷF0をデ
ータ変換処理して倍精度結果データWOをビット線出力セ
レクタ24Dに出力するものである。
なお、ビット線出力セレクタ24Dは、単精度／倍精度
演算モードS,Wに基づいて上位32ビットの単精度結果デ
ータSO,下位32ビットの単精度結果データSOや倍精度結
果データWOを結果データＺとして選択出力するものであ
る。
演算モードS,Wに基づいて上位32ビットの単精度結果デ
ータSO,下位32ビットの単精度結果データSOや倍精度結
果データWOを結果データＺとして選択出力するものであ
る。
また、26A,26Bは転送手段16の一実施例となる64ビッ
ト線であり、倍精度演算モードＷの場合に、被演算デー
タＸ及び演算データＹとして、64ビットの倍精度被演算
データWX及び倍精度演算データWYを伝送する。また、単
精度演算モードＳの場合に、64ビット線26Aが被演算デ
ータＸとして、上位32ビットに単精度被演算データＳX1
及び下位32ビットに単精度被演算データＳX2を電送し、
64ビット線26Bが演算データＹとして上位32ビットに単
精度演算データＳY1及び下位32ビットに単精度被演算デ
ータＳY2を伝送するものである。
ト線であり、倍精度演算モードＷの場合に、被演算デー
タＸ及び演算データＹとして、64ビットの倍精度被演算
データWX及び倍精度演算データWYを伝送する。また、単
精度演算モードＳの場合に、64ビット線26Aが被演算デ
ータＸとして、上位32ビットに単精度被演算データＳX1
及び下位32ビットに単精度被演算データＳX2を電送し、
64ビット線26Bが演算データＹとして上位32ビットに単
精度演算データＳY1及び下位32ビットに単精度被演算デ
ータＳY2を伝送するものである。
第６図は、本発明の各実施例に係る単精度／倍精度加
算器の構成図である。
算器の構成図である。
図において、第1,第２の実施例に用いられる単精度加
算器22及び倍精度加算器23は、浮動少数点方式の加算処
理をする加算器の場合、符号部制御回路221,指数部比較
回路222,仮数部選択回路223,シフト回路224,ALU（演算
器）225及び数値丸め正規化回路226から成る。
算器22及び倍精度加算器23は、浮動少数点方式の加算処
理をする加算器の場合、符号部制御回路221,指数部比較
回路222,仮数部選択回路223,シフト回路224,ALU（演算
器）225及び数値丸め正規化回路226から成る。
符号部制御回路221は、第７図（ａ）に示すように単
精度／倍精度演算用のフォーマットに変換処理された単
精度データSDや倍精度データWDの符号部Sa,Sbの制御処
理をして第１の制御信号S1を出力するものである。ま
た、指数部比較回路222は、同様に、単精度データSDや
倍精度データWDの指数部Ea,Ebの比較処理をして第２〜
第４の制御信号S2〜S4を出力するものである。
精度／倍精度演算用のフォーマットに変換処理された単
精度データSDや倍精度データWDの符号部Sa,Sbの制御処
理をして第１の制御信号S1を出力するものである。ま
た、指数部比較回路222は、同様に、単精度データSDや
倍精度データWDの指数部Ea,Ebの比較処理をして第２〜
第４の制御信号S2〜S4を出力するものである。
仮数部選択回路223は、指数部比較回路222からの第４
の制御信号S4に基づいて単精度データSDや倍精度データ
WDの加数部Fa,被加数部Fbの選択処理をし、仮数部信号
ＳFa，被加数部信号ＳFbを出力するものである。シフト
回路224は、指数部比較回路222からの第３の制御信号S3
に基づいて被加数部信号ＳFbをシフトして被加数部シフ
ト信号ＳFCを出力するものである。ALU（演算器）225
は、加数部信号ＳFa及び被加数部シフト信号ＳFCを演算
処理して、その処理結果データS00を出力するものであ
る。
の制御信号S4に基づいて単精度データSDや倍精度データ
WDの加数部Fa,被加数部Fbの選択処理をし、仮数部信号
ＳFa，被加数部信号ＳFbを出力するものである。シフト
回路224は、指数部比較回路222からの第３の制御信号S3
に基づいて被加数部信号ＳFbをシフトして被加数部シフ
ト信号ＳFCを出力するものである。ALU（演算器）225
は、加数部信号ＳFa及び被加数部シフト信号ＳFCを演算
処理して、その処理結果データS00を出力するものであ
る。
数値丸め正規化回路226は、符号部制御回路221からの
第１の制御信号S1と指数部比較回路222からの第３の制
御信号S3に基づいて、処理結果データS00の数値丸め正
規化処理をして単精度／倍精度演算用のフォーマットに
変換処理された単精度演算結果データＳF0及び倍精度演
算結果データＷF0を出力するものである。
第１の制御信号S1と指数部比較回路222からの第３の制
御信号S3に基づいて、処理結果データS00の数値丸め正
規化処理をして単精度／倍精度演算用のフォーマットに
変換処理された単精度演算結果データＳF0及び倍精度演
算結果データＷF0を出力するものである。
第７図（ａ）〜（ｃ）は、本発明の各実施例に係るデ
ータフォーマット図であり、同図（ａ）は、単精度デー
タや倍精度データのフォーマット図をそれぞれ示してい
る。
ータフォーマット図であり、同図（ａ）は、単精度デー
タや倍精度データのフォーマット図をそれぞれ示してい
る。
同図（ａ）において、SDは単精度データフォーマット
であり、単精度演算モードＳの場合の被演算データＸ及
び演算データＹを構成するものである。例えば、32ビッ
トの場合、IBM等の規格（IEE754−1985）によれば、符
号部Ｓが第０ビット，指数部Ｅが第１〜第８ビット，仮
数部Ｆが第９〜第31ビットに納められている。
であり、単精度演算モードＳの場合の被演算データＸ及
び演算データＹを構成するものである。例えば、32ビッ
トの場合、IBM等の規格（IEE754−1985）によれば、符
号部Ｓが第０ビット，指数部Ｅが第１〜第８ビット，仮
数部Ｆが第９〜第31ビットに納められている。
また、WDは倍精度データフォーマットであり、倍精度
演算モードＷの場合の被演算データＸ及び演算データＹ
を構成するものである。例えば、64ビットの場合、同規
格によれば、符号部Ｓが第０ビット，指数部Ｅが第１〜
第11ビット，仮数部Ｆが第12〜第63ビットに納められて
いる。
演算モードＷの場合の被演算データＸ及び演算データＹ
を構成するものである。例えば、64ビットの場合、同規
格によれば、符号部Ｓが第０ビット，指数部Ｅが第１〜
第11ビット，仮数部Ｆが第12〜第63ビットに納められて
いる。
同図（ｂ）は、単精度演算モードＳ時に、倍精度デー
タ用のビット線26aや26bに格納される単精度被演算デー
タＳX1,SX2及び単精度演算データＳY1,SY2のフォーマッ
ト図をそれぞれ示している。
タ用のビット線26aや26bに格納される単精度被演算デー
タＳX1,SX2及び単精度演算データＳY1,SY2のフォーマッ
ト図をそれぞれ示している。
例えば、加算処理をする場合には、64ビット線26Aの
上位０〜31ビットに単精度被演算データＳX1となる被加
数が格納され、その下位32〜63ビットに単精度被演算
データＳX2となる被加数が格納される。また、64ビッ
ト線26Bの上位０〜31ビットに単精度演算データＳY1と
なる加数が格納され、その下位32〜63ビットに単精度
演算データＳY2となる加数が格納される。
上位０〜31ビットに単精度被演算データＳX1となる被加
数が格納され、その下位32〜63ビットに単精度被演算
データＳX2となる被加数が格納される。また、64ビッ
ト線26Bの上位０〜31ビットに単精度演算データＳY1と
なる加数が格納され、その下位32〜63ビットに単精度
演算データＳY2となる加数が格納される。
同図（ｃ）は、単精度演算モードＳ時に、倍精度デー
タ用のビット線26Aや26Bに格納される単精度演算結果デ
ータＳZ1,SZ2のフォーマット図をそれぞれ示している。
タ用のビット線26Aや26Bに格納される単精度演算結果デ
ータＳZ1,SZ2のフォーマット図をそれぞれ示している。
例えば、加算処理結果を伝送する場合には、64ビット
線26Cの上位０〜31ビットに単精度演算結果データＳZ1
となる結果が格納され、その下位32〜63ビットに単精
度演算結果データＳX2となる結果が格納される。
線26Cの上位０〜31ビットに単精度演算結果データＳZ1
となる結果が格納され、その下位32〜63ビットに単精
度演算結果データＳX2となる結果が格納される。
このようにして、本発明の実施例に係る第１の装置に
よれば、第５図に示すように第１のフォーマット変換回
路21,単精度加算器22,倍精度加算器23及び第２のフォー
マット変換回路24とが具備されている。
よれば、第５図に示すように第１のフォーマット変換回
路21,単精度加算器22,倍精度加算器23及び第２のフォー
マット変換回路24とが具備されている。
例えば、被演算データＸと演算データＹとが第１のフ
ォーマット変換回路21に入力されると、単精度被演算デ
ータSX,単精度演算データSY,倍精度被演算データWX,倍
精度演算データWYが出力される。この際に、倍精度演算
モードＷの場合には、被演算データＸ及び演算データＹ
に基づいて第１のフォーマット変換回路21から倍精度加
算器23のみに倍精度被演算データWX及び倍精度演算デー
タWYが出力される。
ォーマット変換回路21に入力されると、単精度被演算デ
ータSX,単精度演算データSY,倍精度被演算データWX,倍
精度演算データWYが出力される。この際に、倍精度演算
モードＷの場合には、被演算データＸ及び演算データＹ
に基づいて第１のフォーマット変換回路21から倍精度加
算器23のみに倍精度被演算データWX及び倍精度演算デー
タWYが出力される。
また、単精度演算モードＳの場合には、64ビット線26
Aを介して分割伝送されてくる上位０〜31ビットの単精
度被演算データＳX1＝被加数と64ビット線26Bを介し
て分割伝送されてくる上位０〜31ビットの単精度演算デ
ータＳY1＝加数とが第２のフォーマット変換回路24か
ら単精度加算器22に出力される。
Aを介して分割伝送されてくる上位０〜31ビットの単精
度被演算データＳX1＝被加数と64ビット線26Bを介し
て分割伝送されてくる上位０〜31ビットの単精度演算デ
ータＳY1＝加数とが第２のフォーマット変換回路24か
ら単精度加算器22に出力される。
かつ、64ビット線26Aを介して分割伝送されてくる下
位32〜63ビットに単精度被演算データＳX2＝被加数と
64ビット線26Bを介して分割伝送されてくる下位32〜63
ビットの単精度演算データＳY1＝加数とが第２のフォ
ーマット変換回路24からの倍精度加算器23に出力され
る。
位32〜63ビットに単精度被演算データＳX2＝被加数と
64ビット線26Bを介して分割伝送されてくる下位32〜63
ビットの単精度演算データＳY1＝加数とが第２のフォ
ーマット変換回路24からの倍精度加算器23に出力され
る。
このため、上位０〜31ビットの単精度被演算データＳ
X1＝被加数と上位０〜31ビットの単精度演算データＳ
Y1＝加数とが単精度加算器22に入力されると、該単精
度加算器22により単精度結果データSOが第２のフォーマ
ット変換回路24により出力される。これに併せて、下位
32〜63ビットの単精度被演算データＳX2＝被加数と下
位32〜63ビットの単精度演算データＳY1＝加数とが第
１のフォーマット変換回路22でフォーマット変換され、
そのフォーマット変換れた倍精度被演算データＷFXと倍
精度演算データＷFYとが倍精度加算器23に入力される。
これにより、倍精度加算器23より倍精度結果データWOが
第２のフォーマット変換回路24に出力される。このこと
で、64ビット線26Cの上位，下位ビットに単精度結果デ
ータＳZ1やＳZ2を分けて伝送することができる。
X1＝被加数と上位０〜31ビットの単精度演算データＳ
Y1＝加数とが単精度加算器22に入力されると、該単精
度加算器22により単精度結果データSOが第２のフォーマ
ット変換回路24により出力される。これに併せて、下位
32〜63ビットの単精度被演算データＳX2＝被加数と下
位32〜63ビットの単精度演算データＳY1＝加数とが第
１のフォーマット変換回路22でフォーマット変換され、
そのフォーマット変換れた倍精度被演算データＷFXと倍
精度演算データＷFYとが倍精度加算器23に入力される。
これにより、倍精度加算器23より倍精度結果データWOが
第２のフォーマット変換回路24に出力される。このこと
で、64ビット線26Cの上位，下位ビットに単精度結果デ
ータＳZ1やＳZ2を分けて伝送することができる。
これにより、従来例のように「空き」を生じさせるこ
となく倍精度データ用の64ビット線26A〜26Cを有効に使
用すること、及び単精度演算処理と倍精度演算処理とが
並行演算処理されることから単精度演算モードＳの場合
であっても、該単精度データの演算処理を高速に実行す
ることが可能となる。
となく倍精度データ用の64ビット線26A〜26Cを有効に使
用すること、及び単精度演算処理と倍精度演算処理とが
並行演算処理されることから単精度演算モードＳの場合
であっても、該単精度データの演算処理を高速に実行す
ることが可能となる。
次に、本発明の第１の実施例に係る演算処理方法につ
いて当該第１の装置の動作を補足しながら説明をする。
いて当該第１の装置の動作を補足しながら説明をする。
第８図は、本発明の第１の実施例に係る加算処理方法
のフローチャートであり、第9,第10図は、その単精度／
倍精度演算モード時の補足説明図である。
のフローチャートであり、第9,第10図は、その単精度／
倍精度演算モード時の補足説明図である。
第８図において、例えば、64ビット倍精度データや32
ビット単精度データに基づいて加算処理する方法は、ま
ず、ステップP1で単精度／倍精度演算モードに基づい
て、被演算データＸ及び演算データＹの入力処理をす
る。この際に、単精度演算モードＳの場合には、単精度
データフォーマットSDに基づいて浮動少数点方式の被演
算データＸ及び演算データＹが64ビット線26A,26Bによ
り伝送されてくる。また、倍精度演算モードＷの場合に
は、倍精度データフォーマットWDに基づいて浮動少数点
方式の被演算データＸ及び演算データＹが64ビット線26
A,26Bにより伝送されてくる。
ビット単精度データに基づいて加算処理する方法は、ま
ず、ステップP1で単精度／倍精度演算モードに基づい
て、被演算データＸ及び演算データＹの入力処理をす
る。この際に、単精度演算モードＳの場合には、単精度
データフォーマットSDに基づいて浮動少数点方式の被演
算データＸ及び演算データＹが64ビット線26A,26Bによ
り伝送されてくる。また、倍精度演算モードＷの場合に
は、倍精度データフォーマットWDに基づいて浮動少数点
方式の被演算データＸ及び演算データＹが64ビット線26
A,26Bにより伝送されてくる。
次に、ステップP2で倍精度演算モードの場合には、ス
テップP3で倍精度被演算データWX及び倍精度演算データ
WYに基づいて倍精度加算処理をする。この際の処理は、
第５図，第９図（ａ），（ｂ）に示すように、第１のフ
ォーマット変換回路21により倍精度演算用のフォーマッ
トに変換処理された64ビットの被加数データＷFX及び加
数データＷFYが倍精度加算器23により加算処理されて、
その倍精度演算結果データＷF0が出力される。
テップP3で倍精度被演算データWX及び倍精度演算データ
WYに基づいて倍精度加算処理をする。この際の処理は、
第５図，第９図（ａ），（ｂ）に示すように、第１のフ
ォーマット変換回路21により倍精度演算用のフォーマッ
トに変換処理された64ビットの被加数データＷFX及び加
数データＷFYが倍精度加算器23により加算処理されて、
その倍精度演算結果データＷF0が出力される。
次いで、ステップP2で単精度演算モードの場合には、
ステップP4で下位32〜63ビットの単精度被演算データＳ
X2＝被加数と下位32〜63ビットの単精度演算データＳ
Y2＝加数とを倍精度被演算データＷFX2及び倍精度演
算データＷFY2に変換処理する。この際の変換処理は、
第５図，第10図（ａ），（ｂ）に示すように、まず、第
１のフォーマット変換回路22により、両データＳX2,SY1
がフォーマット変換される。なお、第10図（ａ）では、
単精度被演算データＷFX2についてのみを記載してい
る。そのフォーマット変換れた倍精度被演算データＷFX
2と倍精度演算データＷFY2とが倍精度加算器23に入力さ
れる。
ステップP4で下位32〜63ビットの単精度被演算データＳ
X2＝被加数と下位32〜63ビットの単精度演算データＳ
Y2＝加数とを倍精度被演算データＷFX2及び倍精度演
算データＷFY2に変換処理する。この際の変換処理は、
第５図，第10図（ａ），（ｂ）に示すように、まず、第
１のフォーマット変換回路22により、両データＳX2,SY1
がフォーマット変換される。なお、第10図（ａ）では、
単精度被演算データＷFX2についてのみを記載してい
る。そのフォーマット変換れた倍精度被演算データＷFX
2と倍精度演算データＷFY2とが倍精度加算器23に入力さ
れる。
さらに、ステップP5で変換処理された倍精度被演算デ
ータＷFX2及び倍精度演算データＷFY2に基づいて倍精度
加算処理をする。この際の処理は、同様に、第１のフォ
ーマット変換回路21により倍精度演算用のフォーマット
に変換処理された64ビットの被加数データＷFX2及び加
数データＷFY2が倍精度加算器23により加算処理され
て、その倍精度演算結果データＷF0が出力される（第５
図，第10図（ａ），（ｂ）参照）。
ータＷFX2及び倍精度演算データＷFY2に基づいて倍精度
加算処理をする。この際の処理は、同様に、第１のフォ
ーマット変換回路21により倍精度演算用のフォーマット
に変換処理された64ビットの被加数データＷFX2及び加
数データＷFY2が倍精度加算器23により加算処理され
て、その倍精度演算結果データＷF0が出力される（第５
図，第10図（ａ），（ｂ）参照）。
併せて、ステップP6で変換処理されなかった上位０〜
31ビットの単精度被演算データＳX1＝被加数と上位０
〜31ビットの単精度演算データＳY1＝加数とに基づい
て単精度加算処理をする。この際の処理は、同様に、第
１のフォーマット変換回路21により単精度演算用のフォ
ーマットに変換処理された32ビットの被加数データＳFX
及び加数データＳFYが単精度加算器22により加算処理さ
れて、その単精度演算結果データＳF0が出力される（第
５図，第10図（ａ），（ｂ）参照）。
31ビットの単精度被演算データＳX1＝被加数と上位０
〜31ビットの単精度演算データＳY1＝加数とに基づい
て単精度加算処理をする。この際の処理は、同様に、第
１のフォーマット変換回路21により単精度演算用のフォ
ーマットに変換処理された32ビットの被加数データＳFX
及び加数データＳFYが単精度加算器22により加算処理さ
れて、その単精度演算結果データＳF0が出力される（第
５図，第10図（ａ），（ｂ）参照）。
その後、ステップP7で演算結果処理をする。この際の
処理は、第２のフォーマット変換回路24の第１の単精度
データ変換回路24A,第２の単精度データ変換回路24B,倍
精度データ変換24C及びビット線出力セレクタ24Dによ
り、単精度演算モードＳの場合には、単精度演算用のフ
ォーマットに変換処理されている上位・下位32ビット×
２の単精度演算結果データＳF0がデータ変換処理され
て、その単精度結果データSOが64ビット線26Cに出力さ
れる。また、倍精度演算モードＷの場合には、倍精度演
算用のフォーマットに変換処理されている64ビットの倍
精度演算結果データＷF0がデータ変換処理され、その倍
精度結果データWOが64ビット線26Aに出力される（第５
図，第９図（ｃ），第10図（ｃ）参照）。
処理は、第２のフォーマット変換回路24の第１の単精度
データ変換回路24A,第２の単精度データ変換回路24B,倍
精度データ変換24C及びビット線出力セレクタ24Dによ
り、単精度演算モードＳの場合には、単精度演算用のフ
ォーマットに変換処理されている上位・下位32ビット×
２の単精度演算結果データＳF0がデータ変換処理され
て、その単精度結果データSOが64ビット線26Cに出力さ
れる。また、倍精度演算モードＷの場合には、倍精度演
算用のフォーマットに変換処理されている64ビットの倍
精度演算結果データＷF0がデータ変換処理され、その倍
精度結果データWOが64ビット線26Aに出力される（第５
図，第９図（ｃ），第10図（ｃ）参照）。
これにより、64ビット倍精度データや32ビット単精度
データに基づいて加算処理することができる。
データに基づいて加算処理することができる。
このようにして、本発明の第１の実施例に係る加算処
理方法によれば、第８図に示すように、少なくとも、ス
テップP2で単精度演算モードの場合には、ステップP4で
下位32〜63ビットの単精度被演算データＳX2＝被加数
と下位32〜63ビットの単精度演算データＳY2＝加数と
を倍精度被演算データＷFX2及び倍精度演算データＷFY2
に変換処理し、次いでステップP5で倍精度加算処理を
し、併せて、ステップP6で単精度加算処理をしている。
理方法によれば、第８図に示すように、少なくとも、ス
テップP2で単精度演算モードの場合には、ステップP4で
下位32〜63ビットの単精度被演算データＳX2＝被加数
と下位32〜63ビットの単精度演算データＳY2＝加数と
を倍精度被演算データＷFX2及び倍精度演算データＷFY2
に変換処理し、次いでステップP5で倍精度加算処理を
し、併せて、ステップP6で単精度加算処理をしている。
このため、従来例のように上位０〜31ビットの単精度
被演算データSXや単精度演算データSYに係る演算処理の
終了を待って下位32〜63ビットの単精度被演算データSX
や単精度演算データSYに係る加算処理をすることなく、
上位０〜31ビットの単精度被演算データＳX1＝被加算
と上位０〜31ビットの単精度演算データＳY1＝加数と
による単精度加算処理と、下位32〜63ビットの単精度被
演算データＳX2＝被加数及び下位32〜63ビットの単精
度演算データＳY2＝加数を倍精度被演算データＷFX2
及び倍精度演算データＷFY2にそれぞれ変換処理したデ
ータによる倍精度加算処理とを同時に実行することが可
能となる。このことで、ステップP7において、単精度演
算処理と倍精度演算処理とに基づいて同時に演算結果処
理をすることが可能となる。
被演算データSXや単精度演算データSYに係る演算処理の
終了を待って下位32〜63ビットの単精度被演算データSX
や単精度演算データSYに係る加算処理をすることなく、
上位０〜31ビットの単精度被演算データＳX1＝被加算
と上位０〜31ビットの単精度演算データＳY1＝加数と
による単精度加算処理と、下位32〜63ビットの単精度被
演算データＳX2＝被加数及び下位32〜63ビットの単精
度演算データＳY2＝加数を倍精度被演算データＷFX2
及び倍精度演算データＷFY2にそれぞれ変換処理したデ
ータによる倍精度加算処理とを同時に実行することが可
能となる。このことで、ステップP7において、単精度演
算処理と倍精度演算処理とに基づいて同時に演算結果処
理をすることが可能となる。
これにより、単精度演算モードＳの場合であっても、
該単精度データの演算処理を高速に実行することが可能
となる。
該単精度データの演算処理を高速に実行することが可能
となる。
（ii）第２の実施例の説明 第11図は、本発明の第２の実施例に係る演算処理装置
の構成図である。
の構成図である。
図において、第１の実施例と異なるのは、第２の実施
例では第１の実施例に係る演算処理装置にベクトルレジ
スタ25が付加され、ベクトルプロッセサを構成するもの
である。
例では第１の実施例に係る演算処理装置にベクトルレジ
スタ25が付加され、ベクトルプロッセサを構成するもの
である。
すなわち、25は記憶手段15の一実施例となるベクトル
レジスタであり、被演算データX,演算データＹを連続し
て格納し、それを順番に読み出して先の第１の実施例に
係る演算処理装置の第１のフォーマット変換回路21に出
力するものである。また、その演算結果データＺを格納
するものである。また、ベクトルレジスタ25と第１の実
施例に係る演算処理装置とは、先に説明した倍精度デー
タ用の64ビット線26A〜26Cにより接続されている。
レジスタであり、被演算データX,演算データＹを連続し
て格納し、それを順番に読み出して先の第１の実施例に
係る演算処理装置の第１のフォーマット変換回路21に出
力するものである。また、その演算結果データＺを格納
するものである。また、ベクトルレジスタ25と第１の実
施例に係る演算処理装置とは、先に説明した倍精度デー
タ用の64ビット線26A〜26Cにより接続されている。
ベクトルレジスタ25は、例えば、ビット幅φ＝64の場
合、メモリ領域ＶR0に被演算データＸ＝要素数16〔A0〜
A9,AA〜AF〕が格納され、メモリ領域ＶR1に演算データ
Ｙ＝要素数16〔B0〜B9,BA〜BF〕が格納され、メモリ領
域ＶR2に演算結果データＺ＝要素数16〔C0〜C9,CA〜C
F〕が格納される。
合、メモリ領域ＶR0に被演算データＸ＝要素数16〔A0〜
A9,AA〜AF〕が格納され、メモリ領域ＶR1に演算データ
Ｙ＝要素数16〔B0〜B9,BA〜BF〕が格納され、メモリ領
域ＶR2に演算結果データＺ＝要素数16〔C0〜C9,CA〜C
F〕が格納される。
第12図（ａ）〜（ｃ）は、本発明の第２の実施例に係
るベクトルレジスタの説明図であり、各図は、被演算デ
ータX,演算データＹの要素を示すデータフォーマット図
を示している。
るベクトルレジスタの説明図であり、各図は、被演算デ
ータX,演算データＹの要素を示すデータフォーマット図
を示している。
同図（ａ）において、ＷD1は浮動少数点倍精度データ
であり、ベクトルレジスタ25のビット幅φ＝64ビットに
対して０〜36ビットに格納されるものである。なお、該
データはメモリ領域ＶR0〜ＶR2の一要素になり、倍精度
演算モードＷ時のデータとなる。
であり、ベクトルレジスタ25のビット幅φ＝64ビットに
対して０〜36ビットに格納されるものである。なお、該
データはメモリ領域ＶR0〜ＶR2の一要素になり、倍精度
演算モードＷ時のデータとなる。
同図（ｂ）は、単精度演算モードＳ時のデータを示し
ている。同図において、ＳD1は浮動少数点単精度データ
であり、ベクトルレジスタ25のビット幅φ＝64ビットに
対して２分の１のビット幅ｂ＝32ビットの被演算データ
X,演算データＹ及び演算結果データＺが２個に分割され
て格納され、かつ、２個に分割された被演算データＳX
1，演算データＳY1,SY2及び演算結果データＳZ1,SZ2の
格納位置が対応付けられる。すなわち、メモリ領域ＶR0
〜ＶR2の一要素０〜63ビットに２分割されて格納される
ものである。例えば、上位０〜31ビットに32（０〜31）
ビットの浮動少数点単精度データ１が格納され、下位32
〜63ビットに32（０〜31）ビットの浮動少数点単精度デ
ータ２が格納されるものである。
ている。同図において、ＳD1は浮動少数点単精度データ
であり、ベクトルレジスタ25のビット幅φ＝64ビットに
対して２分の１のビット幅ｂ＝32ビットの被演算データ
X,演算データＹ及び演算結果データＺが２個に分割され
て格納され、かつ、２個に分割された被演算データＳX
1，演算データＳY1,SY2及び演算結果データＳZ1,SZ2の
格納位置が対応付けられる。すなわち、メモリ領域ＶR0
〜ＶR2の一要素０〜63ビットに２分割されて格納される
ものである。例えば、上位０〜31ビットに32（０〜31）
ビットの浮動少数点単精度データ１が格納され、下位32
〜63ビットに32（０〜31）ビットの浮動少数点単精度デ
ータ２が格納されるものである。
同図（ｃ）は、同様に単精度演算モードＳ時の整数デ
ータを示している。同図において、整数データＳD2は、
ベクトルレジスタ25のメモリ領域ＶR0〜ＶR2の一要素０
〜63ビットの分割されて格納されるものである。例え
ば、上位０〜31ビットに32（０〜31）ビットの整数デー
タ１が格納され、下位32〜63ビットに32（０〜31）ビッ
トの整数データ２が格納されるものである。
ータを示している。同図において、整数データＳD2は、
ベクトルレジスタ25のメモリ領域ＶR0〜ＶR2の一要素０
〜63ビットの分割されて格納されるものである。例え
ば、上位０〜31ビットに32（０〜31）ビットの整数デー
タ１が格納され、下位32〜63ビットに32（０〜31）ビッ
トの整数データ２が格納されるものである。
これにより、要素が異なる32ビットデータを64ビット
データ格納領域に分割して格納されることから、２種類
のデータを並行読出処理することができる。
データ格納領域に分割して格納されることから、２種類
のデータを並行読出処理することができる。
このようにして、本発明の第２の実施例に係る装置に
よれば、第11に示すように第１の実施例に係る演算処理
装置において、ベクトルレジスタ25及び倍精度データ用
の64ビット線26A〜26Cが具備されている。
よれば、第11に示すように第１の実施例に係る演算処理
装置において、ベクトルレジスタ25及び倍精度データ用
の64ビット線26A〜26Cが具備されている。
このため、単精度演算モードＳと場合には、ベクトル
レジスタ25により、メモリ領域ＶR0〜ＶR2の一要素０〜
63ビットに分割されて格納される32（０〜31）ビットの
浮動少数点単精度データ1,浮動少数点単精度データ2,整
数データ１及び整数データ２に基づく単精度被演算デー
タSX及び単精度演算データSYの並行格納処理や倍精度デ
ータ用の64ビット線26A〜26Cにより該データSX及びSYの
並列転送処理をすることが可能となる。
レジスタ25により、メモリ領域ＶR0〜ＶR2の一要素０〜
63ビットに分割されて格納される32（０〜31）ビットの
浮動少数点単精度データ1,浮動少数点単精度データ2,整
数データ１及び整数データ２に基づく単精度被演算デー
タSX及び単精度演算データSYの並行格納処理や倍精度デ
ータ用の64ビット線26A〜26Cにより該データSX及びSYの
並列転送処理をすることが可能となる。
これにより、高速かつ、高性能のベクトルプロッセサ
等の演算処理装置を製造することが可能となる。
等の演算処理装置を製造することが可能となる。
次に、本発明の第２の実施例に係る演算処理方法につ
いて当該第２の装置の動作を補足しながら説明をする。
いて当該第２の装置の動作を補足しながら説明をする。
第13図は、本発明の第２の実施例に係る乗算処理方法
のフローチャートであり、第14図は、その乗算処理方法
の補足説明図である。
のフローチャートであり、第14図は、その乗算処理方法
の補足説明図である。
第13図において、例えば、32ビット単精度被演算デー
タＳX1,SX2及び32ビット単精度演算データＳY1,SY2に基
づいてパイプライン（乗算）処理する場合は、まず、ス
テップP1で単精度／倍精度演算モードに基づいて、32ビ
ット単精度被演算データＳX1,SX2及び32ビット単精度演
算データＳY1,SY2の入力処理をする。なお、第２の実施
例に係る倍精度演算モードＷ時の動作については、倍精
度乗算パイプライン処理をするものであり、基本的な動
作は第１の実施例と同様であるため説明を省略する。
タＳX1,SX2及び32ビット単精度演算データＳY1,SY2に基
づいてパイプライン（乗算）処理する場合は、まず、ス
テップP1で単精度／倍精度演算モードに基づいて、32ビ
ット単精度被演算データＳX1,SX2及び32ビット単精度演
算データＳY1,SY2の入力処理をする。なお、第２の実施
例に係る倍精度演算モードＷ時の動作については、倍精
度乗算パイプライン処理をするものであり、基本的な動
作は第１の実施例と同様であるため説明を省略する。
従って、ステップP4aで並列格納処理されている32ビ
ット単精度被演算データＳX1,SX2及び32ビット単精度演
算データＳY1,SY2の並列読出し処理をする。この際に、
ベクトルレジスタ25のメモリ領域ＶR1,VR2に格納処理さ
れている32ビット単精度被演算データＳX1,SX2及び32ビ
ット単精度演算データＳY1,SY2が並列読出し処理され
る。
ット単精度被演算データＳX1,SX2及び32ビット単精度演
算データＳY1,SY2の並列読出し処理をする。この際に、
ベクトルレジスタ25のメモリ領域ＶR1,VR2に格納処理さ
れている32ビット単精度被演算データＳX1,SX2及び32ビ
ット単精度演算データＳY1,SY2が並列読出し処理され
る。
さらに、ステップP4bで並列読出し処理された32ビッ
ト単精度被演算データＳX1,SX2及び32ビット単精度演算
データＳY1,SY2の並列転送処理をする。この際に、第12
図の浮動少数点単精度データＳD1のような32ビット単精
度被演算データＳX1,SX2及び32ビット単精度演算データ
ＳY1,SY2が64ビット線26A,26Bにより伝送され、その
後、入力ラッチ処理される。
ト単精度被演算データＳX1,SX2及び32ビット単精度演算
データＳY1,SY2の並列転送処理をする。この際に、第12
図の浮動少数点単精度データＳD1のような32ビット単精
度被演算データＳX1,SX2及び32ビット単精度演算データ
ＳY1,SY2が64ビット線26A,26Bにより伝送され、その
後、入力ラッチ処理される。
次に、ステップP4で上位０〜31ビットの単精度被演算
データＳX1と上位０〜31ビットの単精度演算データＳY1
とを倍精度被演算データＷFX1及び倍精度演算データＷF
Y1に変換処理する。この際の変換処理は、第５図，第10
図（ａ），（ｂ）に示すように、両データＳX1,SY1がフ
ォーマット変換される。そのフォーマット変換れた倍精
度被演算データＷFX1と倍精度演算データＷFY1とが倍精
度加算器23に入力される。
データＳX1と上位０〜31ビットの単精度演算データＳY1
とを倍精度被演算データＷFX1及び倍精度演算データＷF
Y1に変換処理する。この際の変換処理は、第５図，第10
図（ａ），（ｂ）に示すように、両データＳX1,SY1がフ
ォーマット変換される。そのフォーマット変換れた倍精
度被演算データＷFX1と倍精度演算データＷFY1とが倍精
度加算器23に入力される。
さらに、ステップP5で変換処理された倍精度被演算デ
ータＷFX1及び倍精度演算データＷFY1に基づいて倍精度
乗算パイプライン処理をする。この際の処理は、同様
に、第１のフォーマット変換回路21により倍精度演算用
のフォーマットに変換処理された64ビットの被加数デー
タＷFX1及び加数データＷFY1が倍精度加算器23により演
算処理されて、その倍精度演算結果データＷF0が出力さ
れる（第５図，第10図（ａ），（ｂ）参照）。
ータＷFX1及び倍精度演算データＷFY1に基づいて倍精度
乗算パイプライン処理をする。この際の処理は、同様
に、第１のフォーマット変換回路21により倍精度演算用
のフォーマットに変換処理された64ビットの被加数デー
タＷFX1及び加数データＷFY1が倍精度加算器23により演
算処理されて、その倍精度演算結果データＷF0が出力さ
れる（第５図，第10図（ａ），（ｂ）参照）。
併せて、ステップP6で変換処理されなかった下位32〜
63ビットの単精度被演算データＳX2と下位32〜63ビット
の単精度演算データSY2とに基づいて単精度乗算パイプ
ライン処理する。この際の処理は、同様に、第１のフォ
ーマット変換回路21により単精度演算用のフォーマット
に変換処理された32ビットの被加数データＳFX及び加数
データＳFYが単精度加算器22により演算処理されて、そ
の単精度演算結果データＳF0が出力される（第５図，第
10図（ａ），（ｂ）参照）。
63ビットの単精度被演算データＳX2と下位32〜63ビット
の単精度演算データSY2とに基づいて単精度乗算パイプ
ライン処理する。この際の処理は、同様に、第１のフォ
ーマット変換回路21により単精度演算用のフォーマット
に変換処理された32ビットの被加数データＳFX及び加数
データＳFYが単精度加算器22により演算処理されて、そ
の単精度演算結果データＳF0が出力される（第５図，第
10図（ａ），（ｂ）参照）。
その後、ステップP7で出力ラッチ処理をする。この際
の処理は、第２のフォーマット変換回路24の第１の単精
度データ変換回路24a,第２の単精度データ変換回路24B,
倍精度データ変換24C及びビット線出力セレクタ24Dによ
り、単精度演算用のフォーマットに変換処理されている
上位・下位32ビット×２の単精度演算結果データＳF0が
データ変換処理されて、その単精度結果データＳZ1,SZ2
がベクトルレジスタ25のメモリ領域ＶR2に転送格納され
る。
の処理は、第２のフォーマット変換回路24の第１の単精
度データ変換回路24a,第２の単精度データ変換回路24B,
倍精度データ変換24C及びビット線出力セレクタ24Dによ
り、単精度演算用のフォーマットに変換処理されている
上位・下位32ビット×２の単精度演算結果データＳF0が
データ変換処理されて、その単精度結果データＳZ1,SZ2
がベクトルレジスタ25のメモリ領域ＶR2に転送格納され
る。
これにより、32ビット単精度データに基づいて単精度
／倍精度乗算パイプライン並行処理をすることができ
る。
／倍精度乗算パイプライン並行処理をすることができ
る。
このようにして、本発明の第２の実施例に係る演算処
理方法によれば第13図に示すように、予め、ステップP4
aで並列格納処理されている32ビット単精度被演算デー
タＳX1,SX2及び32ビット単精度演算データＳY1,SY2の並
列読出し処理をし、さらに、ステップP4bで並列読出し
処理された32ビット単精度被演算データＳX1,SX2及び32
ビット単精度演算データＳY1,SY2の並列転送処理をして
いる。
理方法によれば第13図に示すように、予め、ステップP4
aで並列格納処理されている32ビット単精度被演算デー
タＳX1,SX2及び32ビット単精度演算データＳY1,SY2の並
列読出し処理をし、さらに、ステップP4bで並列読出し
処理された32ビット単精度被演算データＳX1,SX2及び32
ビット単精度演算データＳY1,SY2の並列転送処理をして
いる。
このため、従来例のように、倍精度データ用のビット
線の下位ビットやベクトルレジスタのメモリ領域に「空
き」を生じさせることなく有効に使用すること、及び演
算処理を高速、かつ、効率良く実行することが可能とな
る。
線の下位ビットやベクトルレジスタのメモリ領域に「空
き」を生じさせることなく有効に使用すること、及び演
算処理を高速、かつ、効率良く実行することが可能とな
る。
これにより、高速かつ高性能のベクトルプロッセサ等
の演算処理装置を製造することが可能となる。
の演算処理装置を製造することが可能となる。
なお、本発明の実施例では加算及び乗算処理について
述べたが、減算及び除算処理についても、減算を累算処
理するだけであるため同様な効果が得られる。
述べたが、減算及び除算処理についても、減算を累算処
理するだけであるため同様な効果が得られる。
以上説明したように、本発明の各装置によれば、第１
のデータ変換手段，単精度演算手段，倍精度演算手段及
び第２のデータ変換手段とが具備されている。
のデータ変換手段，単精度演算手段，倍精度演算手段及
び第２のデータ変換手段とが具備されている。
このため、単精度演算モード時に、単精度被演算デー
タと単精度演算データに基づいて単精度演算手段による
単精度演算処理と、これに併せて、フォーマット変換さ
れた倍精度被演算データと倍精度演算データとに基づい
て倍精度演算手段による倍精度演算処理とを並行して実
行することが可能となる。
タと単精度演算データに基づいて単精度演算手段による
単精度演算処理と、これに併せて、フォーマット変換さ
れた倍精度被演算データと倍精度演算データとに基づい
て倍精度演算手段による倍精度演算処理とを並行して実
行することが可能となる。
また、本発明の各方法によれば、倍精度演算処理に併
せて、単精度演算処理をしている。
せて、単精度演算処理をしている。
このため、従来例のように上位ビットの単精度被演算
データや単精度演算データに係る演算処理の終了を持っ
て下位ビットの単精度被演算データや単精度演算データ
に係る演算処理をすることなく、単精度演算モード場合
であっても、該単精度データの演算処理を高速に実行す
ることが可能となる。
データや単精度演算データに係る演算処理の終了を持っ
て下位ビットの単精度被演算データや単精度演算データ
に係る演算処理をすることなく、単精度演算モード場合
であっても、該単精度データの演算処理を高速に実行す
ることが可能となる。
これにより、従来例のように、倍精度データ用のビッ
ト線の下位ビットやベクトルレジスタのメモリ領域に
「空き」を生じさせることなく有効に使用すること、及
び演算処理を高速、かつ、効率良く実行することが可能
となる。このことで、高性能のベクトルプロッセサ等の
演算処理装置の製造に寄与するところが大きい。
ト線の下位ビットやベクトルレジスタのメモリ領域に
「空き」を生じさせることなく有効に使用すること、及
び演算処理を高速、かつ、効率良く実行することが可能
となる。このことで、高性能のベクトルプロッセサ等の
演算処理装置の製造に寄与するところが大きい。
第１図は、本発明に係る第１の演算処理装置の原理図、 第２図は、本発明に係る第１の演算処理方法の原理図、 第３図は、本発明に係る第２の演算処理装置の原理図、 第４図は、本発明に係る第２の演算処理方法の原理図、 第５図は、本発明の第１の実施例に係る演算処理装置の
構成図、 第６図は、本発明の各実施例に係る単精度／倍精度加算
器の構成図、 第７図は、本発明の各実施例に係るデータフォーマット
図、 第８図は、本発明の第１の実施例に係る加算処理方法の
フローチャート、 第９図は、本発明の第１の実施例に係る倍精度データの
演算処理方法の補足説明図、 第10図は、本発明の第１の実施例に係る単精度データの
演算処理方法の補足説明図、 第11図は、本発明の第２の実施例に係る演算処理装置の
構成図、 第12図は、本発明の第２の実施例に係るベクトルレジス
タの説明図、 第13図は、本発明の第２の実施例に係る乗算処理方法の
フローチャート、 第14図は、本発明の第２の実施例に係る乗算処理方法の
補足説明図、 第15図は、従来例に係る64/32ビット併用演算処理装置
の構成図、 第16図は、従来例に係る問題点を説明する図である。 （符号の説明） 11……第１のデータ変換手段、 12……単精度演算手段、 13……倍精度演算手段、 14……第２のデータ変換手段、 15……記憶手段、 16……倍精度用の転送手段、 Ｘ……被演算データ、 Ｙ……演算データ、 Ｚ……演算結果データ、 SX……単精度被演算データ、 SY……単精度演算データ、 WX……倍精度被演算データ、 WY……倍精度演算データ、 SO……単精度結果データ、 WO……倍精度結果データ、 φ……記憶手段のビット幅、 ｂ……被演算データ，演算データ及び演算結果データの
ビット幅、 X1,X2……Xn,…ｎ個に分割された被演算データ、 Y1,Y2……Yn,…ｎ個に分割された演算データ、 Z1,Z2……Zn,…ｎ個に分割された演算結果データ。
構成図、 第６図は、本発明の各実施例に係る単精度／倍精度加算
器の構成図、 第７図は、本発明の各実施例に係るデータフォーマット
図、 第８図は、本発明の第１の実施例に係る加算処理方法の
フローチャート、 第９図は、本発明の第１の実施例に係る倍精度データの
演算処理方法の補足説明図、 第10図は、本発明の第１の実施例に係る単精度データの
演算処理方法の補足説明図、 第11図は、本発明の第２の実施例に係る演算処理装置の
構成図、 第12図は、本発明の第２の実施例に係るベクトルレジス
タの説明図、 第13図は、本発明の第２の実施例に係る乗算処理方法の
フローチャート、 第14図は、本発明の第２の実施例に係る乗算処理方法の
補足説明図、 第15図は、従来例に係る64/32ビット併用演算処理装置
の構成図、 第16図は、従来例に係る問題点を説明する図である。 （符号の説明） 11……第１のデータ変換手段、 12……単精度演算手段、 13……倍精度演算手段、 14……第２のデータ変換手段、 15……記憶手段、 16……倍精度用の転送手段、 Ｘ……被演算データ、 Ｙ……演算データ、 Ｚ……演算結果データ、 SX……単精度被演算データ、 SY……単精度演算データ、 WX……倍精度被演算データ、 WY……倍精度演算データ、 SO……単精度結果データ、 WO……倍精度結果データ、 φ……記憶手段のビット幅、 ｂ……被演算データ，演算データ及び演算結果データの
ビット幅、 X1,X2……Xn,…ｎ個に分割された被演算データ、 Y1,Y2……Yn,…ｎ個に分割された演算データ、 Z1,Z2……Zn,…ｎ個に分割された演算結果データ。
Claims (3)
- 【請求項１】出力のデータ幅が入力のデータ幅と等しく
なる浮動小数点方式のデータ同士を演算する装置であっ
て、 前記浮動小数点方式のＮビットの倍精度のデータ又は前
記浮動小数点方式のN/2ビットの２組の単精度のデータ
が転送可能な倍精度用のデータバスと、 前記N/2ビットの単精度のデータ同士の演算を行って前
記浮動小数点方式のN/2ビットの単精度の演算結果デー
タを出力する第１の演算器と、 前記Ｎビットの倍精度のデータ同士の演算を行って前記
浮動小数点方式のＮビットの倍精度の演算結果データを
出力する第２の演算器と、 前記倍精度の演算を行うときは、前記データバスからＮ
ビットの倍精度のデータを受けて前記第２の演算器に供
給し、 前記単精度の演算を行うときは、前記データバスからN/
2ビットの単精度のデータの１組を入力して第１の演算
器に供給し、かつ、前記データバスからN/2ビットの単
精度のデータの他の１組を入力して倍精度のデータに変
換した後、前記倍精度のデータを前記第２の演算器に供
給する第１のデータ変換器と、 前記単精度の演算の他の１組を行う前記第２の演算器が
Ｎビットの倍精度の演算結果データを出力するとき、該
演算結果データをN/2ビットの単精度の演算結果データ
に変換して出力する第２のデータ変換器とを備えている
ことを特徴とする演算処理装置。 - 【請求項２】出力のデータ幅が入力のデータ幅と等しく
なる浮動小数点方式のデータ同士を演算する方法であっ
て、Ｎビットの倍精度の被演算データ及び演算データ又
はN/2ビットの２組の単精度の被演算データ及び演算デ
ータが転送可能な倍精度用のデータバスを用いて倍精度
演算又は２組の単精度演算を行う方法において、 前記倍精度演算を行う時は、前記データバスに倍精度の
被演算データ及び演算データを供給し、 前記データバスから倍精度の被演算データ及び演算デー
タを入力して倍精度演算を行い浮動小数点方式のＮビッ
トの倍精度の演算結果データを求め、 前記単精度演算を行う時は、前記データバスに２組の単
精度の被演算データ及び演算データを供給し、 前記データバスから１組の単精度の被演算データ及び演
算データを入力してＮビットの倍精度の被演算データ及
び演算データに変換し、 前記データバスから他の１組の単精度の被演算データ及
び演算データを入力して単精度演算を行い浮動小数点方
式のN/2ビットの単精度の演算結果データを求め、 前記単精度演算に並行して、前記変換されたＮビットの
倍精度の被演算データ及び演算データを入力して倍精度
演算を行い浮動小数点方式のＮビットの倍精度の演算結
果データを求め、 前記Ｎビットの倍精度の演算結果データをN/2ビットの
単精度の演算結果データに変換して出力することを特徴
とする演算処理方法。 - 【請求項３】前記単精度演算時に、N/2ビットの２組の
単精度の被演算データ及びN/2ビットの２組の単精度の
演算データをメモリ領域に並列に格納し、前記メモリ領
域に格納された２組の被演算データ及び２組の演算デー
タをＮビットの倍精度用のデータバスに並列に転送する
ことを特徴とする請求項２に記載の演算処理方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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