JPS5932038A - 浮動小数点加算器 - Google Patents
浮動小数点加算器Info
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- JPS5932038A JPS5932038A JP57139886A JP13988682A JPS5932038A JP S5932038 A JPS5932038 A JP S5932038A JP 57139886 A JP57139886 A JP 57139886A JP 13988682 A JP13988682 A JP 13988682A JP S5932038 A JPS5932038 A JP S5932038A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は浮動小数点加算器に係り、特に関数演算に好適
な指数部の処理が可能な浮動小数点加算器に関する。
な指数部の処理が可能な浮動小数点加算器に関する。
従来の浮動小数点加算器では、関数演算で指数部の取り
出しを行なう場合、プログラミングによって対処してい
たので、プログラミングが複雑になり処理が遅くなる欠
点があった。
出しを行なう場合、プログラミングによって対処してい
たので、プログラミングが複雑になり処理が遅くなる欠
点があった。
本発明の目的は浮動小数点データの指数部を高速に抽出
する浮動小数点加算器を提供するにある。
する浮動小数点加算器を提供するにある。
本発明の要点は関数命令（，４ｏｇｘ 、 ５１ｅ ｔ
ｃ ）を実行する際に必要になる指数部取り出し機能
をプログラミングによらずノ・−ドウエア命令として浮
動小数点加算器の・・−ドウエアで処理するようにした
点にある。
ｃ ）を実行する際に必要になる指数部取り出し機能
をプログラミングによらずノ・−ドウエア命令として浮
動小数点加算器の・・−ドウエアで処理するようにした
点にある。
以下、図面を照照して本発明の一実施例を説明する。捷
ず、第１図に本発明の対象となる浮動小数点加算器を含
むフローティングベクトルプロセッサの全体構成図を示
す。第１図において、１はホストコンピュータ（ＨＯ８
Ｔ ） 、２はインタフェイス部、３は演算ユニット、
４はレジスタファイル、５はメモリ部、６はアドンス演
算部、７はマイクロプログラムコントローラである。２
〜６の各ユニットは、マイクロプログラムコントローラ
７により制御される。
ず、第１図に本発明の対象となる浮動小数点加算器を含
むフローティングベクトルプロセッサの全体構成図を示
す。第１図において、１はホストコンピュータ（ＨＯ８
Ｔ ） 、２はインタフェイス部、３は演算ユニット、
４はレジスタファイル、５はメモリ部、６はアドンス演
算部、７はマイクロプログラムコントローラである。２
〜６の各ユニットは、マイクロプログラムコントローラ
７により制御される。
第２図に演算ユニット３の構成を示す。図において、１
０は、４段のパイプ′ラインステージよりなる３２ビッ
ト乗算器、１０−１は、乗算器の第１段目、１０−２は
第２段目、１０−３は第３段目、１０−４は第４段目の
ステージ回路、１１は３段のパイプラインステージより
なる６４ビツト加算器、１１−１は加算器の第１段目、
１１−２は第２段目、１１−３は第３段目のステージ回
路、１２は加算器１１の右入力バス、１３は加算器１１
の在入カバス、１４は乗算器１０の右入力バス、１５は
乗算器１０の在入カバス、１６はデータバス、１７は加
算器出力信号線、１８は乗算器出力信号線、１９は加算
器１１の一ト３２ビットヲ加算器１１の左入力に入力す
る信号線、２０は加算器１１の上３２ビットヲ加算器の
左入力に入力する信号線、２１は乗算器１０の出力の上
３２ピッ１４加算器の右入力に入力する信号線、２２は
乗算器１０の下３２ビットを、加算器の右入力の下３２
ビットに入力する信号線である。
０は、４段のパイプ′ラインステージよりなる３２ビッ
ト乗算器、１０−１は、乗算器の第１段目、１０−２は
第２段目、１０−３は第３段目、１０−４は第４段目の
ステージ回路、１１は３段のパイプラインステージより
なる６４ビツト加算器、１１−１は加算器の第１段目、
１１−２は第２段目、１１−３は第３段目のステージ回
路、１２は加算器１１の右入力バス、１３は加算器１１
の在入カバス、１４は乗算器１０の右入力バス、１５は
乗算器１０の在入カバス、１６はデータバス、１７は加
算器出力信号線、１８は乗算器出力信号線、１９は加算
器１１の一ト３２ビットヲ加算器１１の左入力に入力す
る信号線、２０は加算器１１の上３２ビットヲ加算器の
左入力に入力する信号線、２１は乗算器１０の出力の上
３２ピッ１４加算器の右入力に入力する信号線、２２は
乗算器１０の下３２ビットを、加算器の右入力の下３２
ビットに入力する信号線である。
乗算器１０への入力は、乗算器右入力信号線１４、乗算
器在入力信号線１５により行なわれ、その出力は、デー
タバス１６に信号線２１により加算器右入力信号線１２
に、及びレジスタファイル４に信号線１８を介して送ら
れる。乗算が単精度の乗算結果を倍精度で出力する場合
、及び倍精度演算のときは、演算結果の下３２ビット全
信号線２２を介して直接加算器１１の右入力に入力でき
る構成となっている。加算器１１への入力は、単精度の
場合、倍精度で２度に分けて入力される場合、及び倍精
度の上位３２ビツトは、加算器右入力及び左入力信号線
（１２，及び１３）を介して行なわれる。加嘗器の出力
は、データバス１６に、あるいは信号線１７を介して、
レジスタファイル４に、あるいは、信号線２０を介して
加算器圧入力信号線１３に送られる。倍精度演算のとき
は、出力の下３２ピッ）ｋ信号線１９を介して直接加算
器１１の左入力に入力できる構成となっている。
器在入力信号線１５により行なわれ、その出力は、デー
タバス１６に信号線２１により加算器右入力信号線１２
に、及びレジスタファイル４に信号線１８を介して送ら
れる。乗算が単精度の乗算結果を倍精度で出力する場合
、及び倍精度演算のときは、演算結果の下３２ビット全
信号線２２を介して直接加算器１１の右入力に入力でき
る構成となっている。加算器１１への入力は、単精度の
場合、倍精度で２度に分けて入力される場合、及び倍精
度の上位３２ビツトは、加算器右入力及び左入力信号線
（１２，及び１３）を介して行なわれる。加嘗器の出力
は、データバス１６に、あるいは信号線１７を介して、
レジスタファイル４に、あるいは、信号線２０を介して
加算器圧入力信号線１３に送られる。倍精度演算のとき
は、出力の下３２ピッ）ｋ信号線１９を介して直接加算
器１１の左入力に入力できる構成となっている。
第３図にレジスタファイル４の構成を示す。図において
３０は、加算器出力１７、乗算器出力１８のうちの１つ
を選択するセレクタ、３１は読み出し要求信号（几Ｅ）
、書き込み要求信号（ＷＥ）をもつＦＩＦＯ（Ｆ １ｒ
ｓｔ −Ｉｍ 、 Ｆｉｒｓ ｔ−０ｕｔ ）レジスタ
、３２は加算器出力１７、乗算器出力１８、データバス
１６のうちの１つを選択するセレクタ、３３は２つの読
み出しアドレス（ｌ（、Ａｌ。
３０は、加算器出力１７、乗算器出力１８のうちの１つ
を選択するセレクタ、３１は読み出し要求信号（几Ｅ）
、書き込み要求信号（ＷＥ）をもつＦＩＦＯ（Ｆ １ｒ
ｓｔ −Ｉｍ 、 Ｆｉｒｓ ｔ−０ｕｔ ）レジスタ
、３２は加算器出力１７、乗算器出力１８、データバス
１６のうちの１つを選択するセレクタ、３３は２つの読
み出しアドレス（ｌ（、Ａｌ。
１（Ａ２）及び書キ込みアドレス（ＷＡ）’ｉもつ２ポ
ートレジスタである。
ートレジスタである。
ＦＩＦＯ３１へのデータの書き込みは、加算器出力信号
ＮＡ１７、及び乗算器出力信号線１８のうちのいずれか
をセレクタ３０で選択して、ＷＥ’（ｉｌ−オンとする
ことにより行なわれる。また、ＦＩＦＯ３１からの読み
出しは、ｌもＥｋオンとすることにより、加算器出力信
号１＃、１２、及び左入力信号線１３に出力できる。
ＮＡ１７、及び乗算器出力信号線１８のうちのいずれか
をセレクタ３０で選択して、ＷＥ’（ｉｌ−オンとする
ことにより行なわれる。また、ＦＩＦＯ３１からの読み
出しは、ｌもＥｋオンとすることにより、加算器出力信
号１＃、１２、及び左入力信号線１３に出力できる。
２ボートンジスタ３３への入力は、加算器出力信号線１
７、乗算器出力信号線１８、データバス１６のうちのい
ずれか全セレクタ３２で選択してＷＡのアドレスの位置
に書き込まれる。また、２ボートレジスタ３３からの読
み出しは、２ボートレジスタ３３のＩＬＡＩ、ｌ（、Ａ
２で指定されたアドレスの位置から読み出され、各々、
乗算器在入力信号線１５、加算器圧入力信号線１３、及
び乗算器右入力信号線１４、加算器右入力信号線１２に
出力される。
７、乗算器出力信号線１８、データバス１６のうちのい
ずれか全セレクタ３２で選択してＷＡのアドレスの位置
に書き込まれる。また、２ボートレジスタ３３からの読
み出しは、２ボートレジスタ３３のＩＬＡＩ、ｌ（、Ａ
２で指定されたアドレスの位置から読み出され、各々、
乗算器在入力信号線１５、加算器圧入力信号線１３、及
び乗算器右入力信号線１４、加算器右入力信号線１２に
出力される。
第４図にメモリ部５及びアドレス演初１部６の構成を示
す。図において、４０はメモリデータレジスタ（ＭＤＲ
Ｈ１） 、４１はメモリ１．４２はメモリデータライト
レジスタ１ （ＭＤＷＲＩ ）、４３はメモリアドレス
レジスタ１ （ＭＡ）（，１）、４４はメモリデータレ
ジスタ２ （ＭＤＲＨ２）、４５はメモリ２．４６はメ
モリデータライトレジスタ、４７はメモリアドレスレ
スタ２．４８．４９はＭＤＲｌｌ （４０） 、ＭＤＲ
Ｈ，２（４４）のデータをデータバス１６に出力する信
号線、５０はＡＬＵ５３の出力と、データバス１６のう
ちの１つを選ぶセレクタ、５１は２ポートレジスタ、５
２は、ＭＤＲＲＩ（４０）、ＭＤＲＨ２（４４）、）？
、ＥＧ５１の出力のうちの１つを選ぶセレクタ、５３は
Ａ、ＬＵである。２つのメモ！Ｊ４１，４４は同一の機
能をもち、例えば、メモＩＪＩ（４１）では、読み出し
のときは、ＭＡＲＩ（４３）に指定されたアドレスのデ
ータを、メモＩＪＩ（４１）から読み出して、Ｍ１月％
ｌ（，１（４０）にセットする。書き込みのときは、Ｍ
ＤＲＲＩ （４２）のデータをメモリ（４１）のＭＡ）
（、［４３）で指定されたアドレスの位置に書き込む。
す。図において、４０はメモリデータレジスタ（ＭＤＲ
Ｈ１） 、４１はメモリ１．４２はメモリデータライト
レジスタ１ （ＭＤＷＲＩ ）、４３はメモリアドレス
レジスタ１ （ＭＡ）（，１）、４４はメモリデータレ
ジスタ２ （ＭＤＲＨ２）、４５はメモリ２．４６はメ
モリデータライトレジスタ、４７はメモリアドレスレ
スタ２．４８．４９はＭＤＲｌｌ （４０） 、ＭＤＲ
Ｈ，２（４４）のデータをデータバス１６に出力する信
号線、５０はＡＬＵ５３の出力と、データバス１６のう
ちの１つを選ぶセレクタ、５１は２ポートレジスタ、５
２は、ＭＤＲＲＩ（４０）、ＭＤＲＨ２（４４）、）？
、ＥＧ５１の出力のうちの１つを選ぶセレクタ、５３は
Ａ、ＬＵである。２つのメモ！Ｊ４１，４４は同一の機
能をもち、例えば、メモＩＪＩ（４１）では、読み出し
のときは、ＭＡＲＩ（４３）に指定されたアドレスのデ
ータを、メモＩＪＩ（４１）から読み出して、Ｍ１月％
ｌ（，１（４０）にセットする。書き込みのときは、Ｍ
ＤＲＲＩ （４２）のデータをメモリ（４１）のＭＡ）
（、［４３）で指定されたアドレスの位置に書き込む。
ＭＤＷ）ＬＬ （４２）はデータバス１６からのデータ
をセットでき、また、ＭＤＲ）ＬＬ（４０）は、データ
バス１６、加算器右入力１２、加算器圧入力１３、乗算
器右入力１４、乗算器圧入力１５の信号線に出力可能な
構成となっている。また、ＭＡＲＬ（４３）は、ＡＬＵ
５３の出力をセットできるほか、１だけカウントアツプ
及びダウンする機能をもつ。
をセットでき、また、ＭＤＲ）ＬＬ（４０）は、データ
バス１６、加算器右入力１２、加算器圧入力１３、乗算
器右入力１４、乗算器圧入力１５の信号線に出力可能な
構成となっている。また、ＭＡＲＬ（４３）は、ＡＬＵ
５３の出力をセットできるほか、１だけカウントアツプ
及びダウンする機能をもつ。
）１．ＥＧ５１は、２つの読み出しアドレスＷＫＩ。
ＷＮ２にもつ２ボートレジスタであり、書き込みは、１
マシンサイクルの後半でＷＫＩのアドレスに書き込まれ
る。ＡＬＵ５３？′ｉ、右入力はｌ３ＪＥＧ５１からの
データ左入力は、■もＥＧ５１ 、 ＭＤＲＩ（。
マシンサイクルの後半でＷＫＩのアドレスに書き込まれ
る。ＡＬＵ５３？′ｉ、右入力はｌ３ＪＥＧ５１からの
データ左入力は、■もＥＧ５１ 、 ＭＤＲＩ（。
１ （４０）、ＭＤＲＲ２（４４）のいずれかのデータ
を用いて演算し、その結果ｋＭＡＲ１（４３）。
を用いて演算し、その結果ｋＭＡＲ１（４３）。
ＭＡ）Ｌ２ （４７）、ＲＥＧ５１にセットできる。
２〜６の各ユニットの１マシンサイクルの動作はマイク
ロプログラムコントローラ７にあるマイタロプログラム
の１飴により規定される。信号線１２〜１６への各ユニ
ットからの出力は、どれが１つしか選択されないように
規定されている。
ロプログラムコントローラ７にあるマイタロプログラム
の１飴により規定される。信号線１２〜１６への各ユニ
ットからの出力は、どれが１つしか選択されないように
規定されている。
表１に、演算ユニット３で扱われるデータフォーマット
盆示す。
盆示す。
表１
浮動小数点には、単精度及び倍精度のフォーマツＩｆ用
いる。演算結果がアンダーフローを生じていた時は、演
算結果を零に、オーバーフローが生じていた場合には、
リザーブドオベランドにセットする。また、入力データ
がリザーブドオペランドでめった時は、そのデータを、
そのまま、演算結果として出力する。この時、入力デー
タが、左右入力ともリザーブドオベランドであった場合
は、左側入力データを演算結果として出力する。
いる。演算結果がアンダーフローを生じていた時は、演
算結果を零に、オーバーフローが生じていた場合には、
リザーブドオベランドにセットする。また、入力データ
がリザーブドオペランドでめった時は、そのデータを、
そのまま、演算結果として出力する。この時、入力デー
タが、左右入力ともリザーブドオベランドであった場合
は、左側入力データを演算結果として出力する。
第５図は本発明の中心である浮動小数点加算器１１の構
成を示す。図で浮動小数点単精度データの加算を用いて
、加算器の機能を説明する。３段からなるパイプライン
ステージの第１ステージでは、以下の処理がなされる。
成を示す。図で浮動小数点単精度データの加算を用いて
、加算器の機能を説明する。３段からなるパイプライン
ステージの第１ステージでは、以下の処理がなされる。
加算器１１の左入力１３．１９及び右入力１２．２２か
ら入力される各データの仮数部（リーディングピッ）１
−含む入力データの下位２４ビツト）は、それぞれ、セ
レクタ１１４及び１１５により選択され、それぞれ、ラ
ンチレジスタ１１６及び１１７にラッチされる。
ら入力される各データの仮数部（リーディングピッ）１
−含む入力データの下位２４ビツト）は、それぞれ、セ
レクタ１１４及び１１５により選択され、それぞれ、ラ
ンチレジスタ１１６及び１１７にラッチされる。
一方、左入力１３及び右入力１２の入力データの各指数
部は、Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ
（以下、ＡＬＵと略す）１０９で比較される。ＡＬＵ
１０９の左入力Ａには加算器圧入カデータ１３の上位８
ビツトか入力され、右側入力には加算器右入力データ１
２の上位８ビツトが入力される。ＡＬＵ１０９によって
（左入力へ−右入力Ｂ）を行なった結果は、ラッチレジ
スタ１１３にラッチされる。
部は、Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ
（以下、ＡＬＵと略す）１０９で比較される。ＡＬＵ
１０９の左入力Ａには加算器圧入カデータ１３の上位８
ビツトか入力され、右側入力には加算器右入力データ１
２の上位８ビツトが入力される。ＡＬＵ１０９によって
（左入力へ−右入力Ｂ）を行なった結果は、ラッチレジ
スタ１１３にラッチされる。
また、ＡＬＵ１０９での演算結果の符号ビットは、ラッ
チレジスタ１１２にラッチされるとともに、セレクタ１
１０の制御信号となり、符号ビットが０″の場合は右側
入力１１８のデータが右側入力１２０より大きな値であ
るということで、左側人力１１，８が選択され、ラッチ
レジスタ１１１にラッチされる。なお、加算器１１の左
入力である１９には加算器１１の出力の倍精度データの
下位３２ビツトが、右入力である２２には乗算器１゜の
出力の倍精度データの下位３２ビツトが入力されるので
、このデータには指数部が含まれない。
チレジスタ１１２にラッチされるとともに、セレクタ１
１０の制御信号となり、符号ビットが０″の場合は右側
入力１１８のデータが右側入力１２０より大きな値であ
るということで、左側人力１１，８が選択され、ラッチ
レジスタ１１１にラッチされる。なお、加算器１１の左
入力である１９には加算器１１の出力の倍精度データの
下位３２ビツトが、右入力である２２には乗算器１゜の
出力の倍精度データの下位３２ビツトが入力されるので
、このデータには指数部が含まれない。
そのため、信号線−１９及び２２は指数部には入力され
ない。
ない。
次の第２ステージでは、ＡＬＵ１０９の指数部減算によ
って取り出された指数部は、バイアス補正され、仮数部
はＡＬＵＭＯＤＥ 判定回路によって決定された加算命
令によって加算される。すなわち、以下の処理が行なわ
れる。ＡＬＵ１３１の左側入力Ａは、ラッチレジスタ１
１１の内容が入力され、右側人力Ｂにはセレクタ１３３
によって選択されたＲＯＭデータゼロが入力され、両人
力データＡ、Ｂは加算される。単精度浮動小数点加算の
場合、加算器の出力として第４図に示す単精度の浮動小
数点データを出力しなければならないので、指数部のバ
イアス１２７を減算する必要はなく、八人力がそのまま
出力されればよい。そこで、ＲＯＭデータＮ ＯＩ＋が
加えられ、その結果は、ラッチレジスタ１３２にラッチ
される。一方、第２ステージにおける仮数部の処理は、
以下のようになる。セレクタ１３４にはラッチレジスタ
１１２からＡＬＵ １０９の符号ビットを表わす１ビツ
トの制御信号１１４が入力され、この制御信号１４４が
０”ならばラッチレジスタ１１６，１１７のり１３５は
セレクタ１３４によって選択されたデータをラッチレジ
スタ１１３にセットされている加算器に入力された２つ
のデータの指数部の差分だけ右シフトする。次に、セレ
クタ１３７はラッチレジスタ１１２からの制御信号１４
４が′０″ならば、データバス１５３と１５４の２つの
うち、データバス１５３をセレクトする。セレクタ１３
８はラッチレジスタ１１２からの制御信号１１４が０”
ならばデータバス１５５と１５６の２つのウチ、データ
バス１５５を選択する。この２つのセレクタ１３７，１
３８によって仮数部の加算データであるＡＬＵ１３９の
２りの入力データを選択する。ＡＬＵＭＯＤＥ判定回路
でめる１３６は加算器の左右入力データ信号１３及び１
２の符号ビット信号１４８及び１４９と外部からの演算
の種類を表わす制御信号１５２によってＡＬＵ １３９
の演算の種類全決定し、ＡＬＵ１３９に制御信号１５１
−送る。ＡＬＵｌ ３９はＡＬＵＭＯＤＥ判定回路１３
６からの制御信号１５０によって仮数部の加算を行ない
、ラッチレジスタ１４２に演Ｘ結果をラッチする。ＬＥ
ＡＤＩＮＧ″０”カウンタ１４０はＡＬＵ １３９の演
算結果を正規化するために、演算結果のリーディング″
′０”全カウントする回路である。すなわち、演算結果
が、例えば、０．００１００・・・・・・でめれば１．
００・・・・・・の形に正規化するためのシフト数＝３
を数える回路で、その結果をランチレジスタ１４１にラ
ッチする。以上が第２ステージの処理であるが、次に、
第３ステージの処理について説明する。
って取り出された指数部は、バイアス補正され、仮数部
はＡＬＵＭＯＤＥ 判定回路によって決定された加算命
令によって加算される。すなわち、以下の処理が行なわ
れる。ＡＬＵ１３１の左側入力Ａは、ラッチレジスタ１
１１の内容が入力され、右側人力Ｂにはセレクタ１３３
によって選択されたＲＯＭデータゼロが入力され、両人
力データＡ、Ｂは加算される。単精度浮動小数点加算の
場合、加算器の出力として第４図に示す単精度の浮動小
数点データを出力しなければならないので、指数部のバ
イアス１２７を減算する必要はなく、八人力がそのまま
出力されればよい。そこで、ＲＯＭデータＮ ＯＩ＋が
加えられ、その結果は、ラッチレジスタ１３２にラッチ
される。一方、第２ステージにおける仮数部の処理は、
以下のようになる。セレクタ１３４にはラッチレジスタ
１１２からＡＬＵ １０９の符号ビットを表わす１ビツ
トの制御信号１１４が入力され、この制御信号１４４が
０”ならばラッチレジスタ１１６，１１７のり１３５は
セレクタ１３４によって選択されたデータをラッチレジ
スタ１１３にセットされている加算器に入力された２つ
のデータの指数部の差分だけ右シフトする。次に、セレ
クタ１３７はラッチレジスタ１１２からの制御信号１４
４が′０″ならば、データバス１５３と１５４の２つの
うち、データバス１５３をセレクトする。セレクタ１３
８はラッチレジスタ１１２からの制御信号１１４が０”
ならばデータバス１５５と１５６の２つのウチ、データ
バス１５５を選択する。この２つのセレクタ１３７，１
３８によって仮数部の加算データであるＡＬＵ１３９の
２りの入力データを選択する。ＡＬＵＭＯＤＥ判定回路
でめる１３６は加算器の左右入力データ信号１３及び１
２の符号ビット信号１４８及び１４９と外部からの演算
の種類を表わす制御信号１５２によってＡＬＵ １３９
の演算の種類全決定し、ＡＬＵ１３９に制御信号１５１
−送る。ＡＬＵｌ ３９はＡＬＵＭＯＤＥ判定回路１３
６からの制御信号１５０によって仮数部の加算を行ない
、ラッチレジスタ１４２に演Ｘ結果をラッチする。ＬＥ
ＡＤＩＮＧ″０”カウンタ１４０はＡＬＵ １３９の演
算結果を正規化するために、演算結果のリーディング″
′０”全カウントする回路である。すなわち、演算結果
が、例えば、０．００１００・・・・・・でめれば１．
００・・・・・・の形に正規化するためのシフト数＝３
を数える回路で、その結果をランチレジスタ１４１にラ
ッチする。以上が第２ステージの処理であるが、次に、
第３ステージの処理について説明する。
第３ステージでは仮数部加算後のシフトによって起こっ
た不合理を指数部を゛演算することによって整える。仮
数部加算後の丸め処理全行ない、浮動小数点単精度デー
タにして出力するための指数部及び仮数部を作成する。
た不合理を指数部を゛演算することによって整える。仮
数部加算後の丸め処理全行ない、浮動小数点単精度デー
タにして出力するための指数部及び仮数部を作成する。
絶対値表現変換回路１７１は仮数部加算によって２の補
数形式になったラッチレジスタ１４２の値を絶対値表現
とするもので、ラッチレジスタ１４２の値のうち下５３
ビットのデータに対して、２の補数を取る回路である。
数形式になったラッチレジスタ１４２の値を絶対値表現
とするもので、ラッチレジスタ１４２の値のうち下５３
ビットのデータに対して、２の補数を取る回路である。
これは出力すべき浮動小数点データの仮数部が絶対値表
現されているからである。丸め処理回路１７２は丸め処
理を行ない、シフタ１７３は丸め後のデータ１８２を正
規化するために、ラッチレジスタ１４１の値だけ左シフ
トする。一方、ラッチレジスタの１４２の１０ビツト目
（ビットＮｏ、、１０）が１”ならば、これは加算器へ
の指数部が等しい２つの入力データを加算した場合に生
ずるが、シフタ１７３の代りに、シフタ１７４により丸
め後のデータ１８２を右に１ビツトシフトする。ＡＬＵ
１７０は、丸め後のデータ１８２の仮数部のシフトによ
って生じた不合理を補償するために必要である。すなわ
ち、シフタ１７３または１７４によってシフトした分だ
け加算器１１の出力データの指数部データであるラッチ
レジスタ１３２の値Ａ’に補正する必要がある。具体的
には、ラッチレジスタ１３２の値Ａからラッチレジスタ
１４１の値Ｂ？引く。しかし、ラッチレジスタ１４２の
１０ビツト目（ビットＮｏ、１０）が１”の場合はＡ＋
１の演算を行なう。以上述べた処理によって求めな値（
符号はラッチレジスタ１．４２の符号ビット信号１８１
、指数部はＡＬＵ１７０の演算結果信号１７６、仮数部
はシフタ１７３捷たＶよ１７４の出力信号１８５）をセ
レクタ１７５に入力し、セレクタ１７５では外部制御信
号２４１〜２４４に基づいて単精度浮動小数点データを
作成し、データ１８８を出力する。
現されているからである。丸め処理回路１７２は丸め処
理を行ない、シフタ１７３は丸め後のデータ１８２を正
規化するために、ラッチレジスタ１４１の値だけ左シフ
トする。一方、ラッチレジスタの１４２の１０ビツト目
（ビットＮｏ、、１０）が１”ならば、これは加算器へ
の指数部が等しい２つの入力データを加算した場合に生
ずるが、シフタ１７３の代りに、シフタ１７４により丸
め後のデータ１８２を右に１ビツトシフトする。ＡＬＵ
１７０は、丸め後のデータ１８２の仮数部のシフトによ
って生じた不合理を補償するために必要である。すなわ
ち、シフタ１７３または１７４によってシフトした分だ
け加算器１１の出力データの指数部データであるラッチ
レジスタ１３２の値Ａ’に補正する必要がある。具体的
には、ラッチレジスタ１３２の値Ａからラッチレジスタ
１４１の値Ｂ？引く。しかし、ラッチレジスタ１４２の
１０ビツト目（ビットＮｏ、１０）が１”の場合はＡ＋
１の演算を行なう。以上述べた処理によって求めな値（
符号はラッチレジスタ１．４２の符号ビット信号１８１
、指数部はＡＬＵ１７０の演算結果信号１７６、仮数部
はシフタ１７３捷たＶよ１７４の出力信号１８５）をセ
レクタ１７５に入力し、セレクタ１７５では外部制御信
号２４１〜２４４に基づいて単精度浮動小数点データを
作成し、データ１８８を出力する。
次に、本発明の要点である指数部抽出処理について単精
度指数部用力を例にとり説明する。指数部取り出し命令
では入力データは１つなので加算器左側入力のみ、ある
いは、加算器右側入力のみの２つの場合がるるか、ここ
では加算器左側入力の場合について説明する。第１ステ
ージは以下の処理を行なう。まず、入力データの仮数部
は先に説明したのと同様にして、セレクタ１１４を介し
てラッチレジスタ１１６にラッチされる。次に、指数部
は外部信号２００によりセレクタ１１０はデータバス１
１８を選択し、ラッチレジスタ１１１にラッチされる。
度指数部用力を例にとり説明する。指数部取り出し命令
では入力データは１つなので加算器左側入力のみ、ある
いは、加算器右側入力のみの２つの場合がるるか、ここ
では加算器左側入力の場合について説明する。第１ステ
ージは以下の処理を行なう。まず、入力データの仮数部
は先に説明したのと同様にして、セレクタ１１４を介し
てラッチレジスタ１１６にラッチされる。次に、指数部
は外部信号２００によりセレクタ１１０はデータバス１
１８を選択し、ラッチレジスタ１１１にラッチされる。
第２ステージではバイアス補正を行なう。ＡＬＵ１３１
は左側入力Ａにラッチレジスタ１１１の値を、右側人力
Ｂにセレクタ１３３により選択されたバイアス値″１２
７”を入力データとして加算し、演算結果を１３２にラ
ッチする。
は左側入力Ａにラッチレジスタ１１１の値を、右側人力
Ｂにセレクタ１３３により選択されたバイアス値″１２
７”を入力データとして加算し、演算結果を１３２にラ
ッチする。
一方、第２ステージにおける仮数部の処理は、以下の通
りである。ラッチレジスタ１１６の値は、外部信号２０
１によりセレクタ１３７で選択されＡＬＵ １３９の八
人力となる。また、外部信号１５２によってＡＬ、ＵＭ
ＯＤＥ判定回路１３６は演算の種類としてＡ入力スルー
（八人力をそのままＡＬＵ １３９の出力とする）信号
１５０を出力する。Ａ人力スルー信号１５０によりＡＬ
Ｕ １３９はＡ入力（入力データのリーディングピッＩ
ｆ含めた仮数部データ１６２）’ｒ出力し、仮数部デー
タ１６２はラッチレジスタ１４２にラッチされる。
りである。ラッチレジスタ１１６の値は、外部信号２０
１によりセレクタ１３７で選択されＡＬＵ １３９の八
人力となる。また、外部信号１５２によってＡＬ、ＵＭ
ＯＤＥ判定回路１３６は演算の種類としてＡ入力スルー
（八人力をそのままＡＬＵ １３９の出力とする）信号
１５０を出力する。Ａ人力スルー信号１５０によりＡＬ
Ｕ １３９はＡ入力（入力データのリーディングピッＩ
ｆ含めた仮数部データ１６２）’ｒ出力し、仮数部デー
タ１６２はラッチレジスタ１４２にラッチされる。
また、仮数部データ１６２は正規化されたデータなので
、リーディング″０”カウンタ１４０はラッチレジスタ
１４１に０”をセットする。
、リーディング″０”カウンタ１４０はラッチレジスタ
１４１に０”をセットする。
第３ステージの処理は次の通りである。まず、仮数部の
処理について説明する。ラッチレジスタ１４２の値は先
に説明したと同様に、絶対値表現変換回路１７１、丸め
処理回路１７２で処理される１４２の１０ビツト目（ビ
ットＮｏ、１０）の値が０″′（正規化データされた入
力データそのもののため）であること、及び、ラッチレ
ジスタ１４１の値が０″′であることから、シフタ１７
３でシフトせずに、そのまま、データバス１８５に出力
され、出力データ選択回路１７５に入力される。一方、
指数部については、ラッチレジスタ１４２の１０ビツト
目が０”であることから、ＡＬＴＪ １７０ではラッチ
レジスタ１３２０ｆｉｆ Ａから” Ｏ” ’に減算し
、Ａそのもの、すなわち、入力データ１３、の指数部を
データバス１７６に出力する。出力データ選択回路１７
５は、単精度指数部命令を指命する外部信号により、入
力データの指数部を符号拡張データとして、データバス
１８８に出力する。この出力データ選択回路１７５の詳
細について次に説明する。
処理について説明する。ラッチレジスタ１４２の値は先
に説明したと同様に、絶対値表現変換回路１７１、丸め
処理回路１７２で処理される１４２の１０ビツト目（ビ
ットＮｏ、１０）の値が０″′（正規化データされた入
力データそのもののため）であること、及び、ラッチレ
ジスタ１４１の値が０″′であることから、シフタ１７
３でシフトせずに、そのまま、データバス１８５に出力
され、出力データ選択回路１７５に入力される。一方、
指数部については、ラッチレジスタ１４２の１０ビツト
目が０”であることから、ＡＬＴＪ １７０ではラッチ
レジスタ１３２０ｆｉｆ Ａから” Ｏ” ’に減算し
、Ａそのもの、すなわち、入力データ１３、の指数部を
データバス１７６に出力する。出力データ選択回路１７
５は、単精度指数部命令を指命する外部信号により、入
力データの指数部を符号拡張データとして、データバス
１８８に出力する。この出力データ選択回路１７５の詳
細について次に説明する。
第６図は浮動小数点加算器出力を加算器に対する命令の
種類によって、命令に対応したデータを選択し出力する
出力データ選択回路１７５の構成図を示す。出力データ
選択回路１７５は、例えば、単精度浮動小数点加算命令
の場合には、第７図（ａ）に示すようにθビット目は符
号ビット、１−８ビツトは指数部、９−１３ピツトは仮
数部となるデータを、また、単精度指数部出力命令の場
合には、第７図（Ｃ）に示すデータフォーマットのデー
タを出力する必要がある。ここでは、単精度指数部命令
における出力データ選択回路１７５の処理内容について
説明する。バッファ２２７の左側入力には、加算器入力
データの指数部がデータバス１７６がら入力され、右側
入力には出力起動信号２４１と単精度演算信号２４２と
指数部出力信号２４３のＡＮＤ（ｉ１″取った信号の反
転信号２５５が入力され、反転信号２５５が°′０”の
ときデータバス１７６の３ビツト目のデータが出力デー
タバス１８８００ビツト目から２４ピツトに対応するデ
ータバス２５０に出力される。すなわち、指数部のＭＯ
Ｂに対応する３ビツト目の値を符号ビットとして符号拡
張しｆｆ、０−２４ビツトにセットする。バッファ２２
８の左側入力には加算器入力データの指敷部がデータバ
ス１７６から入力され、右側入力には反転信号２５５の
４−１０ピツトのデータは出力データバス１８８の２５
−３１ビツトに対応するデータバス２５７に出力される
。バッファ２２９の左側入力には加算器入力データの仮
数部がデータバス１８５から入力され、右側入力には反
転信号２５５゛が入力され、反転信号２５５が”０″の
とき、データバス１８５の３２−８５ピツトのデータは
出力データバス１８８の３２−６３ピツトに対応するデ
ータバス２５８に出力される。以上により、第７図（Ｃ
）に示すデータフォーマットの出力データが出力される
。
種類によって、命令に対応したデータを選択し出力する
出力データ選択回路１７５の構成図を示す。出力データ
選択回路１７５は、例えば、単精度浮動小数点加算命令
の場合には、第７図（ａ）に示すようにθビット目は符
号ビット、１−８ビツトは指数部、９−１３ピツトは仮
数部となるデータを、また、単精度指数部出力命令の場
合には、第７図（Ｃ）に示すデータフォーマットのデー
タを出力する必要がある。ここでは、単精度指数部命令
における出力データ選択回路１７５の処理内容について
説明する。バッファ２２７の左側入力には、加算器入力
データの指数部がデータバス１７６がら入力され、右側
入力には出力起動信号２４１と単精度演算信号２４２と
指数部出力信号２４３のＡＮＤ（ｉ１″取った信号の反
転信号２５５が入力され、反転信号２５５が°′０”の
ときデータバス１７６の３ビツト目のデータが出力デー
タバス１８８００ビツト目から２４ピツトに対応するデ
ータバス２５０に出力される。すなわち、指数部のＭＯ
Ｂに対応する３ビツト目の値を符号ビットとして符号拡
張しｆｆ、０−２４ビツトにセットする。バッファ２２
８の左側入力には加算器入力データの指敷部がデータバ
ス１７６から入力され、右側入力には反転信号２５５の
４−１０ピツトのデータは出力データバス１８８の２５
−３１ビツトに対応するデータバス２５７に出力される
。バッファ２２９の左側入力には加算器入力データの仮
数部がデータバス１８５から入力され、右側入力には反
転信号２５５゛が入力され、反転信号２５５が”０″の
とき、データバス１８５の３２−８５ピツトのデータは
出力データバス１８８の３２−６３ピツトに対応するデ
ータバス２５８に出力される。以上により、第７図（Ｃ
）に示すデータフォーマットの出力データが出力される
。
本発明によれば、７ｏｇｘ、 ｌ″；Ｃ等の関数演算
処理において、従来はμプログラムでシフト命令（２マ
シンサイクル）、減算命令、データ転送命令と４マシン
サ、イクルヲ要した入力データの指数部の切出し処理が
、３マシンサイクルで実行でき、かつ、１つの指数部出
力命令により処理できるので、μプログラミングが簡単
になるという効果がある。
処理において、従来はμプログラムでシフト命令（２マ
シンサイクル）、減算命令、データ転送命令と４マシン
サ、イクルヲ要した入力データの指数部の切出し処理が
、３マシンサイクルで実行でき、かつ、１つの指数部出
力命令により処理できるので、μプログラミングが簡単
になるという効果がある。
第１図は浮動小数点加算器を含むフローティングベクト
ルプロセッサの全体構成図、第２図は演算ユニットのブ
ロック図、第３図はレジスタファイルのブロック図、第
４図はメモリ部のブロック図、第５図は本発明の浮動小
数点加算器の全体構成図、第６図は本発明の出力データ
選択回路図、第７図（ａ）〜（ｄ）は本発明の出力デー
タフォーマットの説明図である。 １３６・・・ＡＬＵＭＯＤＥ判定回路、１７１・・・絶
対値表現変換回路。 第 Ｓ 目 第５図
ルプロセッサの全体構成図、第２図は演算ユニットのブ
ロック図、第３図はレジスタファイルのブロック図、第
４図はメモリ部のブロック図、第５図は本発明の浮動小
数点加算器の全体構成図、第６図は本発明の出力データ
選択回路図、第７図（ａ）〜（ｄ）は本発明の出力デー
タフォーマットの説明図である。 １３６・・・ＡＬＵＭＯＤＥ判定回路、１７１・・・絶
対値表現変換回路。 第 Ｓ 目 第５図
Claims (1)
- 【特許請求の範囲】 １、浮動小数点表示の入力データに基づいて、単精度、
倍精度演算を実行する浮動小数点加算器において、前記
入力データの指数部を固定小数点表示データ形式で出力
する手段を設けたことを特徴とする浮動小数点加算器。 ２、特許請求の範囲第１項記載の浮動小数点加算器にお
いて、さらに、バイアス表示されている指数部データを
真値に変換する手段を設けたことを特徴とする浮動小数
点加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57139886A JPS5932038A (ja) | 1982-08-13 | 1982-08-13 | 浮動小数点加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57139886A JPS5932038A (ja) | 1982-08-13 | 1982-08-13 | 浮動小数点加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5932038A true JPS5932038A (ja) | 1984-02-21 |
Family
ID=15255876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57139886A Pending JPS5932038A (ja) | 1982-08-13 | 1982-08-13 | 浮動小数点加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932038A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60181833A (ja) * | 1984-02-28 | 1985-09-17 | Nec Corp | 浮動小数点加算器用桁合せ回路 |
| JPS6126136A (ja) * | 1984-07-16 | 1986-02-05 | Nec Corp | 浮動小数点加算回路の桁合わせ回路 |
| US4719589A (en) * | 1983-12-28 | 1988-01-12 | Nec Corporation | Floating-point adder circuit |
| JPH02226420A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | 浮動小数点演算実行装置 |
-
1982
- 1982-08-13 JP JP57139886A patent/JPS5932038A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719589A (en) * | 1983-12-28 | 1988-01-12 | Nec Corporation | Floating-point adder circuit |
| JPS60181833A (ja) * | 1984-02-28 | 1985-09-17 | Nec Corp | 浮動小数点加算器用桁合せ回路 |
| JPS6126136A (ja) * | 1984-07-16 | 1986-02-05 | Nec Corp | 浮動小数点加算回路の桁合わせ回路 |
| JPH0379735B2 (ja) * | 1984-07-16 | 1991-12-19 | Nippon Electric Co | |
| JPH02226420A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | 浮動小数点演算実行装置 |
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