JPH06236257A - データ・プロセッサにおいて浮動小数点実行ユニット内で後正規化を実行する方法および装置 - Google Patents
データ・プロセッサにおいて浮動小数点実行ユニット内で後正規化を実行する方法および装置Info
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- JPH06236257A JPH06236257A JP5345648A JP34564893A JPH06236257A JP H06236257 A JPH06236257 A JP H06236257A JP 5345648 A JP5345648 A JP 5345648A JP 34564893 A JP34564893 A JP 34564893A JP H06236257 A JPH06236257 A JP H06236257A
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Abstract
(57)【要約】
【目的】 ２つのデータ・オペランドを用いる浮動小数
点加算／減算を実行ユニット１００によって実行中に、
後正規化を行う方法および装置。 【構成】 実行ユニット１００は、第１および第２浮動
小数点データ・オペランドの仮数部を加算して、前正正
規化仮数和を生成する。実行ユニット１００はクリティ
カル・パス遅延を最小限に抑えて、高性能な浮動小数点
演算を可能にし、同時に論理を低減する。オーバフロー
によるキャリーアウトの場合に特別な処理で６４ビット
値として前正規化仮数和を処理せずに、浮動小数点加算
器１００は前正規化仮数和を６５ビット値として処理
し、最上位ビットは桁上げ出力となる。初期指数値を条
件付きで繰り上げずに、初期指数値は常に繰り上げられ
る。従って、浮動小数点加算器ユニット１００は正規化
用および丸め用の指数調整をより高速に行うことができ
る。
点加算／減算を実行ユニット１００によって実行中に、
後正規化を行う方法および装置。 【構成】 実行ユニット１００は、第１および第２浮動
小数点データ・オペランドの仮数部を加算して、前正正
規化仮数和を生成する。実行ユニット１００はクリティ
カル・パス遅延を最小限に抑えて、高性能な浮動小数点
演算を可能にし、同時に論理を低減する。オーバフロー
によるキャリーアウトの場合に特別な処理で６４ビット
値として前正規化仮数和を処理せずに、浮動小数点加算
器１００は前正規化仮数和を６５ビット値として処理
し、最上位ビットは桁上げ出力となる。初期指数値を条
件付きで繰り上げずに、初期指数値は常に繰り上げられ
る。従って、浮動小数点加算器ユニット１００は正規化
用および丸め用の指数調整をより高速に行うことができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、データ・プロ
セッサに関し、さらに詳しくは、浮動小数点演算を実行
するデータ・プロセッサに関する。
セッサに関し、さらに詳しくは、浮動小数点演算を実行
するデータ・プロセッサに関する。
【０００２】
【従来の技術】最新のマイクロプロセッサの設計では、
シングル・チップ上に特定演算用実行ユニット(operati
on-specific execution units)（例えば、画素処理ユニ
ット，浮動小数点除算器および乗算器）を集積する傾向
にある。これらの特定演算用実行ユニットは特定タスク
を実行するように調整されているので、これらを利用す
ることによってマイクロプロセッサの総合性能が一般に
改善される。高性能化への要求は特に浮動小数点演算に
おいて顕著であり、一般に優れた浮動小数点性能はマイ
クロプロセッサの競争力にとって重要である。浮動小数
点演算に伴う問題点として、浮動小数点加算および減算
の実行における仮数オーバフロー(mantissa overflow)
の処理，仮数後正規化(mantissa postnormalization)お
よび指数調整(exponent adjustment) がある。本発明
は、論理を簡単にし、かつクリティカル・パス（critic
al path)を除去する統一された方法で、これらの機能を
実行する方法を提供する。
シングル・チップ上に特定演算用実行ユニット(operati
on-specific execution units)（例えば、画素処理ユニ
ット，浮動小数点除算器および乗算器）を集積する傾向
にある。これらの特定演算用実行ユニットは特定タスク
を実行するように調整されているので、これらを利用す
ることによってマイクロプロセッサの総合性能が一般に
改善される。高性能化への要求は特に浮動小数点演算に
おいて顕著であり、一般に優れた浮動小数点性能はマイ
クロプロセッサの競争力にとって重要である。浮動小数
点演算に伴う問題点として、浮動小数点加算および減算
の実行における仮数オーバフロー(mantissa overflow)
の処理，仮数後正規化(mantissa postnormalization)お
よび指数調整(exponent adjustment) がある。本発明
は、論理を簡単にし、かつクリティカル・パス（critic
al path)を除去する統一された方法で、これらの機能を
実行する方法を提供する。
【０００３】浮動小数点加算および減算のアルゴリズム
は周知である。所要演算は次のような５段階で実行され
る。（１）オペランドを整列(align) する；（２）２つ
の仮数を加算／減算する；および（３）後正規化を行
う；ただし（ａ）加算／減算の結果がオーバフローする
と、仮数を右に１ビット桁シフトして、指数を繰り上げ
る；あるいは（ｂ）左にシフトし、先行ゼロの数に等し
い量だけ指数を繰り下げることにより加算／減算の先行
ゼロを除去する；および（４）丸めモード(rounding mo
de) に基づいて後正規化段からの結果を丸めることによ
って丸め演算を行う；その結果、仮数がオーバフローし
た場合、右に一桁シフトし、中間指数(intermediate ex
ponent) を繰り上げる。最後に、アンダフロー／オーバ
フローについて結果がチェックされる。
は周知である。所要演算は次のような５段階で実行され
る。（１）オペランドを整列(align) する；（２）２つ
の仮数を加算／減算する；および（３）後正規化を行
う；ただし（ａ）加算／減算の結果がオーバフローする
と、仮数を右に１ビット桁シフトして、指数を繰り上げ
る；あるいは（ｂ）左にシフトし、先行ゼロの数に等し
い量だけ指数を繰り下げることにより加算／減算の先行
ゼロを除去する；および（４）丸めモード(rounding mo
de) に基づいて後正規化段からの結果を丸めることによ
って丸め演算を行う；その結果、仮数がオーバフローし
た場合、右に一桁シフトし、中間指数(intermediate ex
ponent) を繰り上げる。最後に、アンダフロー／オーバ
フローについて結果がチェックされる。
【０００４】図１は、浮動小数点加算／減算を行う従来
の浮動小数点加算器ユニット３２を有するデータ処理シ
ステム１０を示す。図２には、既知の浮動小数点加算器
ユニット３２のブロック図を示す。一般に、オペランド
選択／整列論理３６は、ソース・バス３３から受け取ら
れる２つの浮動小数点数（ＯＰＥＲＡＮＤ Ａ，ＯＰＥ
ＲＡＮＤ Ｂ）の２進小数点を整列し、そのため浮動小
数点数の指数は大きさが等しくなる。これは、小さいほ
うの指数を有する浮動小数点数の仮数を、２つの浮動小
数点数の指数差の大きさに等しいビット小数点の数だけ
右にシフトすることによって行われる。適切に整列され
た仮数値は仮数加算器４４に入力するように示されてお
り、大きい方の指数は初期指数結果として初期指数マル
チプレクサ(initial exponent multiplexor)によって選
択される。オペランド選択／整列論理３６は仮数値（Ｍ
ＡＮＴＡおよびＭＡＮＴＢ）を入れ替え(swap)て、有効
減算の場合に、小さい方の仮数が大きい方の仮数値から
減算されることを保証する。これにより、仮数加算器４
４からの結果は常に正となり、従って補数をとる必要が
なくなる。仮数加算器４４は２つの仮数値（ＭＡＮＴ
Ａ，ＭＡＮＴＢ）を加算して、初期仮数和および桁上げ
出力(carry output)信号を生成する。
の浮動小数点加算器ユニット３２を有するデータ処理シ
ステム１０を示す。図２には、既知の浮動小数点加算器
ユニット３２のブロック図を示す。一般に、オペランド
選択／整列論理３６は、ソース・バス３３から受け取ら
れる２つの浮動小数点数（ＯＰＥＲＡＮＤ Ａ，ＯＰＥ
ＲＡＮＤ Ｂ）の２進小数点を整列し、そのため浮動小
数点数の指数は大きさが等しくなる。これは、小さいほ
うの指数を有する浮動小数点数の仮数を、２つの浮動小
数点数の指数差の大きさに等しいビット小数点の数だけ
右にシフトすることによって行われる。適切に整列され
た仮数値は仮数加算器４４に入力するように示されてお
り、大きい方の指数は初期指数結果として初期指数マル
チプレクサ(initial exponent multiplexor)によって選
択される。オペランド選択／整列論理３６は仮数値（Ｍ
ＡＮＴＡおよびＭＡＮＴＢ）を入れ替え(swap)て、有効
減算の場合に、小さい方の仮数が大きい方の仮数値から
減算されることを保証する。これにより、仮数加算器４
４からの結果は常に正となり、従って補数をとる必要が
なくなる。仮数加算器４４は２つの仮数値（ＭＡＮＴ
Ａ，ＭＡＮＴＢ）を加算して、初期仮数和および桁上げ
出力(carry output)信号を生成する。
【０００５】有効加算の場合、仮数加算器４４の出力は
オーバフローすることがある。右シフタ４８は、仮数和
を右に１ビット桁シフトするために用いられる。加算器
４４からの桁上げ出力によって制御される仮数和マルチ
プレクサ５０は、右シフトされた仮数値または初期仮数
和のいずれかから前正規化(prenormalized) 仮数和を選
択するために用いられる。仮数加算と並行して、初期指
数は指数繰り上げ加算器(exponent increment adder)４
２によって繰り上げられ、繰り上げ指数を生成する。加
算器４４の桁上げ出力によって制御される指数繰り上げ
マルチプレクサ４６は、初期指数または繰り上げ指数の
いずれかから中間指数値を選択する。
オーバフローすることがある。右シフタ４８は、仮数和
を右に１ビット桁シフトするために用いられる。加算器
４４からの桁上げ出力によって制御される仮数和マルチ
プレクサ５０は、右シフトされた仮数値または初期仮数
和のいずれかから前正規化(prenormalized) 仮数和を選
択するために用いられる。仮数加算と並行して、初期指
数は指数繰り上げ加算器(exponent increment adder)４
２によって繰り上げられ、繰り上げ指数を生成する。加
算器４４の桁上げ出力によって制御される指数繰り上げ
マルチプレクサ４６は、初期指数または繰り上げ指数の
いずれかから中間指数値を選択する。
【０００６】有効減算の場合、仮数和マルチプレクサ５
０によって選択された前正規化仮数和における先行ゼロ
ビットを除去することによって、指数加算器４４の出力
を正規化しなければならない。前正規化仮数和が左にシ
フトされる各ビット桁について、指数を１だけ繰り下げ
なければならない。先行ゼロ検出論理５２は前正規化仮
数和を調べて、先行ゼロの数を求める。先行ゼロ検出論
理５２の符号化された出力は、正規化器(normalizer)５
４（前正規化仮数和を左にシフトする）を制御するため
に用いられ、指数調整加算器５８（指数値を調整する）
に対する入力として与えられる。指数調整加算器５８
は、（先行ゼロ検出論理５２によって求められた）先行
ゼロの数を中間指数から減算する。
０によって選択された前正規化仮数和における先行ゼロ
ビットを除去することによって、指数加算器４４の出力
を正規化しなければならない。前正規化仮数和が左にシ
フトされる各ビット桁について、指数を１だけ繰り下げ
なければならない。先行ゼロ検出論理５２は前正規化仮
数和を調べて、先行ゼロの数を求める。先行ゼロ検出論
理５２の符号化された出力は、正規化器(normalizer)５
４（前正規化仮数和を左にシフトする）を制御するため
に用いられ、指数調整加算器５８（指数値を調整する）
に対する入力として与えられる。指数調整加算器５８
は、（先行ゼロ検出論理５２によって求められた）先行
ゼロの数を中間指数から減算する。
【０００７】正規化が実行されると、丸め演算に進む。
現在の丸めモードと、オペランド選択／整列論理３６に
よって実行される仮数整列によって得られる任意のガー
ド・ビット(guard bit) とに応じて、丸め論理制御６８
は仮数を繰り上げるべきかどうかを示すＲＯＵＮＤ制御
信号を加算器６６に与える。従って、このＲＯＵＮＤ信
号は加算器６６に対するキャリー・イン(carry-in)とし
て用いて、仮数を実質的に繰り上げることができ、それ
により「丸められた」仮数を生成することができる。そ
のため、丸められた仮数はオーバフローすることがあ
り、仮数を１ビット桁だけ右シフトし、かつ指数を繰り
上げる必要が生じる。これらの機能は、右シフタ７２お
よび指数丸め加算器６０によってそれぞれ行われる。指
数結果マルチプレクサ６２および丸め仮数結果マルチプ
レクサ７４は、結果指数および後正規化仮数をそれぞれ
選択するために用いられる。
現在の丸めモードと、オペランド選択／整列論理３６に
よって実行される仮数整列によって得られる任意のガー
ド・ビット(guard bit) とに応じて、丸め論理制御６８
は仮数を繰り上げるべきかどうかを示すＲＯＵＮＤ制御
信号を加算器６６に与える。従って、このＲＯＵＮＤ信
号は加算器６６に対するキャリー・イン(carry-in)とし
て用いて、仮数を実質的に繰り上げることができ、それ
により「丸められた」仮数を生成することができる。そ
のため、丸められた仮数はオーバフローすることがあ
り、仮数を１ビット桁だけ右シフトし、かつ指数を繰り
上げる必要が生じる。これらの機能は、右シフタ７２お
よび指数丸め加算器６０によってそれぞれ行われる。指
数結果マルチプレクサ６２および丸め仮数結果マルチプ
レクサ７４は、結果指数および後正規化仮数をそれぞれ
選択するために用いられる。
【０００８】図２において、性能を改善するために既知
の最適化が加算器３２に取り入れられていることに留意
されたい。例えば、仮数がオーバフローするいずれの場
合においても、指数値は無条件に加算器４２、６０によ
って繰り上げられ、中間指数値および結果指数値は、そ
れぞれ関連する指数マルチプレクサ４６，６２をそれぞ
れ制御する加算器桁上げ出力（仮数加算器４４，６６に
よって与えられる）に基づいてそれぞれ選択される。こ
れらの最適化によって、遅い代替方法に比べて加算器ユ
ニット３２の性能が改善され、ここで仮数加算器４４、
６６の桁上げ出力は指数加算器４２，６０にそれぞれ直
接入力され、指数値の繰り上げを制御する。
の最適化が加算器３２に取り入れられていることに留意
されたい。例えば、仮数がオーバフローするいずれの場
合においても、指数値は無条件に加算器４２、６０によ
って繰り上げられ、中間指数値および結果指数値は、そ
れぞれ関連する指数マルチプレクサ４６，６２をそれぞ
れ制御する加算器桁上げ出力（仮数加算器４４，６６に
よって与えられる）に基づいてそれぞれ選択される。こ
れらの最適化によって、遅い代替方法に比べて加算器ユ
ニット３２の性能が改善され、ここで仮数加算器４４、
６６の桁上げ出力は指数加算器４２，６０にそれぞれ直
接入力され、指数値の繰り上げを制御する。
【０００９】指数結果マルチプレクサ６２は、指数結果
を例外検出論理７０に与える。例外状態が検出される
と、例外検出論理７０はデフォルト値（例えば８０ビッ
ト結果）をライトバック・マルチプレクサ７６に与え
る。例外状態が存在しないと、例外検出論理７０は制御
信号をライトバック・マルチプレクサ７６に与えて、そ
れによりマルチプレクサは結果指数値を後正規化仮数と
符号ビット（「正常」結果）と共にレジスタ・ファイル
２６に転送することができる。従って、場合に応じて、
デフォルト値または正常結果は、ライトバック・バス３
４を介してレジスタ・ファイル２６にライトバックされ
る。
を例外検出論理７０に与える。例外状態が検出される
と、例外検出論理７０はデフォルト値（例えば８０ビッ
ト結果）をライトバック・マルチプレクサ７６に与え
る。例外状態が存在しないと、例外検出論理７０は制御
信号をライトバック・マルチプレクサ７６に与えて、そ
れによりマルチプレクサは結果指数値を後正規化仮数と
符号ビット（「正常」結果）と共にレジスタ・ファイル
２６に転送することができる。従って、場合に応じて、
デフォルト値または正常結果は、ライトバック・バス３
４を介してレジスタ・ファイル２６にライトバックされ
る。
【００１０】
【発明が解決しようとする課題】加算器ユニット３２の
構成はいくつかの欠点がある。第１の欠点は、仮数オー
バフローを処理することに関する。例えば、加算器４４
の桁上げ出力は仮数和マルチプレクサ５０および指数繰
り上げマルチプレクサ４６の両方を駆動しなければなら
ない。その結果、クリティカル桁上げ出力信号（例え
ば、ＩＥＥＥ倍拡張精度(double extended precision)
浮動小数点数の２入力マルチプレクサの８０ビット）に
大きな負担がかかり、従って加算サイクル時間が制限さ
れる。第２の欠点は、指数調整加算器５８および指数丸
め加算器６０を介して、先行ゼロ検出論理５２の出力か
らのクリティカル・パスに関し、指数丸め加算器６０の
出力は指数結果マルチプレクサ６２に与えられることで
ある。実質的に、加算器ユニット３２において、指数結
果値を生成するために形成されるクリティカル・パスは
加算サイクル時間に対して主な制限となる。
構成はいくつかの欠点がある。第１の欠点は、仮数オー
バフローを処理することに関する。例えば、加算器４４
の桁上げ出力は仮数和マルチプレクサ５０および指数繰
り上げマルチプレクサ４６の両方を駆動しなければなら
ない。その結果、クリティカル桁上げ出力信号（例え
ば、ＩＥＥＥ倍拡張精度(double extended precision)
浮動小数点数の２入力マルチプレクサの８０ビット）に
大きな負担がかかり、従って加算サイクル時間が制限さ
れる。第２の欠点は、指数調整加算器５８および指数丸
め加算器６０を介して、先行ゼロ検出論理５２の出力か
らのクリティカル・パスに関し、指数丸め加算器６０の
出力は指数結果マルチプレクサ６２に与えられることで
ある。実質的に、加算器ユニット３２において、指数結
果値を生成するために形成されるクリティカル・パスは
加算サイクル時間に対して主な制限となる。
【００１１】従って、性能を最大限にする浮動小数点オ
ペランドの後正規化の方法を提供し、しかもこの方法の
実行に必要な論理を最小限に押さえることが望ましい。
ペランドの後正規化の方法を提供し、しかもこの方法の
実行に必要な論理を最小限に押さえることが望ましい。
【００１２】
【課題を解決するための手段】各データ・オペランドが
仮数部と、指数部と、符号ビットとを有する、複数のデ
ータ・オペランドを保存するレジスタ・ファイルと、複
数の浮動小数点データ・オペランドのうち選択された数
の浮動小数点データ・オペランドを用いて複数の浮動小
数点演算を実行する実行ユニットとを有するデータ・プ
ロセッサにおいて、浮動小数点加算／減算中に後正規化
を実行して最終浮動小数点結果を求める方法が提供され
る。
仮数部と、指数部と、符号ビットとを有する、複数のデ
ータ・オペランドを保存するレジスタ・ファイルと、複
数の浮動小数点データ・オペランドのうち選択された数
の浮動小数点データ・オペランドを用いて複数の浮動小
数点演算を実行する実行ユニットとを有するデータ・プ
ロセッサにおいて、浮動小数点加算／減算中に後正規化
を実行して最終浮動小数点結果を求める方法が提供され
る。
【００１３】実行ユニットは、第１データ・オペランド
の仮数部を第２データ．オペランドの仮数部に加算し
て、前正規化された仮数和を生成し、それと同時に第１
データ・オペランドおよび第２データ・オペランドのう
ち大きい方のデータ・オペランドの指数部を繰り上げ
て、繰り上げられた指数を生成する。前正規化仮数和
は、前正規化仮数和における先行ゼロビットの数を求
め、かつこの先行ゼロビットの数を表す出力信号を与え
ることによって正規化され、それにより後正規化仮数和
を生成する。
の仮数部を第２データ．オペランドの仮数部に加算し
て、前正規化された仮数和を生成し、それと同時に第１
データ・オペランドおよび第２データ・オペランドのう
ち大きい方のデータ・オペランドの指数部を繰り上げ
て、繰り上げられた指数を生成する。前正規化仮数和
は、前正規化仮数和における先行ゼロビットの数を求
め、かつこの先行ゼロビットの数を表す出力信号を与え
ることによって正規化され、それにより後正規化仮数和
を生成する。
【００１４】後正規化仮数和は丸められ、丸め仮数値と
オーバフロー出力信号とを与え、それと同時に、繰り上
げられた指数は調整され、第１指数結果値と第２指数結
果値とを生成する。オーバフロー出力信号の値に基づい
て、第１指数結果または第２指数結果が最終指数結果と
して選択される。最終指数結果，丸め仮数値および結果
符号ビットは、最終浮動小数点結果としてレジスタ・フ
ァイルに与えられる。
オーバフロー出力信号とを与え、それと同時に、繰り上
げられた指数は調整され、第１指数結果値と第２指数結
果値とを生成する。オーバフロー出力信号の値に基づい
て、第１指数結果または第２指数結果が最終指数結果と
して選択される。最終指数結果，丸め仮数値および結果
符号ビットは、最終浮動小数点結果としてレジスタ・フ
ァイルに与えられる。
【００１５】
【実施例】図４に、本発明による浮動小数点加算を実行
する浮動小数点加算器ユニット１００を示す。浮動小数
点加算器ユニット１００は、図１に示すデータ処理シス
テム１０と共に用いることができる。そのため、図３に
は本発明の浮動小数点加算器１００を含む好適な実施例
のデータ処理システム１０’を示す。図３において、図
１のそれと同様な素子は同じ参照番号が付けられてい
る。従って、データ処理システム１０’は、命令シーケ
ンサ１２，命令キャッシュ１４，データ・キャッシュ１
６，バス・インタフェース・ユニット１８，外部メモリ
２０，ロード／ストア・ユニット２２，整数実行ユニッ
ト２４，レジスタ・ファイル２６および本発明の浮動小
数点加算器ユニット１００によって構成される。命令シ
ーケンサ１２は、実行ユニット２２，２４，１００とレ
ジスタ・ファイル２６との間のデータ・フローを制御す
る。命令シーケンサ１２は、４段（フェッチ／デコード
／実行／ライトバック）マスタ命令パイプラインを構成
し、データ・インタロックを実行し、利用可能な実行ユ
ニット２２，２４，１００に対して命令をディスパッチ
（発行）し、レジスタ・ファイル２６からのデータをバ
ス３３，３４に対してやりとりする。
する浮動小数点加算器ユニット１００を示す。浮動小数
点加算器ユニット１００は、図１に示すデータ処理シス
テム１０と共に用いることができる。そのため、図３に
は本発明の浮動小数点加算器１００を含む好適な実施例
のデータ処理システム１０’を示す。図３において、図
１のそれと同様な素子は同じ参照番号が付けられてい
る。従って、データ処理システム１０’は、命令シーケ
ンサ１２，命令キャッシュ１４，データ・キャッシュ１
６，バス・インタフェース・ユニット１８，外部メモリ
２０，ロード／ストア・ユニット２２，整数実行ユニッ
ト２４，レジスタ・ファイル２６および本発明の浮動小
数点加算器ユニット１００によって構成される。命令シ
ーケンサ１２は、実行ユニット２２，２４，１００とレ
ジスタ・ファイル２６との間のデータ・フローを制御す
る。命令シーケンサ１２は、４段（フェッチ／デコード
／実行／ライトバック）マスタ命令パイプラインを構成
し、データ・インタロックを実行し、利用可能な実行ユ
ニット２２，２４，１００に対して命令をディスパッチ
（発行）し、レジスタ・ファイル２６からのデータをバ
ス３３，３４に対してやりとりする。
【００１６】好適な実施例に従って、大きな３２ワード
汎用レジスタ・ファイル（ＧＲＦ）２６は、整数、論
理，ビット・フィールド，メモリ・アドレッシングおよ
び浮動小数点演算用のオペランドを与える。実行ユニッ
ト２２，２４，１００に対して利用可能な２つのライト
バック・バス３４がある。簡単にするため、ライトバッ
ク・バス３４を構成する２つのバスのうち一方に特定の
実行ユニットが情報を転送する場合に、「ライトバッ
ク」という用語を用いるものとする。実行ユニット２
２，２４，１００はそれぞれ、独自の内部制御されたパ
イプラインを有する独立した機能ユニットである。実行
ユニットが命令の実行を完了すると、結果データをライ
トバック・バス３４に乗せる。レジスタ・ファイル２６
はデータをライトバック・バス３４からとり、適切な宛
先レジスタ(destination register)に保存する。別の命
令がこのデータを待っている場合、このデータはレジス
タ・ファイル２６を通過して適切な実行ユニットに直接
「転送(forward) 」される。これにより、データをレジ
スタ・ファイルに書き込み再び読み出すことを待たず
に、データ依存命令は前回の独立した命令のライトバッ
クと同じクロックで発行することができる。異なる実行
ユニットは異なるパイプライン長を有するので、２つ以
上の命令をある一つのクロック・サイクル内で完了する
ことが可能になる。従って、実行ユニット２２，２４，
１００はライトバック・バス３４上で利用可能なスロッ
トについてアービトレーションを行う。もっとも高いラ
イトバック優先権は、整数ユニット２４などのシングル
・サイクル実行ユニット３４に与えられ、そのためシン
グル・サイクル命令は常にライトバック・スロットが保
証され、一方、浮動小数点加算器ユニット１００やロー
ド／ストア・ユニット２２などのマルチステージ・パイ
プライン・ユニットはライトバック・スロットについて
アービトレーションを行う。ライトバック・スロットが
拒否されたパイプライン化された実行ユニットは、内部
パイプライン・ステージを進み続け、パイプライン・ス
テージがいっぱいになるまで新たな命令を受け続ける。
汎用レジスタ・ファイル（ＧＲＦ）２６は、整数、論
理，ビット・フィールド，メモリ・アドレッシングおよ
び浮動小数点演算用のオペランドを与える。実行ユニッ
ト２２，２４，１００に対して利用可能な２つのライト
バック・バス３４がある。簡単にするため、ライトバッ
ク・バス３４を構成する２つのバスのうち一方に特定の
実行ユニットが情報を転送する場合に、「ライトバッ
ク」という用語を用いるものとする。実行ユニット２
２，２４，１００はそれぞれ、独自の内部制御されたパ
イプラインを有する独立した機能ユニットである。実行
ユニットが命令の実行を完了すると、結果データをライ
トバック・バス３４に乗せる。レジスタ・ファイル２６
はデータをライトバック・バス３４からとり、適切な宛
先レジスタ(destination register)に保存する。別の命
令がこのデータを待っている場合、このデータはレジス
タ・ファイル２６を通過して適切な実行ユニットに直接
「転送(forward) 」される。これにより、データをレジ
スタ・ファイルに書き込み再び読み出すことを待たず
に、データ依存命令は前回の独立した命令のライトバッ
クと同じクロックで発行することができる。異なる実行
ユニットは異なるパイプライン長を有するので、２つ以
上の命令をある一つのクロック・サイクル内で完了する
ことが可能になる。従って、実行ユニット２２，２４，
１００はライトバック・バス３４上で利用可能なスロッ
トについてアービトレーションを行う。もっとも高いラ
イトバック優先権は、整数ユニット２４などのシングル
・サイクル実行ユニット３４に与えられ、そのためシン
グル・サイクル命令は常にライトバック・スロットが保
証され、一方、浮動小数点加算器ユニット１００やロー
ド／ストア・ユニット２２などのマルチステージ・パイ
プライン・ユニットはライトバック・スロットについて
アービトレーションを行う。ライトバック・スロットが
拒否されたパイプライン化された実行ユニットは、内部
パイプライン・ステージを進み続け、パイプライン・ス
テージがいっぱいになるまで新たな命令を受け続ける。
【００１７】好適な実施例では、浮動小数点加算器ユニ
ット１００は他のすべての実行ユニット２２，２４と並
行して実行し、整数，メモリ，浮動小数点演算の任意の
組み合わせを同じクロックで発行することができる。浮
動小数点加算器ユニット１００によって生成される結果
は、ソフトウェアの修正(fix-up)を必要としない厳密な
ＩＥＥＥ結果となる。図４において、浮動小数点加算器
ユニット１００は、仮数データ・パス部１０２，指数デ
ータ・パス部１０４，オペランド選択／整列論理１０６
およびライトバック論理１０８によって構成される。仮
数データ・パス論理１０２は、仮数スワップ・マルチプ
レクサ１１２，仮数加算器１１４，先行ゼロ検出論理１
１６，正規化器１１８，仮数丸め加算器１２０，右シフ
タ１２２および丸め仮数結果マルチプレクサ１２４によ
って構成される。指数データ・パス部１０４は、初期指
数マルチプレクサ１２８，指数繰り上げ加算器１３０，
指数丸め加算器１３２，指数調整加算器１３４，指数結
果マルチプレクサ１３８および例外検出論理１４０によ
って構成される。ライトバック論理１０８は、発行され
た浮動小数点命令によって指定される精度に基づいて、
最終加算または減算結果を適切な浮動小数点データ・フ
ォーマットに再整列する。
ット１００は他のすべての実行ユニット２２，２４と並
行して実行し、整数，メモリ，浮動小数点演算の任意の
組み合わせを同じクロックで発行することができる。浮
動小数点加算器ユニット１００によって生成される結果
は、ソフトウェアの修正(fix-up)を必要としない厳密な
ＩＥＥＥ結果となる。図４において、浮動小数点加算器
ユニット１００は、仮数データ・パス部１０２，指数デ
ータ・パス部１０４，オペランド選択／整列論理１０６
およびライトバック論理１０８によって構成される。仮
数データ・パス論理１０２は、仮数スワップ・マルチプ
レクサ１１２，仮数加算器１１４，先行ゼロ検出論理１
１６，正規化器１１８，仮数丸め加算器１２０，右シフ
タ１２２および丸め仮数結果マルチプレクサ１２４によ
って構成される。指数データ・パス部１０４は、初期指
数マルチプレクサ１２８，指数繰り上げ加算器１３０，
指数丸め加算器１３２，指数調整加算器１３４，指数結
果マルチプレクサ１３８および例外検出論理１４０によ
って構成される。ライトバック論理１０８は、発行され
た浮動小数点命令によって指定される精度に基づいて、
最終加算または減算結果を適切な浮動小数点データ・フ
ォーマットに再整列する。
【００１８】好適な実施例に従って、任意の与えられた
浮動小数点命令（例えば加算，減算）について、オペラ
ンド（ＡおよびＢ）はソース・バス３３またはライトバ
ック・バス３４を介して汎用レジスタ・ファイル２６か
ら供給される。従来の方法では、シーケンサ１２からの
制御信号は浮動小数点加算器ユニット１００に駆動さ
れ、どのバス３３または３４がソース・オペランド（Ａ
およびＢ）を与えるかを示す。浮動小数点命令が完了す
ると、ライトバック論理１０８は演算結果をライトバッ
ク・バス３４を介してレジスタ・ファイル２６に転送す
る。
浮動小数点命令（例えば加算，減算）について、オペラ
ンド（ＡおよびＢ）はソース・バス３３またはライトバ
ック・バス３４を介して汎用レジスタ・ファイル２６か
ら供給される。従来の方法では、シーケンサ１２からの
制御信号は浮動小数点加算器ユニット１００に駆動さ
れ、どのバス３３または３４がソース・オペランド（Ａ
およびＢ）を与えるかを示す。浮動小数点命令が完了す
ると、ライトバック論理１０８は演算結果をライトバッ
ク・バス３４を介してレジスタ・ファイル２６に転送す
る。
【００１９】浮動小数点加算器ユニット１００によって
実行される命令の種類に応じて、オペランドは整数、あ
るいはＩＥＥＥ浮動小数点フォーマットに規定される単
精度，倍精度または拡張精度の浮動小数点となりうる。
好適な実施例では、すべてのオペランドは、サイズまた
は精度に関係なく、Ｓｉｇｎ（Ｓ）ビット（これはオペ
ランドの最上位ビット（most significant bit: ＭＳ
Ｂ）である）に整列されたソース・バス３３またはライ
トバック・バス３４上に駆動される。好適な実施例で
は、各クロックにおいて２つの命令がシーケンサ１２に
よって異なる実行ユニット２２，２４，１００に発行さ
れ、一方が命令スロット０に入り、もう一方は命令スロ
ット１に入る。各命令スロットについて、２つのソース
・バス３３、すなわちｓ０＿ｂ［０］またはｓ１＿ｂ
［０］およびｓ０＿ｂ［１］およびｓ１＿ｂ［１］があ
り、これらはレジスタ・ファイル２６から駆動される。
さらに、２つのライトバック・バス３４もある。従っ
て、好適な実施例では、第１オペランド（Ａ）は、
（１）ソース１バスであるｓ１＿ｂ［０］またはｓ１＿
ｂ［１］（シーケンサ１２が命令スロット０または命令
スロット１で命令を発効しているかどうかに依存する）
から現れるか、あるいは（２）ライトバック・バス０
（ｗｂ＿ｂ［０］）からフィードフォーワードされる
か、あるいは（３）ライトバック・バス１（ｗｂ＿ｂ
［１］）からフィードフォーワードされる。同様に、第
２オペランドＢは、（１）ソース２バス（ｓ２＿ｂ
［０］またはｓ２＿ｂ［１］）から現われるか、あるい
は（２）ライトバック・バス０からフィードフォーワー
ドされるか、あるいは（３）ライトバック・バス１から
フィードフォーワードされる。すべての場合において、
オペランド（ＡおよびＢ）は、精度に関係なく、符号ビ
ット（ＭＳＢ）に整列されたバス３３または３４上に駆
動される。
実行される命令の種類に応じて、オペランドは整数、あ
るいはＩＥＥＥ浮動小数点フォーマットに規定される単
精度，倍精度または拡張精度の浮動小数点となりうる。
好適な実施例では、すべてのオペランドは、サイズまた
は精度に関係なく、Ｓｉｇｎ（Ｓ）ビット（これはオペ
ランドの最上位ビット（most significant bit: ＭＳ
Ｂ）である）に整列されたソース・バス３３またはライ
トバック・バス３４上に駆動される。好適な実施例で
は、各クロックにおいて２つの命令がシーケンサ１２に
よって異なる実行ユニット２２，２４，１００に発行さ
れ、一方が命令スロット０に入り、もう一方は命令スロ
ット１に入る。各命令スロットについて、２つのソース
・バス３３、すなわちｓ０＿ｂ［０］またはｓ１＿ｂ
［０］およびｓ０＿ｂ［１］およびｓ１＿ｂ［１］があ
り、これらはレジスタ・ファイル２６から駆動される。
さらに、２つのライトバック・バス３４もある。従っ
て、好適な実施例では、第１オペランド（Ａ）は、
（１）ソース１バスであるｓ１＿ｂ［０］またはｓ１＿
ｂ［１］（シーケンサ１２が命令スロット０または命令
スロット１で命令を発効しているかどうかに依存する）
から現れるか、あるいは（２）ライトバック・バス０
（ｗｂ＿ｂ［０］）からフィードフォーワードされる
か、あるいは（３）ライトバック・バス１（ｗｂ＿ｂ
［１］）からフィードフォーワードされる。同様に、第
２オペランドＢは、（１）ソース２バス（ｓ２＿ｂ
［０］またはｓ２＿ｂ［１］）から現われるか、あるい
は（２）ライトバック・バス０からフィードフォーワー
ドされるか、あるいは（３）ライトバック・バス１から
フィードフォーワードされる。すべての場合において、
オペランド（ＡおよびＢ）は、精度に関係なく、符号ビ
ット（ＭＳＢ）に整列されたバス３３または３４上に駆
動される。
【００２０】本発明において、浮動小数点加算器ユニッ
ト１００は浮動小数点加算または減算を実行して、図５
のフロー図２００に示すように２つのオペランドＡおよ
びＢを加算／減算する。従って、ステップ２０２におい
て、シーケンサ１２によって生成されるＥＸＴＥＲＮＡ
Ｌ ＣＯＮＴＲＯＬ信号に応答して、オペランド選択／
整列論理１０６は適切なバス３３または３４を選択し
て、そのバスから着信オペランド（オペランドＡおよび
オペランドＢ）を受信する。次にオペランド選択／整列
論理１０６は、浮動小数点加算器ユニット１００によっ
て内部的に用いられる倍拡張精度フォーマットに対して
オペランドの第１整列を実行する。第２整列はオペラン
ド選択／整列論理１０６によって実行され、オペランド
ＡおよびＢを整列して、それらの指数を等しくする。オ
ペランド整列演算において、このガード・ビットが仮数
の右シフト中に生成される。オペランド選択／整列論理
１０６は、ガード・ビットを丸め制御論理１２６に与え
る。
ト１００は浮動小数点加算または減算を実行して、図５
のフロー図２００に示すように２つのオペランドＡおよ
びＢを加算／減算する。従って、ステップ２０２におい
て、シーケンサ１２によって生成されるＥＸＴＥＲＮＡ
Ｌ ＣＯＮＴＲＯＬ信号に応答して、オペランド選択／
整列論理１０６は適切なバス３３または３４を選択し
て、そのバスから着信オペランド（オペランドＡおよび
オペランドＢ）を受信する。次にオペランド選択／整列
論理１０６は、浮動小数点加算器ユニット１００によっ
て内部的に用いられる倍拡張精度フォーマットに対して
オペランドの第１整列を実行する。第２整列はオペラン
ド選択／整列論理１０６によって実行され、オペランド
ＡおよびＢを整列して、それらの指数を等しくする。オ
ペランド整列演算において、このガード・ビットが仮数
の右シフト中に生成される。オペランド選択／整列論理
１０６は、ガード・ビットを丸め制御論理１２６に与え
る。
【００２１】ステップ２０４において、以下の表１に示
すように、浮動小数点加算器ユニット１００はシーケン
サ１２（図４）から発行される命令と、オペランドＡお
よびＢのＳｉｇｎビットとに基づいて、「有効(effecti
ve) 」加算および「有効」減算を実行する。
すように、浮動小数点加算器ユニット１００はシーケン
サ１２（図４）から発行される命令と、オペランドＡお
よびＢのＳｉｇｎビットとに基づいて、「有効(effecti
ve) 」加算および「有効」減算を実行する。
【００２２】
【表１】 発行される Ｓｉｇｎビット Ｓｉｇｎビット 有効 命令 オペランドＡ オペランドＢ オペランド 加算 ０ ０ 加算 加算 ０ １ 減算 加算 １ ０ 減算 加算 １ １ 加算 減算 ０ ０ 減算 減算 ０ １ 加算 減算 １ ０ 加算 減算 １ １ 減算 オペランド選択／整列論理１０６は、１９９２年９月４
日に出願され、本明細書の譲受人に譲渡された特許出願
第０７／９４１，０１１号"IN A DATA PROCESSING A ME
THOD AND APPARATUS FOR PERFORMING A FLOATING-POINT
COMPARISON OPERATION"に説明されているように、指数
比較演算を実行する。従って、オペランド選択／整列論
理１０６からＥＸＰＯＮＥＮＴ ＣＯＭＰＡＲＥ信号を
受信することに応答して、初期指数マルチプレクサ１２
８は大きさのより大きいオペランドの指数（ＥＸＰＡま
たはＥＸＰＢ）を指数繰り上げ加算器１３０に与える。
指数繰り上げ加算器１３０は初期指数（ＥＸＰＡまたは
ＥＸＰＢ）を２だけ繰り上げ、「繰り上げ指数」を出力
として与える。これと並行して、仮数加算器１１４は、
オペランドＡおよびＢの仮数ＭＡＮＴＡおよびＭＡＮＴ
Ｂの有効加算または減算をそれぞれ実行し、「前正規化
仮数和(prenormalized mantissa sum)」を出力として与
える。好適な実施例では、前正規化仮数和は、１桁上げ
ビットと６４ビットの仮数値とからなる６５ビット値で
ある。
日に出願され、本明細書の譲受人に譲渡された特許出願
第０７／９４１，０１１号"IN A DATA PROCESSING A ME
THOD AND APPARATUS FOR PERFORMING A FLOATING-POINT
COMPARISON OPERATION"に説明されているように、指数
比較演算を実行する。従って、オペランド選択／整列論
理１０６からＥＸＰＯＮＥＮＴ ＣＯＭＰＡＲＥ信号を
受信することに応答して、初期指数マルチプレクサ１２
８は大きさのより大きいオペランドの指数（ＥＸＰＡま
たはＥＸＰＢ）を指数繰り上げ加算器１３０に与える。
指数繰り上げ加算器１３０は初期指数（ＥＸＰＡまたは
ＥＸＰＢ）を２だけ繰り上げ、「繰り上げ指数」を出力
として与える。これと並行して、仮数加算器１１４は、
オペランドＡおよびＢの仮数ＭＡＮＴＡおよびＭＡＮＴ
Ｂの有効加算または減算をそれぞれ実行し、「前正規化
仮数和(prenormalized mantissa sum)」を出力として与
える。好適な実施例では、前正規化仮数和は、１桁上げ
ビットと６４ビットの仮数値とからなる６５ビット値で
ある。
【００２３】ステップ２０６において、先行ゼロ検出論
理１１６は前正規化仮数和における先行ゼロの数を求
め、６５ビット前正規化仮数和において検出された先行
ゼロの数を表す６ビット符号化値（「ＮＯＲＭ」）を出
力として与える。このＮＯＲＭ値は、図４に示すよう
に、指数丸め加算器１３２，指数調整加算器１３４およ
び仮数正規化器１１８に与えられる。
理１１６は前正規化仮数和における先行ゼロの数を求
め、６５ビット前正規化仮数和において検出された先行
ゼロの数を表す６ビット符号化値（「ＮＯＲＭ」）を出
力として与える。このＮＯＲＭ値は、図４に示すよう
に、指数丸め加算器１３２，指数調整加算器１３４およ
び仮数正規化器１１８に与えられる。
【００２４】ＮＯＲＭを受信することに応答して、ステ
ップ２０８において、仮数正規化器１１８は、ＮＯＲＭ
値において符号化されたビットの数だけ前正規化仮数和
を左にシフトして、後正規化仮数和を生成する。これと
並行して、指数調整加算器１３４は繰り上げ指数値（指
数繰り上げ加算器１３０によって与えられる）から６ビ
ットＮＯＲＭ値を減算して指数結果値（ＥＸＰ ＲＥＳ
ＵＬＴ）を与え、一方、指数丸め加算器１３２は同時に
指数結果値と１との和（ＥＸＰ ＲＥＳＵＬＴ＋１）を
計算する。このＥＸＰ ＲＥＳＵＬＴ＋１値は、ステッ
プ２１０において仮数丸め演算を実行することによって
生じるその後のオーバフロー状態に備えて、浮動小数点
加算器１００によって生成される。
ップ２０８において、仮数正規化器１１８は、ＮＯＲＭ
値において符号化されたビットの数だけ前正規化仮数和
を左にシフトして、後正規化仮数和を生成する。これと
並行して、指数調整加算器１３４は繰り上げ指数値（指
数繰り上げ加算器１３０によって与えられる）から６ビ
ットＮＯＲＭ値を減算して指数結果値（ＥＸＰ ＲＥＳ
ＵＬＴ）を与え、一方、指数丸め加算器１３２は同時に
指数結果値と１との和（ＥＸＰ ＲＥＳＵＬＴ＋１）を
計算する。このＥＸＰ ＲＥＳＵＬＴ＋１値は、ステッ
プ２１０において仮数丸め演算を実行することによって
生じるその後のオーバフロー状態に備えて、浮動小数点
加算器１００によって生成される。
【００２５】ステップ２１０において、浮動小数点加算
器１００は仮数丸め演算を実行する。最終浮動小数点加
算／減算結果であるＮＯＲＭ値に応じて、仮数正規化器
１１８は前正規化仮数和を左にシフトして、所定の数の
ガード・ビットを前正規化仮数和の最下位ビット位置に
挿入することを可能にし、それにより後正規化仮数和を
生成する。最終浮動小数点加算／減算結果の精度に基づ
いて、丸め制御論理１２６は、ＩＥＥＥ−７５４ １９
８５仕様に規定する浮動小数点演算規格に準拠する丸め
結果値を生成するために、後正規化仮数値に加算すべき
値を示すＲＯＵＮＤ信号を生成する。従って、繰り上げ
仮数丸め加算器１２０は後正規化仮数和とＲＯＵＮＤ制
御信号とを受信して、６４ビット丸め仮数値と桁上げ出
力信号とを出力として与える。本発明の浮動小数点加算
／減算演算のステップ２１２において、浮動小数点加算
器１００は後正規化仮数値を丸めることによってオーバ
フロー状態が発生したかどうかを、仮数丸め加算器１２
０によって生成された桁上げ出力信号を調べることによ
って判断する。
器１００は仮数丸め演算を実行する。最終浮動小数点加
算／減算結果であるＮＯＲＭ値に応じて、仮数正規化器
１１８は前正規化仮数和を左にシフトして、所定の数の
ガード・ビットを前正規化仮数和の最下位ビット位置に
挿入することを可能にし、それにより後正規化仮数和を
生成する。最終浮動小数点加算／減算結果の精度に基づ
いて、丸め制御論理１２６は、ＩＥＥＥ−７５４ １９
８５仕様に規定する浮動小数点演算規格に準拠する丸め
結果値を生成するために、後正規化仮数値に加算すべき
値を示すＲＯＵＮＤ信号を生成する。従って、繰り上げ
仮数丸め加算器１２０は後正規化仮数和とＲＯＵＮＤ制
御信号とを受信して、６４ビット丸め仮数値と桁上げ出
力信号とを出力として与える。本発明の浮動小数点加算
／減算演算のステップ２１２において、浮動小数点加算
器１００は後正規化仮数値を丸めることによってオーバ
フロー状態が発生したかどうかを、仮数丸め加算器１２
０によって生成された桁上げ出力信号を調べることによ
って判断する。
【００２６】ステップ２１４において、右シフタ１２２
は丸め仮数値を右に１ビットだけシフトして、それによ
り右シフト丸め仮数値を生成する。ステップ２１２にお
ける判断に基づいて、丸め仮数結果マルチプレクサ１２
４は右シフト丸め仮数値または後正規化仮数値のいずれ
かを選択して、最終６４ビット仮数結果としてライトバ
ック制御論理１０８に与える。これと並行して、指数結
果マルチプレクサ１３８は、仮数丸め加算器１２０によ
って生成された桁上げ出力信号の値に基づいて、ＥＸＰ
ＲＥＳＵＬＴまたはＥＸＰ ＲＥＳＵＬＴ＋１のいず
れかを選択して、最終１５ビット指数結果としてライト
バック制御論理１０８に与える。
は丸め仮数値を右に１ビットだけシフトして、それによ
り右シフト丸め仮数値を生成する。ステップ２１２にお
ける判断に基づいて、丸め仮数結果マルチプレクサ１２
４は右シフト丸め仮数値または後正規化仮数値のいずれ
かを選択して、最終６４ビット仮数結果としてライトバ
ック制御論理１０８に与える。これと並行して、指数結
果マルチプレクサ１３８は、仮数丸め加算器１２０によ
って生成された桁上げ出力信号の値に基づいて、ＥＸＰ
ＲＥＳＵＬＴまたはＥＸＰ ＲＥＳＵＬＴ＋１のいず
れかを選択して、最終１５ビット指数結果としてライト
バック制御論理１０８に与える。
【００２７】ステップ２１６において、例外検出論理１
４０はＩＥＥＥ例外状態が発生したかどうか判断する。
ＩＥＥＥ例外が発生している場合、ステップ２１８にお
いて、例外検出論理１４０は８０ビットのデフォルト値
をライトバック制御論理１０８に与え、この値はライト
バック・バス３４を介してレジスタ・ファイル２６にラ
イトバックされる。それ以外の場合には、例外検出論理
１４０は最終１５ビット指数結果をライトバック・バス
３４を介してレジスタ・ファイル２６にライトバックす
るようにライトバック制御論理１０８に指示する。
４０はＩＥＥＥ例外状態が発生したかどうか判断する。
ＩＥＥＥ例外が発生している場合、ステップ２１８にお
いて、例外検出論理１４０は８０ビットのデフォルト値
をライトバック制御論理１０８に与え、この値はライト
バック・バス３４を介してレジスタ・ファイル２６にラ
イトバックされる。それ以外の場合には、例外検出論理
１４０は最終１５ビット指数結果をライトバック・バス
３４を介してレジスタ・ファイル２６にライトバックす
るようにライトバック制御論理１０８に指示する。
【００２８】従って、本発明の好適な実施例では、浮動
小数点加算器１００はクリティカル・パス遅延を最小限
に抑えて、高性能な浮動小数点演算を可能にし、しかも
同時に論理を低減する。図２の従来技術のように、オー
バフローによるキャリー・アウトの場合に特別な処理で
前正規化仮数和を６４ビット値として処理せずに、本発
明の浮動小数点加算器１００は、前正規化仮数和を６５
ビット値として処理し、仮数加算器１１４のキャリー・
アウトは最上位ビットとなる。これにより、従来の浮動
小数点加算器ユニット３２の右シフタ４８と仮数和マル
チプレクサ５０の必要性がなくなる。また、従来の指数
繰り上げマルチプレクサ４６の使用によって教示される
ように、初期指数値を条件付きで桁上げせずに、本発明
では、（追加上位ビットを考慮するため）初期指数値は
常に桁上げされる。従って、本発明では加算器ユニット
３２（図２）のマルチプレクサ４６，５０の必要性はな
くなるので、本発明では桁上げ出力に対する負荷が最小
限に抑えられる。
小数点加算器１００はクリティカル・パス遅延を最小限
に抑えて、高性能な浮動小数点演算を可能にし、しかも
同時に論理を低減する。図２の従来技術のように、オー
バフローによるキャリー・アウトの場合に特別な処理で
前正規化仮数和を６４ビット値として処理せずに、本発
明の浮動小数点加算器１００は、前正規化仮数和を６５
ビット値として処理し、仮数加算器１１４のキャリー・
アウトは最上位ビットとなる。これにより、従来の浮動
小数点加算器ユニット３２の右シフタ４８と仮数和マル
チプレクサ５０の必要性がなくなる。また、従来の指数
繰り上げマルチプレクサ４６の使用によって教示される
ように、初期指数値を条件付きで桁上げせずに、本発明
では、（追加上位ビットを考慮するため）初期指数値は
常に桁上げされる。従って、本発明では加算器ユニット
３２（図２）のマルチプレクサ４６，５０の必要性はな
くなるので、本発明では桁上げ出力に対する負荷が最小
限に抑えられる。
【００２９】さらに、本発明におけるクリティカル・パ
スは先行ゼロ検出論理１１６から、指数加算器１３２，
１３４（並列）、および指数選択マルチプレクサ１３８
までであり、そのため浮動小数点加算器ユニット１００
は正規化および丸めのための指数調整を従来技術に比べ
て高速に行う。概念的には、本発明は繰り上げ指数（加
算器１３４を介して）および繰り上げ指数と１との和
（加算器１３２を介して）の両方から、ＮＯＲＭ信号に
おいて符号化された指数調整値を減算する。本発明にお
いて、ＮＯＲＭ信号において符号化された指数調整値を
減算し、かつ初期指数値を繰り上げるために、指数丸め
加算器１３２に２の桁上げ入力を与えなければならな
い。この条件は、従来技術で示した一般の加算器４２
（図２）ではうまくいかない。本発明では、指数加算器
１３２，１３４の桁上げ入力条件は、桁上げ入力１を指
数繰り上げ加算器１３０に戻すことによって満たされ
る。従って、本発明では、指数加算器１３０への初期指
数は図４に示すように常に２だけ繰り上げられる。前述
のように、従来技術に示す加算器４６，５０（図２）を
除去することにより、本明細書で説明するように桁上げ
入力１の移動が可能になる。従って、本発明は従来技術
に比べていくつかの利点を有する。まず第１に、仮数加
算器１１４のキャリーアウトが大きなマルチプレクサを
駆動しなければならない場合に、本発明はクリティカル
・パス・タイミングの問題に対処する。このタイミング
問題に対処すると同時に、本発明は設計から論理を除去
して、構造を簡略化する。またこの方法は、別の論理を
追加せずに、クリティカル・パスから一つの指数加算器
遅延を除去するという利点を有する。このことは、浮動
小数点加算器がサイクル時間条件を満たすことができる
という点で重要である。以上、好適な実施例に基づいて
本発明について説明してきたが、本発明はさまざまな方
法で実施できることが当業者に理解される。従って、本
発明の真の精神および範囲に入る本発明のすべての修正
は特許請求の範囲によって網羅される。
スは先行ゼロ検出論理１１６から、指数加算器１３２，
１３４（並列）、および指数選択マルチプレクサ１３８
までであり、そのため浮動小数点加算器ユニット１００
は正規化および丸めのための指数調整を従来技術に比べ
て高速に行う。概念的には、本発明は繰り上げ指数（加
算器１３４を介して）および繰り上げ指数と１との和
（加算器１３２を介して）の両方から、ＮＯＲＭ信号に
おいて符号化された指数調整値を減算する。本発明にお
いて、ＮＯＲＭ信号において符号化された指数調整値を
減算し、かつ初期指数値を繰り上げるために、指数丸め
加算器１３２に２の桁上げ入力を与えなければならな
い。この条件は、従来技術で示した一般の加算器４２
（図２）ではうまくいかない。本発明では、指数加算器
１３２，１３４の桁上げ入力条件は、桁上げ入力１を指
数繰り上げ加算器１３０に戻すことによって満たされ
る。従って、本発明では、指数加算器１３０への初期指
数は図４に示すように常に２だけ繰り上げられる。前述
のように、従来技術に示す加算器４６，５０（図２）を
除去することにより、本明細書で説明するように桁上げ
入力１の移動が可能になる。従って、本発明は従来技術
に比べていくつかの利点を有する。まず第１に、仮数加
算器１１４のキャリーアウトが大きなマルチプレクサを
駆動しなければならない場合に、本発明はクリティカル
・パス・タイミングの問題に対処する。このタイミング
問題に対処すると同時に、本発明は設計から論理を除去
して、構造を簡略化する。またこの方法は、別の論理を
追加せずに、クリティカル・パスから一つの指数加算器
遅延を除去するという利点を有する。このことは、浮動
小数点加算器がサイクル時間条件を満たすことができる
という点で重要である。以上、好適な実施例に基づいて
本発明について説明してきたが、本発明はさまざまな方
法で実施できることが当業者に理解される。従って、本
発明の真の精神および範囲に入る本発明のすべての修正
は特許請求の範囲によって網羅される。
【図１】浮動小数点加算を実行する従来の浮動小数点加
算器ユニットを有するデータ処理システムのブロック図
を示す。
算器ユニットを有するデータ処理システムのブロック図
を示す。
【図２】図１の従来の浮動小数点加算器ユニットのブロ
ック図を示す。
ック図を示す。
【図３】本発明による浮動小数点加算を実行する浮動小
数点加算器ユニットを有するデータ処理システムのブロ
ック図を示す。
数点加算器ユニットを有するデータ処理システムのブロ
ック図を示す。
【図４】本発明による図３の浮動小数点加算器ユニット
のブロック図を示す。
のブロック図を示す。
【図５】本発明による浮動小数点加算を示すフロー図で
ある。
ある。
１０，１０’ データ処理システム １２ 命令シーケンサ １４ 命令キャッシュ １６ データ・キャッシュ １８ バス・インタフェース・ユニット ２０ 外部メモリ ２２ ロード／ストア・ユニット ２４ 整数実行ユニット ２６ レジスタ・ファイル ３２ 加算器ユニット ３３ ソース・バス ３４ ライトバック・バス １００ 浮動小数点加算器ユニット １０２ 仮数データ・パス部 １０４ 指数データ・パス部 １０６ オペランド選択／整列論理 １０８ ライトバック論理 １１２ 仮数スワップ・マルチプレクサ １１４ 仮数加算器 １１６ 先行ゼロ検出論理 １１８ 正規化器 １２０ 仮数丸め加算器 １２２ 右シフタ １２４ 丸め仮数結果マルチプレクサ １２６ 丸め制御論理 １２８ 初期指数マルチプレクサ １３０ 指数繰り上げ加算器 １３２ 指数丸め加算器 １３４ 指数調整加算器 １３８ 指数結果マルチプレクサ １４０ 例外検出論理
Claims (5)
- 【請求項１】 各データ・オペランドが仮数部と、指数
部と、符号ビットとを有する、複数のデータ・オペラン
ドを保存するレジスタ・ファイル（２６）と、前記複数
の浮動小数点データ・オペランドのうち選択された数の
浮動小数点データ・オペランドを利用して複数の浮動小
数点演算を実行する実行ユニット（１００）とを有する
データ・プロセッサ（１０）において、浮動小数点加算
／減算演算を実行して、最終浮動小数点結果を求める方
法は：第１データ・オペランドの前記仮数部を第２デー
タ・オペランドの前記仮数部に加算して、前正規化仮数
和を生成し、同時に前記第１データ・オペランドおよび
前記第２データ・オペランドのうち大きい方の前記指数
部を繰り上げて、繰り上げ指数を生成する段階；前記前
正規化仮数和における先行ゼロ・ビットの数を求め、か
つ先行ゼロ・ビットの前記数を表す出力信号を与えるこ
とにより、前記前正規化仮数和を正規化して、後正規化
仮数和を生成する段階；前記後正規化仮数和を丸めて、
丸め仮数値とオーバフロー出力信号とを与え、同時に前
記繰り上げ指数を調整して、第１指数結果値と第２指数
結果値とを生成する段階；前記オーバフロー出力信号の
値に基づいて、前記第１指数結果または前記第２指数結
果のいずれかを最終指数結果として選択する段階；およ
び前記レジスタ・ファイル（２６）において前記最終指
数結果と、前記丸め仮数値と、結果符号ビットとを前記
最終浮動小数点結果として与える段階；によって構成さ
れることを特徴とする方法。 - 【請求項２】 各浮動小数点データ・オペランドが仮数
部と、指数部と、符号ビットとを有する、複数の浮動小
数点データ・オペランドを保存するレジスタ・ファイル
（２６）と、前記複数の浮動小数点データ・オペランド
のうち選択された数の浮動小数点データ・オペランドを
利用して複数の浮動小数点演算を実行する実行ユニット
（１００）とを有するデータ・プロセッサ（１０’）に
おいて、浮動小数点加算／減算中に後正規化を実行し
て、最終浮動小数点結果を求める方法は：第１データ・
オペランドの前記仮数部を第２データ・オペランドの前
記仮数部に加算して、前正規化仮数和を生成し、同時に
前記第１データ・オペランドおよび前記第２データ・オ
ペランドのうち大きい方の前記指数部を繰り上げて、繰
り上げ指数を生成する段階；前記前正規化仮数和におけ
る先行ゼロ・ビットの数を求めて、先行ゼロ・ビットの
前記数を表す出力信号を与えることにより、前記前正規
化仮数和を正規化して、後正規化仮数和を生成する段
階；前記後正規化仮数を丸めて、丸め仮数値とオーバフ
ロー出力信号とを与え、同時に前記繰り上げ指数を調整
して、第１指数結果値と第２指数結果値とを生成する段
階；前記後正規化仮数和の前記丸めを実行することによ
ってオーバフロー状態が発生した場合に、前記丸め仮数
値の１ビット右シフトを実行して、右シフトされた仮数
値を生成する段階；前記オーバフロー出力信号の値に基
づいて、前記第１指数結果または前記第２指数結果を最
終指数結果として選択する段階；および前記レジスタ・
ファイル（２６）において、前記最終指数結果と、前記
丸め仮数値と、結果符号ビットとを前記最終浮動小数点
結果として与える段階；によって構成されることを特徴
とする方法。 - 【請求項３】 各浮動小数点データ・オペランドが仮数
部と、指数部と、符号ビットとを有する、複数の浮動小
数点データ・オペランドを保存するレジスタ・ファイル
（２６）と、浮動小数点加算／減算を実行して、浮動小
数点結果を求める浮動小数点実行ユニット（１００）と
を有するデータ・プロセッサ（１０’）であって、前記
実行ユニットは：第１データ・オペランドの前記仮数部
を第２データ・オペランドの前記仮数部に加算して、前
正規化仮数和を生成し、かつ前記前正規化仮数和を正規
化して、後正規化仮数和を生成する第１手段（１１４，
１１６，１１８，１２０，１２２，１２４）であって、
前記第１手段（１１４，１１６，１１８，１２０，１２
２，１２４）は前記前正規化仮数和における先行ゼロ・
ビットの数を求めて、先行ゼロ・ビットの前記数を表す
第１出力信号を与え、また前記第１手段（１１４，１１
６，１１８，１２０，１２２，１２４）は前記後正規化
仮数和を丸め、オーバフロー状態が発生したかどうかを
示すオーバフロー出力信号と、丸め仮数値とを仮数結果
として与える第１手段；前記第１手段（１１４，１１
６，１１８，１２０，１２２，１２４）に結合され、前
記第１データ・オペランドおよび前記第２データ・オペ
ランドのうち大きい方の前記指数を繰り上げて、繰り上
げ指数を生成し、かつ前記第１手段（１１４，１１６，
１１８，１２０，１２２，１２４）から前記第１出力信
号を受信することに応答して、前記繰り上げ指数を調整
して、第１指数結果値と第２指数結果値とを生成する第
２手段（１３０，１３２，１３４，１３８）であって、
前記第２手段（１３０，１３２，１３４，１３８）は前
記第１手段（１１４，１１６，１１８，１２０，１２
２，１２４）から前記オーバフロー出力信号を受信し
て、それに応答して前記第１指数結果または前記第２指
数結果のいずれかを最終指数結果として選択する第２手
段；および前記第１および第２手段に結合され、前記最
終指数結果と、前記仮数結果と、結果符号ビットとを前
記最終浮動小数点結果として前記レジスタ・ファイル
（２６）に与える第３手段（１０８）；によって構成さ
れることを特徴とする浮動小数点実行ユニット。 - 【請求項４】 前記第１手段に結合され、前記第１デー
タ・オペランドと前記第２データ・オペランドとを前記
浮動小数点実行ユニットの所定の内部データ・フォーマ
ットに整列する第４手段（１０６）；および前記第４手
段に結合され、前記第１データ・オペランドと前記第２
データ・オペランドの整列中に、前記第４手段によって
生成される所定の数のガード・ビットを受信する第５手
段（１２６）；をさらに含んで構成されることを特徴と
する請求項３記載の浮動小数点実行ユニット。 - 【請求項５】 前記第３手段に結合され、前記浮動小数
点加算／減算を実行することによって例外状態が発生し
たことを検出し、かつ前記例外状態を検出することに応
答して、デフォルト値を前記最終浮動小数点結果として
与える例外検出論理手段（１４０）をさらに含んで構成
されることを特徴とする請求項３記載の浮動小数点実行
ユニット。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/000,339 US5373461A (en) | 1993-01-04 | 1993-01-04 | Data processor a method and apparatus for performing postnormalization in a floating-point execution unit |
| US000339 | 1993-01-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06236257A true JPH06236257A (ja) | 1994-08-23 |
Family
ID=21691077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5345648A Pending JPH06236257A (ja) | 1993-01-04 | 1993-12-22 | データ・プロセッサにおいて浮動小数点実行ユニット内で後正規化を実行する方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5373461A (ja) |
| JP (1) | JPH06236257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116643718A (zh) * | 2023-06-16 | 2023-08-25 | 合芯科技有限公司 | 一种流水线结构的浮点融合乘加装置、方法及处理器 |
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1993
- 1993-01-04 US US08/000,339 patent/US5373461A/en not_active Expired - Fee Related
- 1993-12-22 JP JP5345648A patent/JPH06236257A/ja active Pending
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