JPH0346024A - 浮動小数点演算器 - Google Patents
浮動小数点演算器Info
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- JPH0346024A JPH0346024A JP1180514A JP18051489A JPH0346024A JP H0346024 A JPH0346024 A JP H0346024A JP 1180514 A JP1180514 A JP 1180514A JP 18051489 A JP18051489 A JP 18051489A JP H0346024 A JPH0346024 A JP H0346024A
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- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は浮動小数点演算器に関し、特に同一の演算器で
指数の基数として２と１６のいずれか□を選択可能な演
算器における演算結果の正規化に関する。
指数の基数として２と１６のいずれか□を選択可能な演
算器における演算結果の正規化に関する。
［従来の技術］
従来、同一の演算器で２進と１６進をサポートする必要
がある演算装置としては８例えば第４図のような浮動小
数点データの加減算を行う為の加算器があった。２つの
浮動小数点データをそれぞれｘ、ｙとし、Ｘ、Ｙのおの
おのの指数部をＥＸ。
がある演算装置としては８例えば第４図のような浮動小
数点データの加減算を行う為の加算器があった。２つの
浮動小数点データをそれぞれｘ、ｙとし、Ｘ、Ｙのおの
おのの指数部をＥＸ。
ＥＹ、仮数部をＭＸ、ＭＹとすると、第４図の浮動小数
点加算器を用いて加減算は以下のように実行される。
点加算器を用いて加減算は以下のように実行される。
まず、各浮動小数点データの指数部ＥＸ、ＥＹは各々第
１の指数レジスタ２９．第２の指数レジスタ３０に格納
され、仮数部ＭＸ、ＭＹは各々第１の仮数レジスタ３１
．第２の仮数レジスタ３２に格納される。また、第１の
指数減算器３５では第１の指数レジスタ２９の内容から
第２の指数レジスタ３０の内容を引く減算が行なわれ、
第２の指数減算器３６においては第２の指数レジスタ３
０の内容から第１の指数レジスタ２９の内容を引く減算
が行なわれる。ここで、指数セレクト信号３７は第１の
指数減算器３５の出力の符号部であり、指数ＥＸとＥＹ
の大小関係を示す。指数セレクタ４１では、指数セレク
ト信号３７により第１の指数レジスタ２つと第２の指数
レジスタ３０のうち大きい方を加減算の演算結果の指数
データとして出力する。また、イコライズシフトセレク
タ４２では、指数セレクト信号３７により第１の指数減
算器３５と第２の指数減算器３６の出力のうち、正の方
の値、すなわち仮数データの桁合わせに必要なシフトカ
ウントである指数ＥＸとＥＹの差の絶対値を出力する。
１の指数レジスタ２９．第２の指数レジスタ３０に格納
され、仮数部ＭＸ、ＭＹは各々第１の仮数レジスタ３１
．第２の仮数レジスタ３２に格納される。また、第１の
指数減算器３５では第１の指数レジスタ２９の内容から
第２の指数レジスタ３０の内容を引く減算が行なわれ、
第２の指数減算器３６においては第２の指数レジスタ３
０の内容から第１の指数レジスタ２９の内容を引く減算
が行なわれる。ここで、指数セレクト信号３７は第１の
指数減算器３５の出力の符号部であり、指数ＥＸとＥＹ
の大小関係を示す。指数セレクタ４１では、指数セレク
ト信号３７により第１の指数レジスタ２つと第２の指数
レジスタ３０のうち大きい方を加減算の演算結果の指数
データとして出力する。また、イコライズシフトセレク
タ４２では、指数セレクト信号３７により第１の指数減
算器３５と第２の指数減算器３６の出力のうち、正の方
の値、すなわち仮数データの桁合わせに必要なシフトカ
ウントである指数ＥＸとＥＹの差の絶対値を出力する。
一方１反転器３３では、第２の仮数レジスタ３２の出力
を反転制御線３４の値により、そのまま。
を反転制御線３４の値により、そのまま。
もしくは反転して出力する。また、第１の仮数セレクタ
３９．第２の仮数セレクタ４０は、指数セレクト信号３
７を入力とし、その正負の値を出力する仮数セレクタ制
御回路３８の制御を受け、第１の仮数セレクタ３９から
は指数値の大きい方の浮動小数点データの仮数部が出力
される。イコライズシフタ４３では、第２の仮数セレク
タ４０の出力をイコライズカウントセレクタ４２の出力
に応じて右シフトする。加減算の演算結果の仮数部は、
加算回路４４において第１の仮数セレクタ３つの出力と
イコライズシフタ４３の出力を加算することにより得ら
れる。
３９．第２の仮数セレクタ４０は、指数セレクト信号３
７を入力とし、その正負の値を出力する仮数セレクタ制
御回路３８の制御を受け、第１の仮数セレクタ３９から
は指数値の大きい方の浮動小数点データの仮数部が出力
される。イコライズシフタ４３では、第２の仮数セレク
タ４０の出力をイコライズカウントセレクタ４２の出力
に応じて右シフトする。加減算の演算結果の仮数部は、
加算回路４４において第１の仮数セレクタ３つの出力と
イコライズシフタ４３の出力を加算することにより得ら
れる。
なお１桁上げ制御線４５は減算において必要なキャリー
を加算回路４４に入力するものである。
を加算回路４４に入力するものである。
加算回路４４の出力は、リザルトセレクタ４８を通り、
そのままりザルトレジスタ４つに格納される。リザルト
レジスタ４９の出力から、指数の基数に基づいて正規化
シフト数生成回路５０を通して正規化シフト数を求め、
正規化シフタ５１を用いてリザルトレジスタ４つの出力
を正規化し、リザルトセレクタ４８を通して再びリザル
トレジスタ４９に格納する。また正規化シフト数生成回
路５０の出力は指数修正回路５２で修正され、指数修正
セレクタ４６を通して指数修正レジスタ４７に格納され
る。
そのままりザルトレジスタ４つに格納される。リザルト
レジスタ４９の出力から、指数の基数に基づいて正規化
シフト数生成回路５０を通して正規化シフト数を求め、
正規化シフタ５１を用いてリザルトレジスタ４つの出力
を正規化し、リザルトセレクタ４８を通して再びリザル
トレジスタ４９に格納する。また正規化シフト数生成回
路５０の出力は指数修正回路５２で修正され、指数修正
セレクタ４６を通して指数修正レジスタ４７に格納され
る。
［発明が解決しようとする課題］
上述した従来の浮動小数点加算器においては。
加減算器の出力を一度すザルトレジスタに受け。
正規化が必要な場合にはりザルトレジスタの出力から指
数の基数（２もしくは１６）に基づいて正規化シフト数
を求め、正規化シフタを用いて正規化していたため、正
規化シフト数生成回路から正規化シフタを通るデータ信
号の伝搬遅延時間が大きい。また、近年の半導体技術の
進展による回路素子の高速化により、情報処理装置の１
クロツクサイクルは早くなる一方であり、第４図に示し
たような従来の浮動小数点加算器の構成では、前述した
データ信号の伝搬遅延時間の問題により、浮動小数点デ
ータの加減算結果の正規化が１クロツクサイクルで終了
することができないという欠点が生ずる。ところが指数
の基数が１６の場合の正規化シフトカウントは、少数点
第１位以下を４ビツトずつのグループに分け、符号ビッ
トに応じてオール″０１もしくはオールｍ １ ｓのグ
ループがいくつ続くかによって求め、指数の基数が２の
場合の正規化シフトカウントは、小数点以下第１位から
最下位に向って符号ビットと同じ値がいくつ続くかによ
って求める。そのため、６４ビツトの浮動小数点データ
について考えれば、正規化シフト数生成回路５０は、第
５図から第１０図に示したような構成を有する。指数の
基数が１６の場合の正規化シフト数生成回路は、指数の
基数が２の場合のそれに比べ、ゲート量で約２分の１．
ゲート段数も少なくてすむことから、指数の基数が１６
の場合の正規化シフト数生成回路の伝搬遅延時間は、指
数の基数が２の場合のそれより相当小さい。
数の基数（２もしくは１６）に基づいて正規化シフト数
を求め、正規化シフタを用いて正規化していたため、正
規化シフト数生成回路から正規化シフタを通るデータ信
号の伝搬遅延時間が大きい。また、近年の半導体技術の
進展による回路素子の高速化により、情報処理装置の１
クロツクサイクルは早くなる一方であり、第４図に示し
たような従来の浮動小数点加算器の構成では、前述した
データ信号の伝搬遅延時間の問題により、浮動小数点デ
ータの加減算結果の正規化が１クロツクサイクルで終了
することができないという欠点が生ずる。ところが指数
の基数が１６の場合の正規化シフトカウントは、少数点
第１位以下を４ビツトずつのグループに分け、符号ビッ
トに応じてオール″０１もしくはオールｍ １ ｓのグ
ループがいくつ続くかによって求め、指数の基数が２の
場合の正規化シフトカウントは、小数点以下第１位から
最下位に向って符号ビットと同じ値がいくつ続くかによ
って求める。そのため、６４ビツトの浮動小数点データ
について考えれば、正規化シフト数生成回路５０は、第
５図から第１０図に示したような構成を有する。指数の
基数が１６の場合の正規化シフト数生成回路は、指数の
基数が２の場合のそれに比べ、ゲート量で約２分の１．
ゲート段数も少なくてすむことから、指数の基数が１６
の場合の正規化シフト数生成回路の伝搬遅延時間は、指
数の基数が２の場合のそれより相当小さい。
したがって、指数の基数が１６の場合に限って正規化シ
フト数を加算回路出力より直接求め、加算回路出力をリ
ザルトレジスタに格納すると同時に指数の基数が１６の
場合のシフトカウントをレジスタに格納して、リザルト
レジスタの出力を指数の基数が１６の場合のシフトカウ
ントを格納しているレジスタの出力で正規化するとした
ならば。
フト数を加算回路出力より直接求め、加算回路出力をリ
ザルトレジスタに格納すると同時に指数の基数が１６の
場合のシフトカウントをレジスタに格納して、リザルト
レジスタの出力を指数の基数が１６の場合のシフトカウ
ントを格納しているレジスタの出力で正規化するとした
ならば。
指数の基数が１６の場合に限っては演算結果の正規化を
１クロツクサイクル内で終了することができる。
１クロツクサイクル内で終了することができる。
本発明の目的は浮動小数点データの演算の一部高速化を
可能とする浮動小数点演算器を提供することにある。
可能とする浮動小数点演算器を提供することにある。
［課題を解決するための手段］
本発明による浮動小数点演算器は、指数の基数が第１若
しくは第２の基数であるところの２つの浮動小数点デー
タの演算の実行に際し、前記２つの浮動小数点データを
演算回路を用いて演算を実行し、該演算回路の出力を前
記指数の基数に基づき正規化した結果を演算器の演算結
果として出力する浮動小数点演算器であって、前記演算
回路の出力を指数の基数を前記第１の基数として正規化
するための第１の正規化シフト数を生成する第１の正規
化シフト数生成手段と、前記演算回路の出力を前記第１
の正規化シフト数に従って左シフトし、第１の正規化シ
フトされた結果を出力する第１の正規化シフタと、前記
演算回路の出力を指数の基数を前記第２の基数として正
規化するための第２の正規化シフト数を生成する第２の
正規化シフト数生成手段と、前記演算回路の出力を前記
第２の正規化シフト数に従って左シフトし、第２の正規
化シフトされた結果を出力する第２の正規化シフタとを
有し、指数の基数が前記第１の基数の場合には、前記第
１の正規化シフトされた結果を当該演算器の演算結果と
して出力し、指数の基数が前記第２の基数の場合には、
前記第２の正規化シフトされた結果を当該演算器の演算
結果として出力することを特徴とする。
しくは第２の基数であるところの２つの浮動小数点デー
タの演算の実行に際し、前記２つの浮動小数点データを
演算回路を用いて演算を実行し、該演算回路の出力を前
記指数の基数に基づき正規化した結果を演算器の演算結
果として出力する浮動小数点演算器であって、前記演算
回路の出力を指数の基数を前記第１の基数として正規化
するための第１の正規化シフト数を生成する第１の正規
化シフト数生成手段と、前記演算回路の出力を前記第１
の正規化シフト数に従って左シフトし、第１の正規化シ
フトされた結果を出力する第１の正規化シフタと、前記
演算回路の出力を指数の基数を前記第２の基数として正
規化するための第２の正規化シフト数を生成する第２の
正規化シフト数生成手段と、前記演算回路の出力を前記
第２の正規化シフト数に従って左シフトし、第２の正規
化シフトされた結果を出力する第２の正規化シフタとを
有し、指数の基数が前記第１の基数の場合には、前記第
１の正規化シフトされた結果を当該演算器の演算結果と
して出力し、指数の基数が前記第２の基数の場合には、
前記第２の正規化シフトされた結果を当該演算器の演算
結果として出力することを特徴とする。
［実施例］
次に６本発明について図面を参照して説明する。
第１図は本発明の一実施例による浮動小数点加算器の構
成を示すブロック図である。
成を示すブロック図である。
第１図において第１の指数レジスタ１．第２の指数レジ
スタ２．第１の仮数レジスタ３．第２の仮数レジスタ４
１反転器５９反転制御線６．第１の指数減算器７．第２
の指数減算器８．指数セレクト信号９．仮数セレクト制
御回路１０．第１の仮数セレクタ１１．第２の仮数セレ
クタ１２．指数セレクタ１３．イコライズカウントセレ
クタ１４、イコライズシフタ１５．加算回路１６１桁上
げ制御線１７．指数修正セレクタ１８．指数修正レジス
タ１９は、それぞれ、第４図において説明した参照符号
２９〜４７と同様の働きをする。また、加算回路１６の
出力はりザルトセレクタ２０を通りリザルトレジスタ２
１に格納される。
スタ２．第１の仮数レジスタ３．第２の仮数レジスタ４
１反転器５９反転制御線６．第１の指数減算器７．第２
の指数減算器８．指数セレクト信号９．仮数セレクト制
御回路１０．第１の仮数セレクタ１１．第２の仮数セレ
クタ１２．指数セレクタ１３．イコライズカウントセレ
クタ１４、イコライズシフタ１５．加算回路１６１桁上
げ制御線１７．指数修正セレクタ１８．指数修正レジス
タ１９は、それぞれ、第４図において説明した参照符号
２９〜４７と同様の働きをする。また、加算回路１６の
出力はりザルトセレクタ２０を通りリザルトレジスタ２
１に格納される。
従来では、指数の基数が２もしくは１６の場合。
第４図に示したように、リザルトレジスタ４つの出力か
ら正規化シフト数を生成し、正規化シフタ５１によりリ
ザルトレジスタ４９の出力を正規化していた。
ら正規化シフト数を生成し、正規化シフタ５１によりリ
ザルトレジスタ４９の出力を正規化していた。
これに対し１本実施例では、指数の基数が１６の場合に
限り、直接、加算回路１６の出力から第１の正規化シフ
ト数生成回路２２により正規化シフト数が生成され、正
規化シフト数レジスタ２３に格納される。
限り、直接、加算回路１６の出力から第１の正規化シフ
ト数生成回路２２により正規化シフト数が生成され、正
規化シフト数レジスタ２３に格納される。
さらに、リザルトレジスタ２１の出力は正規化シフト数
レジスタ２３の出力により第１の正規化シフタ２４を用
いて左シフトされ、リザルトセレクタ２０を通してリザ
ルトレジスタ２１に格納される。また、指数修正レジス
タ１９の出力は正規化シフト数レジスタ２３の出力によ
り、第１の指数修正回路２７で修正され、再び指数修正
レジスタ１つに格納される。
レジスタ２３の出力により第１の正規化シフタ２４を用
いて左シフトされ、リザルトセレクタ２０を通してリザ
ルトレジスタ２１に格納される。また、指数修正レジス
タ１９の出力は正規化シフト数レジスタ２３の出力によ
り、第１の指数修正回路２７で修正され、再び指数修正
レジスタ１つに格納される。
また、指数の基数が２の場合には１従来技術と同様に、
リザルトレジスタ２１の出力から第２の正規化シフト数
生成回路２５により正規化シフト数が生成され、リザル
トレジスタ２１の出力が。
リザルトレジスタ２１の出力から第２の正規化シフト数
生成回路２５により正規化シフト数が生成され、リザル
トレジスタ２１の出力が。
第２の正規化シフタ２６を用いて左シフトされ。
再びリザルトレジスタ２１に格納される。また。
指数修正レジスタ１９の出力は、第２の正規化シフト数
生戊回路２５の出力により、第２の指数修正回路２８で
修正され、再び指数修正レジスタ１９に格納される。
生戊回路２５の出力により、第２の指数修正回路２８で
修正され、再び指数修正レジスタ１９に格納される。
次に、第１図に示した浮動小数点演算器の演算サイクル
を第２図及び第３図に示す。
を第２図及び第３図に示す。
従来では、第４図に示すように、指数の基数が２もしく
は１６の場合、リザルトレジスタ４つより正規化シフト
数生成回路５０から正規化シフタ５１を通して再びリザ
ルトレジスタ４９にいたるまでの伝搬遅延時間は１クロ
ツクサイクルより大きく、２クロツクサイクル未満であ
る。
は１６の場合、リザルトレジスタ４つより正規化シフト
数生成回路５０から正規化シフタ５１を通して再びリザ
ルトレジスタ４９にいたるまでの伝搬遅延時間は１クロ
ツクサイクルより大きく、２クロツクサイクル未満であ
る。
これに対し１本実施例においては、指数の基数が１６の
場合、第３図に示されるように、リザルトレジスタ２１
から第１の正規化シフタ２４を通して再びリザルトレジ
スタ２１にいたるまでの伝搬遅延時間が１クロツクサイ
クル未満である。指数の基数が２の場合、第２図に示さ
れるように。
場合、第３図に示されるように、リザルトレジスタ２１
から第１の正規化シフタ２４を通して再びリザルトレジ
スタ２１にいたるまでの伝搬遅延時間が１クロツクサイ
クル未満である。指数の基数が２の場合、第２図に示さ
れるように。
リザルトレジスト２１により第２の正規化シフト数生成
回路２５から第２の正規化シフタ２６を通して再びリザ
ルトレジスタ２１にいたるまでの伝搬遅延時間が１クロ
ツクサイクルより大きく２クロツクサイクル未満である
。但し、第１及び第２の仮数レジスタ３．４から加算回
路１６を通してリザルトレジスタ２１および正規化シフ
ト数レジスタ２３にいたるまでの伝搬遅延時間は、１ク
ロツクサイクルより大きく２クロツクサイクル未満とす
る。
回路２５から第２の正規化シフタ２６を通して再びリザ
ルトレジスタ２１にいたるまでの伝搬遅延時間が１クロ
ツクサイクルより大きく２クロツクサイクル未満である
。但し、第１及び第２の仮数レジスタ３．４から加算回
路１６を通してリザルトレジスタ２１および正規化シフ
ト数レジスタ２３にいたるまでの伝搬遅延時間は、１ク
ロツクサイクルより大きく２クロツクサイクル未満とす
る。
以上説明したように本実施例によれば、浮動小数点デー
タの加減算結果の正規化を、指数の基数が１６の場合に
のみ、１クロツクサイクル高速化できる。
タの加減算結果の正規化を、指数の基数が１６の場合に
のみ、１クロツクサイクル高速化できる。
［発明の効果］
以上説明したように本発明によれば、浮動小数点データ
の一部高速化を可能とする浮動小数点演算器を提供する
ことができる。
の一部高速化を可能とする浮動小数点演算器を提供する
ことができる。
第１図は本発明の一実施例による浮動小数点加算器の構
成を示すブロック図、第２図は指数の基数が２の場合に
おける第１図に示した浮動小数点加算器の浮動小数点加
減算の演算サイクルを示す図、第３図は指数の基数が１
６の場合における第１図に示した浮動小数点加算器の浮
動小数点加減算の演算サイクルを示す図、第４図は従来
の浮動小数点加算器の構成を示すブロック図、第５図は
指数の基数が１６の場合の正規化シフト数生成回路の構
成を示すブロック図、第６図は指数の基数が２の場合の
正規化シフト数生成回路の構成を示すブロック図、第７
図は第５図及び第６図中における回路ブロック＃１ （
＃２．＃３．＃４）の構成を示す回路図、第８図は第５
図及び第６図中における回路ブロック＃５の構成を示す
回路図、第９図は第６図中における回路ブロック＃６
（＃７゜＃８．＃９）の構成を示す回路図、第１０図は
第６図中における回路ブロック＃１０の構成を示す回路
図である。 １・・・第１の指数レジスタ、２・・・第２の指数レジ
スタ、３・・・第１の仮数レジスタ、４・・・第２の仮
数レジスタ、５・・・反転器、６・・・反転制御線、７
・・・第１の指数減算器、８・・・第２の指数減算器、
９・・・指数セレクト信号、１０・・・仮数セレクト制
御回路。 １１・・・第１の仮数セレクタ、１２・・・第２の仮数
セレクタ、１３・・・指数セレクタ、１４・・・イコラ
イズカウントセレクタ、１５・・・イコライズシフタ、
１６・・・加算回路、１７・・・桁上げ制御線、１８・
・・指数修正セレクタ、１９・・・指数修正レジスタ、
２０・・・リザルトセレクタ、２１・・・リザルトレジ
スタ、２２・・・第１の正規化シフト数生成回路、２３
・・・正規化シフト数レジスタ、２４・・・第１の正規
化シフタ。 ２５・・・第２の正規化シフト数生成回路、２６・・・
第２の正規化シフタ、２７・・・第１の指数修正回路。 ２８・・・第２の指数修正回路。 第２図 Ｔ１ ２ ３ ４ ５ 第１及びｆｉ２の仮数レジスタ 加算回路 双（ロ）劾式体 第１及び第２の指数レジスタ 第 ３図 第５図 第６１ｍ 第７図 ＄ｔｔ
成を示すブロック図、第２図は指数の基数が２の場合に
おける第１図に示した浮動小数点加算器の浮動小数点加
減算の演算サイクルを示す図、第３図は指数の基数が１
６の場合における第１図に示した浮動小数点加算器の浮
動小数点加減算の演算サイクルを示す図、第４図は従来
の浮動小数点加算器の構成を示すブロック図、第５図は
指数の基数が１６の場合の正規化シフト数生成回路の構
成を示すブロック図、第６図は指数の基数が２の場合の
正規化シフト数生成回路の構成を示すブロック図、第７
図は第５図及び第６図中における回路ブロック＃１ （
＃２．＃３．＃４）の構成を示す回路図、第８図は第５
図及び第６図中における回路ブロック＃５の構成を示す
回路図、第９図は第６図中における回路ブロック＃６
（＃７゜＃８．＃９）の構成を示す回路図、第１０図は
第６図中における回路ブロック＃１０の構成を示す回路
図である。 １・・・第１の指数レジスタ、２・・・第２の指数レジ
スタ、３・・・第１の仮数レジスタ、４・・・第２の仮
数レジスタ、５・・・反転器、６・・・反転制御線、７
・・・第１の指数減算器、８・・・第２の指数減算器、
９・・・指数セレクト信号、１０・・・仮数セレクト制
御回路。 １１・・・第１の仮数セレクタ、１２・・・第２の仮数
セレクタ、１３・・・指数セレクタ、１４・・・イコラ
イズカウントセレクタ、１５・・・イコライズシフタ、
１６・・・加算回路、１７・・・桁上げ制御線、１８・
・・指数修正セレクタ、１９・・・指数修正レジスタ、
２０・・・リザルトセレクタ、２１・・・リザルトレジ
スタ、２２・・・第１の正規化シフト数生成回路、２３
・・・正規化シフト数レジスタ、２４・・・第１の正規
化シフタ。 ２５・・・第２の正規化シフト数生成回路、２６・・・
第２の正規化シフタ、２７・・・第１の指数修正回路。 ２８・・・第２の指数修正回路。 第２図 Ｔ１ ２ ３ ４ ５ 第１及びｆｉ２の仮数レジスタ 加算回路 双（ロ）劾式体 第１及び第２の指数レジスタ 第 ３図 第５図 第６１ｍ 第７図 ＄ｔｔ
Claims (1)
- 【特許請求の範囲】 １、指数の基数が第１若しくは第２の基数であるところ
の２つの浮動小数点データの演算の実行に際し、前記２
つの浮動小数点データを演算回路を用いて演算を実行し
、該演算回路の出力を前記指数の基数に基づき正規化し
た結果を演算器の演算結果として出力する浮動小数点演
算器であって、前記演算回路の出力を指数の基数を前記
第１の基数として正規化するための第１の正規化シフト
数を生成する第１の正規化シフト数生成手段と、前記演
算回路の出力を前記第１の正規化シフト数に従って左シ
フトし、第１の正規化シフトされた結果を出力する第１
の正規化シフタと、 前記演算回路の出力を指数の基数を前記第２の基数とし
て正規化するための第２の正規化シフト数を生成する第
２の正規化シフト数生成手段と、前記演算回路の出力を
前記第２の正規化シフト数に従って左シフトし、第２の
正規化シフトされた結果を出力する第２の正規化シフタ
とを有し、指数の基数が前記第１の基数の場合には、前
記第１の正規化シフトされた結果を当該演算器の演算結
果として出力し、指数の基数が前記第２の基数の場合に
は、前記第２の正規化シフトされた結果を当該演算器の
演算結果として出力することを特徴とする浮動小数点演
算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180514A JP2511527B2 (ja) | 1989-07-14 | 1989-07-14 | 浮動小数点演算器 |
| US07/552,049 US5075882A (en) | 1989-07-14 | 1990-07-13 | Normalizing circuit of floating-point arithmetic circuit for two input data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180514A JP2511527B2 (ja) | 1989-07-14 | 1989-07-14 | 浮動小数点演算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346024A true JPH0346024A (ja) | 1991-02-27 |
| JP2511527B2 JP2511527B2 (ja) | 1996-06-26 |
Family
ID=16084588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1180514A Expired - Lifetime JP2511527B2 (ja) | 1989-07-14 | 1989-07-14 | 浮動小数点演算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5075882A (ja) |
| JP (1) | JP2511527B2 (ja) |
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-
1990
- 1990-07-13 US US07/552,049 patent/US5075882A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| US5075882A (en) | 1991-12-24 |
| JP2511527B2 (ja) | 1996-06-26 |
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