JP2664750B2 - 演算装置及び演算処理方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、減算シフト型除算アルゴリズムを用いて除
算を行なう演算装置及び演算処理方法に係わり、特に符
号付き除数及び除数の演算が可能な演算処理装置及び演
算処理方法に関する。

（従来の技術） 従来より、高速除算が可能な演算処理方式として演算
シフト型アルゴリズムが知られている（例えば、堀越著
「コンピュータの高速演算方式」、近代科学社、198
0）。第５図にこの方式に基づく演算装置の回路構成例
を示す。この演算装置は、被除数32ビット、除数16ビッ
トの演算を対象としたもので、商16ビット、剰余16ビッ
トの演算結果を算出できる。

被除数レジスタ501には、初期値として32ビットの被
除数の絶対値が格納され延算の過程で途中結果が順次格
納される。シフタ502は被除数レジスタ501に格納された
値を１ビット上位ビット側にシフトして出力するか、或
は被除算レジスタ501の値をそのまま通過させる。一
方、除数レジスタ503には16ビットの除数の絶対値が格
納される。シフタ504は、除数レジスタ503に格納された
16ビットの除数を被除数のビット数と除数ビット数との
差のビット数、即ち16ビットだけ上位ビット側にシフト
してその値を固定する。シフタ502及び504からの各32ビ
ットの出力は、減算器505の第１及び第２のポートにそ
れぞれ入力されている。減算器505は、（シフタ502出
力）−（シフタ504出力）の演算を行なう。その際、演
算結果が０になったことを示すゼロフラグと、ボローの
発生の有無を示す信号とは、商検出回路506に与えられ
る。商検出回路506は、これらの情報に基づいて商ビッ
トを決定し、それをシフトレジスタ507に１ビットずつ
格納する。セレクタ508は、上記決定された商ビットに
基づいて減算器505の出力とシフタ502の出力のいずれか
一方を選択し、被除数レジスタ501に格納する。なお、
制御回路509は、これら各部を制御して繰返し演算の実
行を司る。

次にこのように構成された演算装置を用いた除数手順
のうち、特に符号付き除算の手順について説明する。

まず、図示しないメモリから被除数を読出し、その
絶対値を求めて被除数レジスタ501に格納する。

次に除数についても同様にメモリからの読出しを行
ない、その絶対値を求めて除数レジスタ503に格納す
る。

除数レジスタ503に格納された除数の絶対値（16ビ
ット）を、シフタ504で16ビット上位ビット側へシフト
し、被除数レジスタ501に格納されている被除数の絶対
値から上記シフトした値を減算する。

この演算結果が０以上の場合は、求めようとする商
が17ビット以上となるので、オーバーフローとなる。し
たがって、減算器505からゼロフラグが立った場合、及
びボローが起きなかった場合には、オーバーフローとし
てこの時点で演算を中止する。

被除数レジスタ501に格納された数値をシフタ502で
１ビット上位側にシフトして、減算器505の一方の入力
ポートに与え、その値からシフタ504の出力である16ビ
ット除数をシフトした値を減算する。減算器505の減算
結果が０であるか又はボローの発生がないときには、商
ビット＝１、減算器505の減算の結果、ボローが発生し
たときには商ッビット＝０とする。算出された商ビット
はシフトレジスタ507の最下位ビットにシフトインされ
る。商ビット＝１の場合には、セレクタ508で減算器505
の減算結果を選択し、被除数レジスタ501に格納する。
商ビット＝０の場合には、セレクタ508でシフタ502の出
力を選択し、被除数レジスタ501に格納する。

以上の処理を16回繰返す。これにより16ビットの
商がシフトレジスタ507に求まり、16ビットの剰余が被
除数レジスタ501の上位16ッビットに求められる。

商は絶対値形式で求まっているので、被除数、除数
の符号に従って符号を補正する。補正した結果、符号が
矛盾していればオーバーフローと判定する。

同じく剰余も絶対値形式で求まっているので、被除
数、除数の符号に従って符号を補正する。

ところで、上記の除算処理に要する全クロック数は、
次のようになる。

全クロック数 ＝繰返し処理に要するクロック数×繰返し回数 ＋絶対値を求めるのに要するクロック数×２ ＋符号を補正するのに要するクロック数×２ ここで、もし繰返し処理におけるシフト処理をALU
（算術論理演算ユニット）で行なうとすれば、繰返しに
要するクロック数が３〜４クロックとなり、全処理クロ
ック数の大部分が、この繰返し処理のクロック数で占め
られてしまう。しかしながら、上述した回路は、繰返し
におけるシフト処理がハードウェア化されているので、
１回の繰返しに要するクロック数を１クロックにまで短
縮することができ、繰返し処理の高速化を図ることがで
きる。

しかしながら、従来の方式では符号付き除算の際に上
記の繰返し処理の他にその前処理及び後処理、即ち被除
数と除数の絶対値を求めてから必要な繰返し処理を開始
し、最後に商と剰余の符号合せを行なうといったオーバ
ーヘッド（無駄時間）が存在するので、上記のように除
算を高速化するシフト処理のハードウェア化等で１回の
繰返し演算にかかるクロック数を短縮しても、これらの
オーバーヘッドに費やす時間によって全処理クロック数
は思った程には短縮できないという問題がある。このた
め、従来はハードウェア投資に見合った十分な速度向上
を図ることができなかった。

したがって、除算を高速化するには、繰返し演算に必
要な時間を短縮するだけでなく、これらのオーバーヘッ
ドを短縮することが重要になる。

（発明が解決しようとする課題） このように、減算シフト型アルゴリズムを用いた従来
の演算方式では、被除数及び除数の絶対値化、及び求め
られた商及び剰余の符号補正処理に時間がかかり、除算
処理の高速化が妨げられるという問題があった。

本発明は、上記問題に鑑みなされたもので、繰返し演
算に必要な時間のみならず、その前処理及び後処理のオ
ーバーヘッドも削減し、十分な速度向上を図ることが可
能な演算装置及び演算処理方法を提供することを目的と
する。

［発明の構成］ （課題を解決するための手段） 本発明は、減算シフト型除算アルゴリズムを用いて符
号付き被除数と符号付き除数との間の商及び剰余を求め
る演算処理方法において、被除数及び除数の絶対値は求
めずに、被除数及び除数をそのまま演算処理の入力値と
して与え、被除数及び除数の符号ビットが同じである場
合は減算の繰返し、異なる場合は加算の繰返しにより演
算を進めていくことを特徴としている。

即ち、本発明では、前記被除数又は演算の途中結果を
第１の入力値とし、前記被除数のビット数と前記除数の
ビット数との差のビット数分だけ前記除数を上位ビット
側にシフトした値を第２の入力値とし、前記被除数と除
数とが同一符号である場合には、前記第１の入力値と第
２の入力値との間の減算を行ない、前記被除数と除数と
が異符号である場合には、前記第１の入力値と第２の入
力値との間の加算を行ない、少なくとも前記減算若しく
は加算結果が０であるかどうか、キャリー若しくはボロ
ーの発生の有無、及び前記被除数の符号に基づいて商ビ
ットを決定するステップを所定回数繰返す。この繰返し
の過程において、前記被除数を前記第１の入力値の初期
値として与え、前記決定された商ビットが第１の値であ
る場合には前記演算結果を１ビット上位ビット側にシフ
トした値を前記第１の入力値として与え、決定された商
ビットが第２の値である場合には前記第１の入力値を１
ビット上位ビット側にシフトした値を与える。

（作用） 本発明によれば、被除数及び除数の絶対値を求めず
に、そのまま演算処理に用いるようにしているので、繰
返しの前処理として被除数及び除数の絶対値を求めると
いう操作を省略できる。また、この発明によれば、演算
処理が符号付きで行われるため、剰余も符号付きで求め
られ、この符号補正のための手続きも省略することがで
きる。このように本発明によれば繰返し演算の前処理及
び後処理のオーバーヘッドを大幅に削減することができ
るので、ハードウェア化による利点が十分に生かされ、
除算処理の大幅な高速化を図ることができる。

（実施例） 以下、図面に基づいて本発明の好ましい実施例につい
て説明する。

第１図は本発明の一実施例に係る演算装置の構成を示
す図である。

なお、この演算装置は、前述したものと同様、被除数
32ビット、除数16ビットの演算を対象としたもので、商
16ビット、剰余16ビットの演算結果を算出できるものと
する。

被除数レジスタ101には、初期値として32ビットの被
除数が格納され演算の過程で途中結果が順次格納され
る。格納される被除数は符号付き除算の場合には符号付
きのまま格納される。被除数の符号ビットは符号ビット
レジスタ102に格納される。シフタ103は被除数レジスタ
101に格納された値を１ビット上位ビットにシフトして
出力するか、或は被除数レジスタ101の値をそのまま通
過させる。一方、除数レジスタ104には16ビットの除数
が格納される。格納される除数も被除数と同様、符号付
き除算の場合には符号付きのまま格納される。除数の符
号ビットは符号ビットレジスタ105に格納される。シフ
タ106は、除数レジスタ104に格納された16ビットの除数
を被除数のビット数と除数のビット数との差のビット
数、即ち16ビットだけ上位ビット側にシフトしてその値
を固定する。補数器107は、被除数多び除数が同一符号
の場合にはシフタ106の出力を補数化し、異符号の場合
にはシフタ106の出力をそのまま通過させる。シフタ103
及び補数器107からの各32ビットの出力は、加算器108の
第１及び第２のポートにそれぞれ入力されている。加算
器108は、（シフタ103出力）＋（補数器107出力）の演
算を行なう。その際、加算結果が０になったことを示す
ゼロフラグと、キャリーの発生の有無を示す信号とは、
商判定回路109に与えられる。また、商判定回路109に
は、符号ビットレジスタ102,105からの各符号ビット及
びシフタ103の桁溢れ出力も与えられている。商判定回
路109は、これらの情報に基づいて商ビットを決定し、
それをシフトレジスタ110に１ビットずつシフトインす
る。また、商判定回路109には、加算結果が０になった
とき１が立つALZEROフラグ120が設けられている。セレ
クタ111は、上記決定された商ビットに基づいて加算器1
08の出力とシフタ103の出力のいずれか一方を選択し、
被除数レジスタ101に格納する。また、制御回路112は、
これら各部を制御して繰返し演算の実行を司る。なお、
図示はしないが実際の回路では、この他に内部バス、各
レジスタ間のパス、汎用レジスタファイル等が適宜設け
られる。

次にこのように構成された第１図に示す演算装置の処
理手順を第２図の流れ図（PAD図）に基づき説明する。

第２図（ａ）はメインフローを示す図である。まず、
ALZEROフラグ120が０に初期化される。この演算装置は
符号付き除算、符号なし除算のいずれの演算を行なうこ
ともできる。そこで、次に符号付き演算であるかどうか
の判定が行われ、もし符号付き演算であるならば、被除
数と除数の符号を符号ビットレジスタ102,105にそれぞ
れ格納する。続いて、オーバーフローをチェックするた
めの演算１を実行する。

第２図（ｂ）はオーバーフローチェックのための演算
１の処理手順を示す図である。まず、被除数レジスタ10
1に格納されている32ビットの被除数を加算器108の第１
のポートに与える。次に符号ビットレジスタ102,105の
値が参照され、被除数と除数とが同符号であれば、除数
レジスタ104に格納されている16ビットの除数がシフタ1
06によって上位ビット側に16ビットシフトされ、補数器
107によって補数化された後、加算器108の第２のポート
に与えられる。また、被除数と除数とが異符号であれ
ば、除数レジスタ104に格納されている16ビットの除数
がシフタ106によって上位ビット側に16ビットシフトさ
れ、補数器107をそのまま通過した後、加算器108の第２
のポートに与えられる。そして、加算器108により加算
が実行される。この関係を第３図で説明する。この装置
では、同図a,dのように被除数と除数とが同符号の場合
には減算、同図b,cのように被除数と除数とが異符号の
場合には加算をそれぞれ繰返すことにより絶対値の減算
が行なわれる。この実施例では演算手段として加算器10
8を用いているので、前者の場合には加算器を用いて減
算を行なえるように除数を補数化している。この演算の
結果、商ビット＝１となると、商が17ビット以上のオー
バーフローと判定され処理は終了する。なお、商ビット
は次の基準で決定される。この基準は演算１のみならず
後述する演算２にも適用される。

演算結果が0:商ビット＝１ 符号つき除算の場合： 商ビット＝被除数の符号.EXOR.キャリー 符号なし除算の場合： 商ビット ＝シフタ103の桁溢れ.OR.キャリー 上記は被除数を除数で丁度割切れたこを意味する。
また、について第３図を用いて説明すると、いま、商
ビット＝１となるには、｜被除数｜＞｜除数｜であるこ
とが必要である。被除数の符号が正（０）であるとする
と、商ビット＝１となるべき被除数＞｜除数｜のときに
キャリーが発生する。このため、第３図に示すように、
被除数の符号＝０の場合、キャリー＝１で商ビット＝
１、キャリー＝０の商ビット＝０とする。また、被除数
の符号が負（１）であるとすると、商ビット＝１となる
べき｜被除数｜＞｜除数｜のときにキャリーは発生しな
い。従って、第３図に示すように、被除数の符号＝１の
場合、キャリー＝０で商ビット＝１、キャリー＝１で商
ビット＝０とする。なお、このオーバーフローチェック
では、シフタ103のシフト動作をまだ行なっていないの
で、シフタの桁溢れはない。従って演算１ではの符号
なし除算の場合、キャリーのみ参照される。

演算１が終了すると次に演算２の繰返し処理が行われ
る。この処理を第２図（ｃ）に示す。この演算２では、
被除数レジスタ101の値をシフタ103で１ビット上位ビッ
ト側にシフトした値と、除数レジスタ104の値をシフタ1
06で上位ビット側に16ビットシフトして選択的に補数化
した値とを加算器108の入力ポートに与え、加算を実行
し、演算１で示した基準で商ビットを決定していく。決
定された商ビットはシフトレジスタ110の最下位ビット
にシフトインされる。商ビット＝１の場合には、セレク
タ111で加算器108の加算結果を選択し、被除数レジスタ
101に格納する。商ビット＝０の場合には、セレクタ111
でシフタ103の出力を選択し、被除数レジスタ101に格納
する。

なお、上記の基準はALZERO＝０の場合にのみ適用され
る。もし演算結果が０となった場合には、ALZERO＝１に
設定する。これにより、以後の繰返し演算では商ビット
は常に０とする。このALZEROフラグ120を用いることに
より、被除数が負の場合に、上記の判定基準で誤った商
ビットが出力されるのを防止することができる。

この演算２を16回繰返すことにより16ビットの商がシ
フトレジスタ110に順次求まり、16ビットの剰余が被除
数レジスタ101の上位16ビットに求められる。このと
き、求められた商については絶対値表現となっている
が、剰余については、被除数を符号付きのまま演算に用
いているため符号付き表現となっている。このため剰余
の符号補正処理は省略できる。

演算２が終了すると第２図（ａ）に示すように、符号
付きの除算の場合、符号ビットレジスタ102,105に格納
されている符号ビットを参照し、被除数及び除数が異符
号である場合には、絶対値で求められている商の符号反
転処理を行なう。最後に被除数の符号、除数の符号及び
求められた商の符号に矛盾がないかどうかを調べ、矛盾
がある場合にはオーバーフローと判定し、矛盾がない場
合には正しい演算結果が求められたとして一連の処理を
終了する。

このように、本実施例によれば、符号付き被除数、除
数をそのまま扱い、補数器107と加算器108とからなる演
算手段を用いて、被除数と除数とが同一符号である場合
には減算、異符号である場合には加算を行なっているの
で、繰返し演算の前処理を省略できる。また、求められ
た剰余は符号付きであるため、剰余の符号補正の後処理
も省略することができる。しかも繰返し演算処理は従来
と同様、ハードエェア化による高速化のメリットを十分
に発揮させて行なうことができる。この結果、ハードウ
ェアに見合った全体的な処理の高速化を図ることができ
る。

なお、本発明は上述した実施例に限定されるものでは
ない。上記実施例では、演算手段として補数器107と加
算器108とを用いたが、例えば補数器と減算器とを用い
るようにしても良い。この場合には、例えば第４図に示
すように、被除数と除数とが異符号のときのみ除数の補
数化を行ない、符号つき除算の場合、 商ビット ＝〜（被除数の符号.EXOR.ボロー） 但し、〜：否定 という基準で商ビットを決定するようにすれば良い。

［発明の効果］ 以上述べたように、本発明によれば、符号付き除算の
被除数及び除数の絶対値は求めず、両者が同一符号であ
る場合には減算、異符号である場合には加算を行なうよ
うにしたので、従来必要であった繰返し演算前後のオー
バーヘッドが縮小され、ハードウェア量に見合った高速
化を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る減算シフト型アルゴリ
ズムに基づく演算装置のブロック図、第２図は同装置の
処理の流れ図、第３図は同装置の商ビット判定基準を示
す図、第４図は本発明の他の実施例に係る商ビット判定
基準を示す図、第５図は従来の減算シフト型アルゴリズ
ムに基づく演算装置のブロック図である。 101,501……被除算レジスタ、102,105……符号ビットレ
ジスタ、103,106,502,504……シフタ、104,503……除数
レジスタ、107……補数器、108……加算器、109……商
判定回路、110,507……シフトレジスタ、111,508……セ
レクタ、112,509……制御回路、505……減算器、506…
…商検出回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】被除数及び演算の途中結果の数値を順次格
   納する被除数記憶手段と、 前記被除数の符号ビットを格納する第１の符号ビット格
   納手段と、 前記被除数記憶手段に格納された数値を１ビット上位ビ
   ット側にシフトする第１のシフト手段と、 除数を格納する除数記憶手段と、 前記除数の符号ビットを格納する第２の符号ビット格納
   手段と、 前記除数記憶手段に格納された除数を当該除数のビット
   数と前記被除数のビット数との差のビット数分だけ上位
   ビット側にシフトする第２のシフト手段と、 前記第１及び第２の符号ビット格納手段に格納された値
   が同じ場合には、前記第１のシフト手段の出力と前記第
   ２のシフト手段の出力との間の演算を行ない、前記第１
   及び第２の符号ビット格納手段に格納された値が異なる
   場合には、前記第１のシフト手段の出力と前記第２のシ
   フト手段の出力との間の加算を行なう演算手段と、 少なくとも前記演算手段の演算結果が０であるかどう
   か、キャリー若しくはボローの発生の有無、及び前記第
   １の符号ビット格納手段に格納されている符号ビットの
   値に基づいて商ビットの値を決定する商判定手段と、 この商判定手段で決定された商ビットが第１の値である
   場合には前記演算手段の演算結果を選択して前記被除数
   記憶手段に格納し、前記商判定手段で決定された商ビッ
   トが第２の値である場合には前記第１のシフト手段の出
   力を選択して前記被除数記憶手段に格納する選択手段
   と、 前記演算手段における演算を所定回数実行させるため前
   記各手段を制御する制御手段とを具備したことを特徴と
   する演算装置。
2. 【請求項２】減算シフト型除算アルゴリズムを用いて符
   号付き被除数と符号付き除数との間の商及び剰余を求め
   る演算処理方法において、 前記被除数又は演算の途中結果を第１の入力値とし、前
   記被除数のビット数と前記除数のビット数との差のビッ
   ト数分だけ前記除数を上位ビット側にシフトした値を第
   ２の入力値とし、前記被除数と除数とが同一符号である
   場合には、前記第１の入力値と第２の入力値との間の減
   算を行ない、前記被除数と除数とが異符号である場合に
   は、前記第１の入力値と第２の入力値との間の加算を行
   ない、少なくとも前記減算若しくは加算結果が０である
   かどうか、キャリー若しくはボローの発生の有無、及び
   前記被除数の符号に基づいて商ビットを決定するステッ
   プを、 前記被除数を前記第１の入力値の初期値として与え、前
   記決定された商ビットが第１の値である場合には前記演
   算結果を１ビット上位ビット側にシフトした値を前記第
   １の入力値として与え、決定された商ビットが第２の値
   である場合には前記第１の入力値を１ビット上位ビット
   側にシフトした値を与えつつ、所定回数繰返すことによ
   り、前記商及び剰余を求めていくことを特徴とする演算
   処理方法。