JPH01224833A - 浮動小数点演算方式 - Google Patents
浮動小数点演算方式Info
- Publication number
- JPH01224833A JPH01224833A JP63050520A JP5052088A JPH01224833A JP H01224833 A JPH01224833 A JP H01224833A JP 63050520 A JP63050520 A JP 63050520A JP 5052088 A JP5052088 A JP 5052088A JP H01224833 A JPH01224833 A JP H01224833A
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- Japan
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- round processing
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- round
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- Pending
Links
- 238000010606 normalization Methods 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 description 10
- 238000007792 addition Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004364 calculation method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１五欠１
本発明は浮動小数点演算方式に関し、特にラウンド処理
の際の高速化を図った浮動小数点演算方式に関するもの
である。
の際の高速化を図った浮動小数点演算方式に関するもの
である。
従】す１癒
、浮動小数点加減演算方式は桁合わせ、加減算、正規化
よりなり、指示がある場合、正規化された後の結果に対
しラウンド処理がなされる０桁合わせは両オペランドの
指数部が比較され、小さい方の指数部を持った仮数部が
右ヘシフトされる。１６進数として１桁シフトされるご
とに指数部が１ふやされ、指数部が一致するまでシフト
される。
よりなり、指示がある場合、正規化された後の結果に対
しラウンド処理がなされる０桁合わせは両オペランドの
指数部が比較され、小さい方の指数部を持った仮数部が
右ヘシフトされる。１６進数として１桁シフトされるご
とに指数部が１ふやされ、指数部が一致するまでシフト
される。
最後にシフトアウトされた１６進数１桁は保護桁として
保存される。右ヘシフトされなかったオペランドの下位
にはゼロの１桁が保護桁として付は加えられたものとみ
なされる。指数部が一致したら仮数部が代数的に加算あ
るいは減算され中間解が出される。中間解に桁上りがあ
ると、中間解は右へ１桁シフトされ、桁上りが最上位桁
となり、指数部に１が加えられる。中間解の仮数部が０
でないと、中間解は正規化に必要な桁数だけ左シフトさ
れ、下位桁には０が入り、１桁シフトするごとに指数部
は１減じられる。
保存される。右ヘシフトされなかったオペランドの下位
にはゼロの１桁が保護桁として付は加えられたものとみ
なされる。指数部が一致したら仮数部が代数的に加算あ
るいは減算され中間解が出される。中間解に桁上りがあ
ると、中間解は右へ１桁シフトされ、桁上りが最上位桁
となり、指数部に１が加えられる。中間解の仮数部が０
でないと、中間解は正規化に必要な桁数だけ左シフトさ
れ、下位桁には０が入り、１桁シフトするごとに指数部
は１減じられる。
ラウンド処理が指示された場合、正規化された中間解の
保護桁に１６進数で８が加算される。続いて仮数部は最
終結果の長さで切捨てられる。仮数部の符号は代数的に
決められる。
保護桁に１６進数で８が加算される。続いて仮数部は最
終結果の長さで切捨てられる。仮数部の符号は代数的に
決められる。
上述した従来のラウンド処理では、正規化で１桁以上シ
フトした場合、ラウンド処理後仮数部は最終結果で切捨
てられるので、ラウンド処理がされない場合と結果は同
じとなる。そのため、従来のラウンド処理では、前述の
ケースでは、ラウンド処理の必要がない場合でもラウン
ド指示があればラウンド処理のオーバヘッドがかかつて
しまうという欠点がある。
フトした場合、ラウンド処理後仮数部は最終結果で切捨
てられるので、ラウンド処理がされない場合と結果は同
じとなる。そのため、従来のラウンド処理では、前述の
ケースでは、ラウンド処理の必要がない場合でもラウン
ド指示があればラウンド処理のオーバヘッドがかかつて
しまうという欠点がある。
ｉ匪血旦旦
そこで本発明はこのような従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、ラ
ウンド処理のオーバヘッドをできるだけ少なくして高速
演算が可能な浮動小数点演算方式を提供することにある
。
くなされたものであって、その目的とするところは、ラ
ウンド処理のオーバヘッドをできるだけ少なくして高速
演算が可能な浮動小数点演算方式を提供することにある
。
発明の構成
本発明による浮動小数点演算方式は桁合せ前の第１及び
第２のオペランドの各上位ｎビット（ｎは２以上の整数
）により、これら両オペランドの加減算後の結果の正規
化のシフト量が０桁であることを検出する手段と、ラウ
ンド指示がありかつ前記シフト量が０桁であることが検
出されたときのみラウンド処理を実行する手段とを設け
、前記シフト量が０桁以外の場合にはラウンド処理を行
わないようにしたことを特徴としている。
第２のオペランドの各上位ｎビット（ｎは２以上の整数
）により、これら両オペランドの加減算後の結果の正規
化のシフト量が０桁であることを検出する手段と、ラウ
ンド指示がありかつ前記シフト量が０桁であることが検
出されたときのみラウンド処理を実行する手段とを設け
、前記シフト量が０桁以外の場合にはラウンド処理を行
わないようにしたことを特徴としている。
Ｘ腹」
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
レジスタ１．２はそれぞれオペランド１、オペランド２
を格納している。シフタ３２，３３は桁合わせ用のシフ
タである６回路３１はオペランド１及びオペランド２の
指数部より桁合わせ量を算出し、桁合わせシフタ３２，
３３へシフト量を指示すると共に指数部の中間解として
オペランド１、オペランド２より指数の値の大きな方を
選択する選択信号をセレクタ３４へ出力している。
を格納している。シフタ３２，３３は桁合わせ用のシフ
タである６回路３１はオペランド１及びオペランド２の
指数部より桁合わせ量を算出し、桁合わせシフタ３２，
３３へシフト量を指示すると共に指数部の中間解として
オペランド１、オペランド２より指数の値の大きな方を
選択する選択信号をセレクタ３４へ出力している。
レジスタ４１．４２はオペランド１及びオペランド２の
桁合わせ後の仮数部またはラウンド処理のための仮数部
の中間解とラウンド処理に必要な定数と格納するための
ものであり、レジスタ４０は指数部の中間解を保持する
。
桁合わせ後の仮数部またはラウンド処理のための仮数部
の中間解とラウンド処理に必要な定数と格納するための
ものであり、レジスタ４０は指数部の中間解を保持する
。
アダー４はレジスタ４１．４２の出力から加減算を実行
する。減算の場合はオペランド１及びオペランド２の仮
数部の桁合わせ後の絶対値の小さい方を１の補数にし、
レジスタ４３の値を１にし、これをキャリーインとして
、加算することにより実現している。アダー４の出力を
保護桁も含めてレジスタ５２に格納されると同時に、ラ
ウンドが必要な場合はレジスタ４２にも格納される。レ
ジスタ５２へ格納された値は次に正規化される。
する。減算の場合はオペランド１及びオペランド２の仮
数部の桁合わせ後の絶対値の小さい方を１の補数にし、
レジスタ４３の値を１にし、これをキャリーインとして
、加算することにより実現している。アダー４の出力を
保護桁も含めてレジスタ５２に格納されると同時に、ラ
ウンドが必要な場合はレジスタ４２にも格納される。レ
ジスタ５２へ格納された値は次に正規化される。
回路６０は正規化量検出回路であり、レジスタ５２の出
力から左折より０の値の桁の連続した桁数を検出し、正
規化シフタ６１ヘシフト量を与えると共にアダー６２に
より指数部へ加算される。正規化された仮数部は正規化
シフタ６１からの出力の段階で保護桁が切捨てられ、最
終結果の桁数だけが出力され、アダー６２より、出力さ
れた指数部と共にレジスタ７へ格納される。レジスタ７
の値が最終的な結果となる。
力から左折より０の値の桁の連続した桁数を検出し、正
規化シフタ６１ヘシフト量を与えると共にアダー６２に
より指数部へ加算される。正規化された仮数部は正規化
シフタ６１からの出力の段階で保護桁が切捨てられ、最
終結果の桁数だけが出力され、アダー６２より、出力さ
れた指数部と共にレジスタ７へ格納される。レジスタ７
の値が最終的な結果となる。
レジスタ８０は演算に対してのラウンド指示を示すビッ
トを格納している。レジスタ８０の出力は回路８１にオ
ペランド１及びオペランド２の符号、指数部及び仮数部
の上位５ビツトと演算の種類を示す信号と共に入力され
る。
トを格納している。レジスタ８０の出力は回路８１にオ
ペランド１及びオペランド２の符号、指数部及び仮数部
の上位５ビツトと演算の種類を示す信号と共に入力され
る。
回路８１はこれらのデータからラウンド処理が必要かど
うかを検出する回路である。と同様にレジスタ２よりオ
ペランド２の符号、指数及び仮数の上位５ビツトをラウ
ンド処理検出回路８１に入力している。ラウンド処理検
出回路８１の出力はアンド回路８３によりレジススタ８
０の出力とアンドがとられ、レジスタ８２に格納され、
レジスタ８２の出力がラウンド処理に直接用いられる。
うかを検出する回路である。と同様にレジスタ２よりオ
ペランド２の符号、指数及び仮数の上位５ビツトをラウ
ンド処理検出回路８１に入力している。ラウンド処理検
出回路８１の出力はアンド回路８３によりレジススタ８
０の出力とアンドがとられ、レジスタ８２に格納され、
レジスタ８２の出力がラウンド処理に直接用いられる。
第３図は第２図のラウンド処理検出回路８１の内部補遺
の詳細図である０回Ｆ＆８１０，８１１，８１２，８１
３，８１４は夫々ラウンド処理信号を作成するものであ
り、桁合わせのためのシフト量が回路８１０はＯの場合
、回路８１１はオペランド１側が１桁の場合、回路８１
２はオペランド１側が２桁以上の場合、回路８１３はオ
ペランド２側が１桁の場合、回路８１４はオペランド２
側が２桁以上の場合を仮定してラウンド処理信号を作成
している。これ等各回路はオペランド１、オペランド２
の仮数部上位５ビツトずつを右へそれぞれの桁数だけシ
フトし、シフトアウトしたビット数だけ右から０を入れ
、さらに上位に０を１ビツト付加して６ビツトとする。
の詳細図である０回Ｆ＆８１０，８１１，８１２，８１
３，８１４は夫々ラウンド処理信号を作成するものであ
り、桁合わせのためのシフト量が回路８１０はＯの場合
、回路８１１はオペランド１側が１桁の場合、回路８１
２はオペランド１側が２桁以上の場合、回路８１３はオ
ペランド２側が１桁の場合、回路８１４はオペランド２
側が２桁以上の場合を仮定してラウンド処理信号を作成
している。これ等各回路はオペランド１、オペランド２
の仮数部上位５ビツトずつを右へそれぞれの桁数だけシ
フトし、シフトアウトしたビット数だけ右から０を入れ
、さらに上位に０を１ビツト付加して６ビツトとする。
１０２線は命令語の演算の種類が加算か減算かを示して
いる。この回路８１の出力はレジスタ８２へ格納され、
レジスタ８２の出力はレジスタ４１及びレジスタ４２の
入力セレクタのセレクト信号に使われると同時に、他の
パイプラインステージへ信号が送られ、パイプラインの
データの流れをラウンド処理に必要な時間だけ停止させ
るのに用いられる。
いる。この回路８１の出力はレジスタ８２へ格納され、
レジスタ８２の出力はレジスタ４１及びレジスタ４２の
入力セレクタのセレクト信号に使われると同時に、他の
パイプラインステージへ信号が送られ、パイプラインの
データの流れをラウンド処理に必要な時間だけ停止させ
るのに用いられる。
レジスタ４１はレジスタ８２の出力信号により、ラウン
ド処理される場合には、中間群に加算される定数Ｋを格
納する。この定数には、アダー４の出力より正規化量を
検出し、その正規化量によって８を加算すべき桁位置を
決定するためのものである。レジスタ４２はアダー４よ
り出力されたラウンドの対象となる中間群が選択され格
納される。レジスタ８２はラウンド指示があった場合も
次のタイミングではリセットされアダー４の出力はレジ
スタ５２に格納される。
ド処理される場合には、中間群に加算される定数Ｋを格
納する。この定数には、アダー４の出力より正規化量を
検出し、その正規化量によって８を加算すべき桁位置を
決定するためのものである。レジスタ４２はアダー４よ
り出力されたラウンドの対象となる中間群が選択され格
納される。レジスタ８２はラウンド指示があった場合も
次のタイミングではリセットされアダー４の出力はレジ
スタ５２に格納される。
茅２図はラウンド処理検出回路８１を拡大した図である
。レジスタ８０は命令語からのラウンド指示を保持する
レジスタである。１０１線はレジスタ１よりオペランド
１の符号、指数及び仮数の上位５ビツトをラウンド処理
検出回路８１に入力している。２０１線は１０１線１０
２線の信号と、１０１ ＠、１０２Ｉｌの符号を示す信
号により、仮数部の処理が減算である場合、オペランド
２側の６ビツトを１の補数にする。そうして得られたオ
ペランド１側の６ビツトとオペランド２側の６ビツトと
を加算し、最上位ビットからのキャリーは無視した結果
の６ビツトがオール０かあるいはオール１の場合には正
規化シフト量が１桁以上であり、ラウンド処理は必要な
いとみなされ、出力を０とし、それ以外の場合には出力
を１とする。オール０の場合は、明らかに正規化シフト
量が１以上であるが、オール１の場合には最上位ビット
が１であるから、これを絶対値表現になおすとオール０
と同様に扱うことができる。
。レジスタ８０は命令語からのラウンド指示を保持する
レジスタである。１０１線はレジスタ１よりオペランド
１の符号、指数及び仮数の上位５ビツトをラウンド処理
検出回路８１に入力している。２０１線は１０１線１０
２線の信号と、１０１ ＠、１０２Ｉｌの符号を示す信
号により、仮数部の処理が減算である場合、オペランド
２側の６ビツトを１の補数にする。そうして得られたオ
ペランド１側の６ビツトとオペランド２側の６ビツトと
を加算し、最上位ビットからのキャリーは無視した結果
の６ビツトがオール０かあるいはオール１の場合には正
規化シフト量が１桁以上であり、ラウンド処理は必要な
いとみなされ、出力を０とし、それ以外の場合には出力
を１とする。オール０の場合は、明らかに正規化シフト
量が１以上であるが、オール１の場合には最上位ビット
が１であるから、これを絶対値表現になおすとオール０
と同様に扱うことができる。
以上により、回路８１０〜８１４より桁合わせシフト量
対応にラウンド処理信号が出力される１回路８１５は１
０１線、１０２ ＠の指数部を入力とし、桁合わせのシ
フト量により回路８１０〜８１４対応で５本の信号を出
力する。これらの信号はセレクタ８１６で回路８１０〜
８１４の出力信号のうちの１本を選択するのに用いられ
ている。セレクタ８１６で選択された１本が第２図のラ
ウンド処理検出回路８１の出力信号となる。
対応にラウンド処理信号が出力される１回路８１５は１
０１線、１０２ ＠の指数部を入力とし、桁合わせのシ
フト量により回路８１０〜８１４対応で５本の信号を出
力する。これらの信号はセレクタ８１６で回路８１０〜
８１４の出力信号のうちの１本を選択するのに用いられ
ている。セレクタ８１６で選択された１本が第２図のラ
ウンド処理検出回路８１の出力信号となる。
ｉ匪Ω皇１
以上説明したように本発明によれば、桁合わせ前のオペ
ランドデータより正規化量を検出し、命令語のラウンド
指示があっても、正規化量１桁以上の場合は、ラウンド
処理をしないようにすることで、浮動小数点加減算を高
速化できるという効果がある。
ランドデータより正規化量を検出し、命令語のラウンド
指示があっても、正規化量１桁以上の場合は、ラウンド
処理をしないようにすることで、浮動小数点加減算を高
速化できるという効果がある。
第１図は本発明の実施例のブロック図、第２図は第１図
のラウンド処理検出回路部分の詳細を示す図、第３図は
第２図の回路８１の具体例を示す回路図である。 主要部分の符号の説明 ４・・・・・・アダー ３１・・・・・・桁合せシフト量検出回路３２．３３・
・・・・・桁合せシフタ ４１．４２・・・・・・仮数部レジスタラ２・・・・・
・中間結果格納レジスタ６０・・・・・・正規化量検出
回路 ６１・・・・・・正規化シフタ ６２・・・・・・指数部アダー
のラウンド処理検出回路部分の詳細を示す図、第３図は
第２図の回路８１の具体例を示す回路図である。 主要部分の符号の説明 ４・・・・・・アダー ３１・・・・・・桁合せシフト量検出回路３２．３３・
・・・・・桁合せシフタ ４１．４２・・・・・・仮数部レジスタラ２・・・・・
・中間結果格納レジスタ６０・・・・・・正規化量検出
回路 ６１・・・・・・正規化シフタ ６２・・・・・・指数部アダー
Claims (1)
- （１）桁合せ前の第１及び第２のオペランドの各上位ｎ
ビット（ｎは２以上の整数）により、これら両オペラン
ドの加減算後の結果の正規化のシフト量が０桁であるこ
とを検出する手段と、ラウンド指示がありかつ前記シフ
ト量が０桁であることが検出されたときのみラウンド処
理を実行する手段とを設け、前記シフト量が０桁以外の
場合にはラウンド処理を行わないようにしたことを特徴
とする浮動小数点演算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050520A JPH01224833A (ja) | 1988-03-03 | 1988-03-03 | 浮動小数点演算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050520A JPH01224833A (ja) | 1988-03-03 | 1988-03-03 | 浮動小数点演算方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01224833A true JPH01224833A (ja) | 1989-09-07 |
Family
ID=12861253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63050520A Pending JPH01224833A (ja) | 1988-03-03 | 1988-03-03 | 浮動小数点演算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01224833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397736U (ja) * | 1990-01-24 | 1991-10-08 |
-
1988
- 1988-03-03 JP JP63050520A patent/JPH01224833A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397736U (ja) * | 1990-01-24 | 1991-10-08 |
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