JPS608933A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPS608933A JPS608933A JP58117846A JP11784683A JPS608933A JP S608933 A JPS608933 A JP S608933A JP 58117846 A JP58117846 A JP 58117846A JP 11784683 A JP11784683 A JP 11784683A JP S608933 A JPS608933 A JP S608933A
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- JP
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- output
- subtraction
- adder
- register
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、浮動小数点加減算を実行する演算処理装置に
おけるラウンド処理に関する。
おけるラウンド処理に関する。
従来の演算処理装置で浮動小数点加減算を行う場合には
、事後正規化およびラウンド処理を行う前の中間的な結
果（以下「中間結果」と言う。）に対し、事後正規化お
よびラウンド処理を行う場合に、中間結果の整数部への
桁上がり発生がない場合と桁上がりが発生している場合
とがある。桁上がり発生がない場合は正規化処理のみか
、ラウンド処理を行えばよい。しかし、桁上がりが発生
した場合には、桁上がりの補正を行い、かつラウンド処
理を行う必要がある。このために事後正規化ラウンド処
理に２フエースが必要となる場合が起こり、浮動小数点
加減算の処理速度を遅らせ、かつパイプライン制御を複
雑にする欠点があった。
、事後正規化およびラウンド処理を行う前の中間的な結
果（以下「中間結果」と言う。）に対し、事後正規化お
よびラウンド処理を行う場合に、中間結果の整数部への
桁上がり発生がない場合と桁上がりが発生している場合
とがある。桁上がり発生がない場合は正規化処理のみか
、ラウンド処理を行えばよい。しかし、桁上がりが発生
した場合には、桁上がりの補正を行い、かつラウンド処
理を行う必要がある。このために事後正規化ラウンド処
理に２フエースが必要となる場合が起こり、浮動小数点
加減算の処理速度を遅らせ、かつパイプライン制御を複
雑にする欠点があった。
第１図は従来例装置のブロック構成図である。
この装置は、レジスタ・メモリからのオペランド■を読
み出すレジスタＲ１、オペランド２を読み出すレジスタ
Ｒ２、オペランド１およびオペランド２のそれぞれの事
前桁合わせを行うシフタＥＱＺ１およびＥＱＺ２を備え
る。また、上記シフタＥＱＺ １およびＥＱＺ２の出力
を受けて演算前桁合わせを行うデータレジスタＥ１およ
びＥ２、データレジスタＥ１およびＥ２の出力を演算す
るアダーＡとを備える。
み出すレジスタＲ１、オペランド２を読み出すレジスタ
Ｒ２、オペランド１およびオペランド２のそれぞれの事
前桁合わせを行うシフタＥＱＺ１およびＥＱＺ２を備え
る。また、上記シフタＥＱＺ １およびＥＱＺ２の出力
を受けて演算前桁合わせを行うデータレジスタＥ１およ
びＥ２、データレジスタＥ１およびＥ２の出力を演算す
るアダーＡとを備える。
また、選択論理Ｎ５ＬＩの出力によりアダーＡまたはラ
ウンドアダーＲＡの出力の一方を選択するセレクタＳ１
と、セレクタＳ１の出力を格納するレジスタＮを備える
。さらに、レジスタＮの出力およびラウンド値または「
０」を入力するラウンドアダーＲＡ、レジスタＮの出力
を受けレジスタＮの内容から正規化量を検出する正規化
量検出回路し、およびレジスタＮの出力およびｒＯＪを
入力して正規化量検出回路りの出力により事後正規化を
行うシフタＮＭＬとを備える。
ウンドアダーＲＡの出力の一方を選択するセレクタＳ１
と、セレクタＳ１の出力を格納するレジスタＮを備える
。さらに、レジスタＮの出力およびラウンド値または「
０」を入力するラウンドアダーＲＡ、レジスタＮの出力
を受けレジスタＮの内容から正規化量を検出する正規化
量検出回路し、およびレジスタＮの出力およびｒＯＪを
入力して正規化量検出回路りの出力により事後正規化を
行うシフタＮＭＬとを備える。
一方、アダーＡの整数部桁上がり検出を受けるフリップ
フロップ回路Ｃ１フリップフロップ回路Ｃの出力と他制
御信号とからセレクタＳ１の選択信号を生成する選択論
理Ｎ５Ｌ１、およびフリップフロップ回路Ｃの出力、検
出回路りの出力と他制御信号とからセレクタＳ２の選択
信号を生成する選択論理Ｎ５Ｌ２とを備える。
フロップ回路Ｃ１フリップフロップ回路Ｃの出力と他制
御信号とからセレクタＳ１の選択信号を生成する選択論
理Ｎ５Ｌ１、およびフリップフロップ回路Ｃの出力、検
出回路りの出力と他制御信号とからセレクタＳ２の選択
信号を生成する選択論理Ｎ５Ｌ２とを備える。
また、選択論理Ｎ５Ｌ２の出力により、シフタＮＭＬお
よびラウンドアダーＲＡの出力の一方を選択するセレク
タＳ２、およびセレクタＳ２の出力を格納し、レジスタ
メモリに出力するストアレジスタＳとを備える。
よびラウンドアダーＲＡの出力の一方を選択するセレク
タＳ２、およびセレクタＳ２の出力を格納し、レジスタ
メモリに出力するストアレジスタＳとを備える。
以下に、小数部６桁（１６進）の単精度データを例とし
てデータレジスタＥ１およびＥ２から下の演算処理動作
を説明する。加減算で桁上がりが発生し、補正を必要と
する場合の実例として小数部６桁（１６進）の単精度デ
ータをＯ，Ｆ２３４５６０ 、および０．１２３４５６
０とする。ただし、この数値の最終桁は保護桁を表わす
。はじめの数値をデータレジスタＥ１の内容であるオペ
ランド１とし、後の数値をデータレジスタＥ２の内容で
あるオペランド２とする。
てデータレジスタＥ１およびＥ２から下の演算処理動作
を説明する。加減算で桁上がりが発生し、補正を必要と
する場合の実例として小数部６桁（１６進）の単精度デ
ータをＯ，Ｆ２３４５６０ 、および０．１２３４５６
０とする。ただし、この数値の最終桁は保護桁を表わす
。はじめの数値をデータレジスタＥ１の内容であるオペ
ランド１とし、後の数値をデータレジスタＥ２の内容で
あるオペランド２とする。
（第１フエーズ）
命令開始時に、セレクタＳ１はアダーＡを選択し、レジ
スタＥ１およびＥ２の内容の加算が行ねれ、レジスタＮ
に格納される。その際に、整数部に桁上がりが発生する
のでフリップフロップ回路Ｃがセットされる。セレクタ
Ｓ１はラウンドアダーＲＡを選択し、セレクタＳ２もラ
ウンドアダーＲＡを選択する。
スタＥ１およびＥ２の内容の加算が行ねれ、レジスタＮ
に格納される。その際に、整数部に桁上がりが発生する
のでフリップフロップ回路Ｃがセットされる。セレクタ
Ｓ１はラウンドアダーＲＡを選択し、セレクタＳ２もラ
ウンドアダーＲＡを選択する。
桁上がり発生
（第２フエーズ）
レジスタＮの内容と数値「０」との加算をラウンドアダ
ーＲＡで行い右に４ビツトシフトした形でレジスタＮに
格納する。
ーＲＡで行い右に４ビツトシフトした形でレジスタＮに
格納する。
１．０４６８八Ｃｏ （レジスタＮ内容）↓
０．１０４６８八〇
（第３フエーズ）
レジスタＮに対しラウンド処理を行い、ストアレジスタ
に結果を格納する。
に結果を格納する。
ラウンドは保護桁の最上位ビットに１をたし込むことで
行われる。
行われる。
（第４フエーズ）
保護桁が切り捨てられ、演算結果がレジスタメモリに格
納される。
納される。
レジスタＥ１およびＥ２内容の加算結果が整数部への桁
上がり発生がなく、正規化されていない場合は、シフタ
ＮＭＬで正規化シフトを行う３フ工−ズ実行であり、ラ
ウンドアダーＲＡで桁上がりが発生した場合は、上記の
例のように桁上がりの補正があるので４フ工−ズ実行で
ある。
上がり発生がなく、正規化されていない場合は、シフタ
ＮＭＬで正規化シフトを行う３フ工−ズ実行であり、ラ
ウンドアダーＲＡで桁上がりが発生した場合は、上記の
例のように桁上がりの補正があるので４フ工−ズ実行で
ある。
以上のように加減算後の整数部への桁上がり、ラウンド
による整数部への桁上がりの発生の有無により、実行下
数が変わり、制御が複雑になり処理速度が遅くなる欠点
がある。
による整数部への桁上がりの発生の有無により、実行下
数が変わり、制御が複雑になり処理速度が遅くなる欠点
がある。
本発明は、浮動小数点加減算で、演算前桁合わせデータ
に対して、加減算のみの演算、加減算とラウンド位置へ
の１の加算演算、および加減算とラウンド位置の左４ビ
ツトへの１の加算演算の３種類の演算を同時に実行する
ことにより、加減算による桁上がりの補正およびラウン
ドによる桁上がりの補正を不要にして加減算とラウンド
処理を１フエーズで実行させることを目的とする。
に対して、加減算のみの演算、加減算とラウンド位置へ
の１の加算演算、および加減算とラウンド位置の左４ビ
ツトへの１の加算演算の３種類の演算を同時に実行する
ことにより、加減算による桁上がりの補正およびラウン
ドによる桁上がりの補正を不要にして加減算とラウンド
処理を１フエーズで実行させることを目的とする。
本発明は、その浮動小数点加減算回路に、演算前桁合わ
せデータに対して加減算を行う第一の加算器と、上記演
算前桁合わせデータに対して加減算とラウンド位置への
２進数１の加算を同時に行う第二の加算器と、上記演算
前桁合わせデータに対して加減算とラウンド位置の左４
ビツトへの２進数１の加算を同時に行う第三の加算器と
、第一の加算器の出力から整数部への桁上げを検出する
桁上がり検出回路と、加算手段の出力からラウンド後整
数部への桁上がりの発生を予知するラウンド後の整数部
への桁上がりの発生を予知するラウンド桁上がり予知回
路と、第一の加算器の出力からラウンド後の計数部への
桁上がり発生を予知するラウンド桁上がり予知回路と、
第一の加算器の出力が正規化されたデータになっている
か否かを検出する正規化判定回路と、桁上がり検出回路
とラウンド桁上がり予知回路と正規化判定回路との出力
にて生成される信号により、第一の加算器の出力信号に
等しい信号、第二の加算器の出力信号に等しい信号、第
二の加算器の出力信号に等しい信号、上記第二の出力信
号を右に４ビツトシフトした信号、および第三の加算器
の出力信号を右に４ビツトシフトした信号の内のい゛ず
れか一つの信号を事後正規回路シフタへの出力信号とし
て選択する選択手段とを備え、また加減算演算とラウン
ド演算を同時に実行するように構成されるもので、演算
の高速化およびパイプライン制御の容易化が図れること
を特徴とする。
せデータに対して加減算を行う第一の加算器と、上記演
算前桁合わせデータに対して加減算とラウンド位置への
２進数１の加算を同時に行う第二の加算器と、上記演算
前桁合わせデータに対して加減算とラウンド位置の左４
ビツトへの２進数１の加算を同時に行う第三の加算器と
、第一の加算器の出力から整数部への桁上げを検出する
桁上がり検出回路と、加算手段の出力からラウンド後整
数部への桁上がりの発生を予知するラウンド後の整数部
への桁上がりの発生を予知するラウンド桁上がり予知回
路と、第一の加算器の出力からラウンド後の計数部への
桁上がり発生を予知するラウンド桁上がり予知回路と、
第一の加算器の出力が正規化されたデータになっている
か否かを検出する正規化判定回路と、桁上がり検出回路
とラウンド桁上がり予知回路と正規化判定回路との出力
にて生成される信号により、第一の加算器の出力信号に
等しい信号、第二の加算器の出力信号に等しい信号、第
二の加算器の出力信号に等しい信号、上記第二の出力信
号を右に４ビツトシフトした信号、および第三の加算器
の出力信号を右に４ビツトシフトした信号の内のい゛ず
れか一つの信号を事後正規回路シフタへの出力信号とし
て選択する選択手段とを備え、また加減算演算とラウン
ド演算を同時に実行するように構成されるもので、演算
の高速化およびパイプライン制御の容易化が図れること
を特徴とする。
（実施例による説明〕
以下、本発明実施例装置を図面に基づいて説明する。
第２図は本発明実施例装置のブロック構成を示す。レジ
スタメモリのオペランド１を読み出すレジスタＲ１、オ
ペランド２を読み出すレジスタＲ２、オペランドｌおよ
びオペランド２の事前桁合わせを行うシフタＥＱＺ １
およびＥＱＺ２、Ｅｌ、Ｅ２は上記事前桁合わせシフタ
ＥＱＺ１およびＥＱＺ２の出力を受けて演算前桁合わせ
を行うデータレジスタＥｌおよびＥ２、演算用のアダー
Ａ１演算とラウンド位置への「１」の加算を同時に行う
アダーＢ、演算とラウンド位置の左４ビツトへの「１」
の加算を同時に行うアダーＤ、上記アダーＡ、Ｂ、およ
びＤの出力をそのままか、右へ４ビツトシフトした形で
一つ選択するセレクタＳ３、セレクタＳ３の出力を格納
するレジスタＮ１事後正規化を行うシフタＮＭＬ、レジ
スタＮの内容から正規化量を検出する正規化量検出回路
し、事後正規化用シックの出力を格納するストアレジス
タＳ、アダーＡの出力から整数部への桁上がりを検出す
る桁上がり検出回路ＣＤ、アダーＡの出力か０ らラウンド後の整数部への桁上がり発生を予知する予知
回路ＲＣＰ、ＮＭＤはアダーＡの出力から正規化された
データになっているかを検出する判定回路ＮＭＤ、上記
桁上がり検出回路ＣＤ、予知回路ＲＣＰ、判定回路ＮＭ
Ｄの出力からセレクタＳ３への選択信号を生成する選択
論理ＮＭＬ３を備える。
スタメモリのオペランド１を読み出すレジスタＲ１、オ
ペランド２を読み出すレジスタＲ２、オペランドｌおよ
びオペランド２の事前桁合わせを行うシフタＥＱＺ １
およびＥＱＺ２、Ｅｌ、Ｅ２は上記事前桁合わせシフタ
ＥＱＺ１およびＥＱＺ２の出力を受けて演算前桁合わせ
を行うデータレジスタＥｌおよびＥ２、演算用のアダー
Ａ１演算とラウンド位置への「１」の加算を同時に行う
アダーＢ、演算とラウンド位置の左４ビツトへの「１」
の加算を同時に行うアダーＤ、上記アダーＡ、Ｂ、およ
びＤの出力をそのままか、右へ４ビツトシフトした形で
一つ選択するセレクタＳ３、セレクタＳ３の出力を格納
するレジスタＮ１事後正規化を行うシフタＮＭＬ、レジ
スタＮの内容から正規化量を検出する正規化量検出回路
し、事後正規化用シックの出力を格納するストアレジス
タＳ、アダーＡの出力から整数部への桁上がりを検出す
る桁上がり検出回路ＣＤ、アダーＡの出力か０ らラウンド後の整数部への桁上がり発生を予知する予知
回路ＲＣＰ、ＮＭＤはアダーＡの出力から正規化された
データになっているかを検出する判定回路ＮＭＤ、上記
桁上がり検出回路ＣＤ、予知回路ＲＣＰ、判定回路ＮＭ
Ｄの出力からセレクタＳ３への選択信号を生成する選択
論理ＮＭＬ３を備える。
次に装置を構成する各部の接続について述べる。
アダーＡ、アダーＢおよびアダーＤは外部のレジスタメ
モリよりレジスタＲ１、シフタＥＱＺ １およびデータ
レジスタＥ１を経て入力するようにまた、レジスタＲ２
、シフタＥＱＺ２、データレジスタＥ２を経て入力する
ように外部と接続される。
モリよりレジスタＲ１、シフタＥＱＺ １およびデータ
レジスタＥ１を経て入力するようにまた、レジスタＲ２
、シフタＥＱＺ２、データレジスタＥ２を経て入力する
ように外部と接続される。
さらにアダーＢおよびアダーＤには外部よりラウンド値
が入力するように外部と接続される。アダーＡ、アダー
ＢおよびアダーＤの出力はセレクタＳ３に出力するよう
に接続される。セレクタＳ３はシフタＮＭＬに出力する
ように接続される。
が入力するように外部と接続される。アダーＡ、アダー
ＢおよびアダーＤの出力はセレクタＳ３に出力するよう
に接続される。セレクタＳ３はシフタＮＭＬに出力する
ように接続される。
さらに、シフタＮＭＬの入力側には外部より数値０が入
力されるように外部と接続される。次にシフタＮＭＬは
ストアレジスタＳに出力するように接続され、ストアレ
ジスタＳは外部のレジスタメモリに出力するように接続
される。
力されるように外部と接続される。次にシフタＮＭＬは
ストアレジスタＳに出力するように接続され、ストアレ
ジスタＳは外部のレジスタメモリに出力するように接続
される。
一方、桁上がり検出回路ＣＤ、予知回路ＲＣＰおよび判
定回路ＮＭＤにアダーＡより入力するように接続され、
また選択論理Ｎ５Ｌ３に出力するように接続され、選択
論理Ｎ５Ｌ３はセレクタＳ３に出力するように接続され
る。また、正規化検出回路はレジスタＮより入力するよ
うに接続され、シフタＮＭＬに出力するように接続され
る。
定回路ＮＭＤにアダーＡより入力するように接続され、
また選択論理Ｎ５Ｌ３に出力するように接続され、選択
論理Ｎ５Ｌ３はセレクタＳ３に出力するように接続され
る。また、正規化検出回路はレジスタＮより入力するよ
うに接続され、シフタＮＭＬに出力するように接続され
る。
以下に小数部６桁（１６進）保護桁１桁（１６進）の単
精度データを例としてデータレジスタＥ１、Ｅ２から下
の演算処理動作を説明する。
精度データを例としてデータレジスタＥ１、Ｅ２から下
の演算処理動作を説明する。
（ケース１）
保護桁
１
アダーＡ、ＢおよびＤの出力は上記のようになる。
アダーＡの出力から桁上がり検出回路ＣＤは数値「０」
に、予知回路ＲＣＰは数値「０」に、判定回路ＮＭＤは
数値「０」になる。セレクタＳ３および選択論理ＮＳＬ
は上記の桁上がり検出回路ＣＤ、予知回路ＲＣＰおよび
判定回路ＮＭＤの出力からアダーＡの出力をそのまま選
択する信号が生成されて、レジスタＮにはアダーＡがセ
ットされる。次に、シフタＮＭＬで正規化され、さらに
ストアレジスタＳにセントされ、保護桁を除く小数部が
外部のレジスタメモリに格納されて一連の処理を終了す
る。
に、予知回路ＲＣＰは数値「０」に、判定回路ＮＭＤは
数値「０」になる。セレクタＳ３および選択論理ＮＳＬ
は上記の桁上がり検出回路ＣＤ、予知回路ＲＣＰおよび
判定回路ＮＭＤの出力からアダーＡの出力をそのまま選
択する信号が生成されて、レジスタＮにはアダーＡがセ
ットされる。次に、シフタＮＭＬで正規化され、さらに
ストアレジスタＳにセントされ、保護桁を除く小数部が
外部のレジスタメモリに格納されて一連の処理を終了す
る。
３
２
（ケース２）
保護桁
アダーＡ、ＢおよびＤの出力は上記のようになる。アダ
ーＡの出力から桁上がり検出回路ＣＤは数値ｒＯＪに、
予知回路ＲＣＰは数値ｒＯＪに、判定回路ＮＭＤは数値
「１」になる。セレクタＳ３および選択論理ＮＳＬは上
記桁上がり検出回路ＣＤ、予知回路ＲＣＰ、判定回路Ｎ
ＭＤの出力か４ らアダーＢの出力をそのまま選択する信号が生成されて
、レジスタＮにはアダーＢ出力がセットされる。この場
合正規化されているのでシフタＮＭＬで数値「０」にシ
フトされ、さらにストアレジスタＳにセットされ、保護
桁を除く小数部が外部のレジスタメモリに格納されて一
連の処理を終了する。
ーＡの出力から桁上がり検出回路ＣＤは数値ｒＯＪに、
予知回路ＲＣＰは数値ｒＯＪに、判定回路ＮＭＤは数値
「１」になる。セレクタＳ３および選択論理ＮＳＬは上
記桁上がり検出回路ＣＤ、予知回路ＲＣＰ、判定回路Ｎ
ＭＤの出力か４ らアダーＢの出力をそのまま選択する信号が生成されて
、レジスタＮにはアダーＢ出力がセットされる。この場
合正規化されているのでシフタＮＭＬで数値「０」にシ
フトされ、さらにストアレジスタＳにセットされ、保護
桁を除く小数部が外部のレジスタメモリに格納されて一
連の処理を終了する。
（ケース３）
保護桁
ｔ、ｕｕｕυＯｌト （出力λ
アダーＡ、ＢおよびＤの出力は上記のようになる。アダ
ーＡの出力から桁上がり検出回路ＣＤは数値「０」に、
予知回路ＲＣＰは数値「１」に、判定回路ＮＭＤは数値
「０」になる。セレクタＳ３および選択論理ＮＳＬは上
記桁上がり検出回路ＣＤ、予知回路ＲＣＰ、判定回路Ｎ
ＭＤ出力からアダーＢを右に４ビツトだけシフトした形
で選択する信号が生成されて、アダーＢの４ビツト右シ
フト出力がレジスタＮにセットされる。次に、シフタＮ
ＭＬで数値ｒＯＪシフトされ、さらにストアレジスタＳ
にセットされ、保護桁を除く小数部がレジスタメモリに
格納されて一連の処理を終了する。
ーＡの出力から桁上がり検出回路ＣＤは数値「０」に、
予知回路ＲＣＰは数値「１」に、判定回路ＮＭＤは数値
「０」になる。セレクタＳ３および選択論理ＮＳＬは上
記桁上がり検出回路ＣＤ、予知回路ＲＣＰ、判定回路Ｎ
ＭＤ出力からアダーＢを右に４ビツトだけシフトした形
で選択する信号が生成されて、アダーＢの４ビツト右シ
フト出力がレジスタＮにセットされる。次に、シフタＮ
ＭＬで数値ｒＯＪシフトされ、さらにストアレジスタＳ
にセットされ、保護桁を除く小数部がレジスタメモリに
格納されて一連の処理を終了する。
（ケース４）
保護桁
１．０４６８Ａに０ （出力）
５
アダーＡ、ＢおよびＤの出力は上記のようになる。アダ
ーＡの出力から桁上がり検出回路ＣＤは数値ｒｌＪに、
予知回路ＲＣＰは数値「０」に、判定回路ＮＭＤは数値
「０」になる。セレクタＳ３および選択論理ＮＳＬは上
記桁上がり検出回路ＣＤ、予知回路ＲＣＰ、判定回路Ｎ
ＭＤの出力からアダーＤの出力を右に４ビツトシフトし
た形で選択する信号を生成し、レジスタＮにはアダーＤ
の４ピント右シフト出力がセントされ、シフタＮＭＬで
数値「０」シフトし、ストアレジスタＳにセントされ、
保護桁を除く小数部が外部のレジスタメモリに格納され
て一連の処理を終了する。
ーＡの出力から桁上がり検出回路ＣＤは数値ｒｌＪに、
予知回路ＲＣＰは数値「０」に、判定回路ＮＭＤは数値
「０」になる。セレクタＳ３および選択論理ＮＳＬは上
記桁上がり検出回路ＣＤ、予知回路ＲＣＰ、判定回路Ｎ
ＭＤの出力からアダーＤの出力を右に４ビツトシフトし
た形で選択する信号を生成し、レジスタＮにはアダーＤ
の４ピント右シフト出力がセントされ、シフタＮＭＬで
数値「０」シフトし、ストアレジスタＳにセントされ、
保護桁を除く小数部が外部のレジスタメモリに格納され
て一連の処理を終了する。
以上述べたように浮動小数点加減算を実行するにあたっ
て加減算による整数部の桁上がりとラウ７ ６ 選択する信号を生成し、レジスタＮにはアダーＤの４ビ
ツト右シフト出力がセントされ、シフタＮＭＬで数値「
０」シフトし、ストアレジスタＳにセットされ、保護桁
を除く小数部が外部のレジスタメモリに格納されて一連
の処理を終了する。
て加減算による整数部の桁上がりとラウ７ ６ 選択する信号を生成し、レジスタＮにはアダーＤの４ビ
ツト右シフト出力がセントされ、シフタＮＭＬで数値「
０」シフトし、ストアレジスタＳにセットされ、保護桁
を除く小数部が外部のレジスタメモリに格納されて一連
の処理を終了する。
以上述べたように浮動小数点加減算を実行するにあたっ
て加減算による整数部の桁上がりとラウンドによる整数
部の桁上がりの補正を不要とし、加減算とラウンドを同
一フェーズで実行することが可能となる。
て加減算による整数部の桁上がりとラウンドによる整数
部の桁上がりの補正を不要とし、加減算とラウンドを同
一フェーズで実行することが可能となる。
なお、第１表は浮動小数点加減算の演算ケースとその処
理状態を、アダーＡ１アダーＢ、アダーＣ１桁上がり検
出回路ＣＤ、予知回路ＲＣＰ、判定回路ＮＭＤ、セレク
タＳ３、選択論理Ｎ５Ｌ３、検出回路し、ストアレジス
タＳルジスタＮ１データレジスタＥ１、Ｅ２の出力を一
括して表わしたものである。
理状態を、アダーＡ１アダーＢ、アダーＣ１桁上がり検
出回路ＣＤ、予知回路ＲＣＰ、判定回路ＮＭＤ、セレク
タＳ３、選択論理Ｎ５Ｌ３、検出回路し、ストアレジス
タＳルジスタＮ１データレジスタＥ１、Ｅ２の出力を一
括して表わしたものである。
８
〔発明の効果〕
本発明は、浮動小数点加減算と、ラウンド処理を１フエ
ーズで実行することによって、全体の処理サイクルが削
減されることにより浮動小数点演算の高速化が図れ、か
つパイプラインの段数が減少することによりパイプライ
ン制御が容易になる。
ーズで実行することによって、全体の処理サイクルが削
減されることにより浮動小数点演算の高速化が図れ、か
つパイプラインの段数が減少することによりパイプライ
ン制御が容易になる。
第１図は従来例装置を示すブロック構成図。
第２図は本発明実施例装置を示すブロック構成図。
Ｒ１、Ｒ２・・・レジスタ、ＥＱＺ １、ＥＱＺ ２・
・・シフタ、Ｅｌ、Ｒ２・・・データレジスタ、Ａ・・
・アダー、Ｂ、Ｄ・・・３人カアダー、Ｓ３・・・セレ
クタ、Ｎ・・・レジスタ、ＮＭＬ・・・シフタ、Ｌ・・
・正規化量検出回路、Ｓ・・・ストアレジスタ、ＣＤ・
・・桁上がり検出回路、ＲＣＰ・・・予知回路、ＮＭＤ
・・・正規化判定回路、Ｎ５ＬＩ〜Ｎ５Ｌ３・・・選択
論理。 ０ １８２−
・・シフタ、Ｅｌ、Ｒ２・・・データレジスタ、Ａ・・
・アダー、Ｂ、Ｄ・・・３人カアダー、Ｓ３・・・セレ
クタ、Ｎ・・・レジスタ、ＮＭＬ・・・シフタ、Ｌ・・
・正規化量検出回路、Ｓ・・・ストアレジスタ、ＣＤ・
・・桁上がり検出回路、ＲＣＰ・・・予知回路、ＮＭＤ
・・・正規化判定回路、Ｎ５ＬＩ〜Ｎ５Ｌ３・・・選択
論理。 ０ １８２−
Claims (1)
- （１）演算処理装置の浮動小数点加減算回路の演算前桁
合わせデータ・レジスタと事後正規化用シフタとの間に
挿入され、 上記演算前桁合わせデータ・レジスタが出力する演算前
桁合わせデータに対して加減算を行う第一の加算手段と
、 上記演算前桁合わせデータに対して加減算とラウンド位
置への２進数ｒｌＪの加算を同時に行う第二の加算手段
と、 上記演算前桁合わせデータに対して加減算とラウンド位
置の左４ビツトへの２進数ｒｌＪの加算を同時に行う第
三の加算手段と、 上記第一の加算手段の出力から整数部への桁上がりを検
出する桁上がり検出手段と、 １７７− 上記第一の加算手段の出力からラウンド後の整数部への
桁上がり発生を予知するラウンド桁上がり予知手段と、 上記第一の加算手段の出力が正規化されたデータになっ
ているか否かを検出する正規化判定手段と、 上記桁上がり検出手段、上記ラウンド桁上がり予知手段
、および上記正規化判定手段の出力信号にて生成される
信号により、上記第一の加算手段の出力信号に等しい信
号、上記第二の加算手段の出力信号に等しい信号、上記
第二の加算手段の出力信号を右に４ビツトシフトした信
号、および上記第三の加算手段の出力信号を右に４ビツ
トシフトした信号の内のいずれか一つの信号を上記事後
正規化シフタへの出力信号として選択する選択手段と を備えた演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117846A JPS608933A (ja) | 1983-06-28 | 1983-06-28 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117846A JPS608933A (ja) | 1983-06-28 | 1983-06-28 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS608933A true JPS608933A (ja) | 1985-01-17 |
Family
ID=14721716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117846A Pending JPS608933A (ja) | 1983-06-28 | 1983-06-28 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608933A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285333A (ja) * | 1985-10-11 | 1987-04-18 | Oki Electric Ind Co Ltd | 浮動小数点乗算器丸め処理方式 |
| JPS6335423U (ja) * | 1986-08-27 | 1988-03-07 | ||
| JPS6346925U (ja) * | 1986-09-12 | 1988-03-30 | ||
| JPS63115428U (ja) * | 1987-01-21 | 1988-07-25 | ||
| JPS63130128U (ja) * | 1987-02-16 | 1988-08-25 | ||
| JPH02500551A (ja) * | 1988-04-01 | 1990-02-22 | ディジタル イクイプメント コーポレーション | 浮動小数点正規化予測のための装置及び方法 |
| JPH02294819A (ja) * | 1989-04-17 | 1990-12-05 | Internatl Business Mach Corp <Ibm> | 浮動小数点数演算処理装置 |
| JPH02294820A (ja) * | 1989-04-17 | 1990-12-05 | Internatl Business Mach Corp <Ibm> | 浮動小数点数演算処理装置および演算処理方法 |
| JPH04102122A (ja) * | 1990-08-22 | 1992-04-03 | Fujitsu Ltd | 浮動小数点乗算器 |
| EP0483864A2 (en) * | 1990-10-31 | 1992-05-06 | Nec Corporation | Hardware arrangement for floating-point addition and subtraction |
-
1983
- 1983-06-28 JP JP58117846A patent/JPS608933A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285333A (ja) * | 1985-10-11 | 1987-04-18 | Oki Electric Ind Co Ltd | 浮動小数点乗算器丸め処理方式 |
| JPS6335423U (ja) * | 1986-08-27 | 1988-03-07 | ||
| JPS6346925U (ja) * | 1986-09-12 | 1988-03-30 | ||
| JPS63115428U (ja) * | 1987-01-21 | 1988-07-25 | ||
| JPS63130128U (ja) * | 1987-02-16 | 1988-08-25 | ||
| JPH02500551A (ja) * | 1988-04-01 | 1990-02-22 | ディジタル イクイプメント コーポレーション | 浮動小数点正規化予測のための装置及び方法 |
| JPH0544046B2 (ja) * | 1988-04-01 | 1993-07-05 | Digital Equipment Corp | |
| JPH02294819A (ja) * | 1989-04-17 | 1990-12-05 | Internatl Business Mach Corp <Ibm> | 浮動小数点数演算処理装置 |
| JPH02294820A (ja) * | 1989-04-17 | 1990-12-05 | Internatl Business Mach Corp <Ibm> | 浮動小数点数演算処理装置および演算処理方法 |
| JPH04102122A (ja) * | 1990-08-22 | 1992-04-03 | Fujitsu Ltd | 浮動小数点乗算器 |
| EP0483864A2 (en) * | 1990-10-31 | 1992-05-06 | Nec Corporation | Hardware arrangement for floating-point addition and subtraction |
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