JPH02294819A - 浮動小数点数演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明はデータ処理装置において所定の浮動小数点演算
処理を実行する装置に関する。さらに詳しくは，浮動小
数点演算において、両オペランドの先行正規化，所定ビ
ット・パターンの存在チェック、オペランドに対する浮
動小数点処理、そしてオペランド状況が所定状況にない
場合には事後正規化，またオペランド状況が所定のもの
である場合は直接処理結果を導くことによって浮動小数
点演算処理を簡易に実行する装置に関する。

Ｂ．従来技術および課題 データ処理装置における浮動小数点演算はコンピュータ
技術の初期から一般に行なわれてきたものである。浮動
小数点演算のハードウエアの開発は様々な方向を持ち、
ハードウエア構成の簡略化、あるいは計算処理の高速化
等を図っている。加減乗除の４つの演算処理は加算と減
算を持つプロセスの特別なサブセットを用いて実行され
る。例えば乗算は加算処理を繰り返し実行する処理であ
り、除算は減算処理の繰り返しである。この処理の促進
、及び簡略化に様々な工夫がなされており，特に全ての
計算処理の処理速度を決定する加算回路のハードウエア
回路構成に努力が注がれている。

除算の場合は、部分商によって、あるいは同時に多重商
ビットを予測することによって除算に要する加算、ある
いは減算処理の繰り返し数を引き下げて処理速度を上げ
る工夫がされている．浮動小数点演算の実行のためのル
ールの統一基準を作成するために米国基甫が作成されて
いる。

この基準はＡＮＳ　Ｉ／ＩＥＥＥスタンダードＮｏ．７
５４−１９８５に記載されている。浮動小数点演算のシ
ステムおよびアルゴリズム構成において、この基準を満
たすことは必須であり、これによってこのシステムおよ
びアルゴリズムのユーザが異なるコンピュータを用いて
所定の計算を実行した際に調和が達成される。基準は基
本及び拡張浮動小数点数フォーマット、計算処理、整数
と浮動小数点数間の変換、異なる浮動小数点数間の変換
、基本フォーマット浮動小数点数と１０進ストリング間
の変換、及び所定の浮動小数点例外の扱いについて規定
している。

一般的な浮動小数点演算処理は単精度、あるいは倍精度
のフォーマットのどちらかによって達成される。これら
各々のフォーマットは符号、指数、および各フィールド
が浮動小数点数の所定部分を占めるような小数フィール
ドを使用する。３２ビット単精度の場合、符号フィール
ド数は最上位ビットポジションが占める単ビットであり
、指数フイールドは次の上位８ビット、小数フィールド
は下位２３ビットとなる．倍精度浮動小数点数の場合は
符号フィールドが最上位単ビット、指数フィールドは次
の上位１１ビット、小数フィールドは下位５２ビットと
なる。

各浮動小数点の答えが導かれた後に正規化及び丸め処理
が必要となる。答えが正規化されると、小数フィールド
中の先行ゼロの数がカウントされる。次にこの数が指数
から差し引かれ，小数は小数フィールドの最上位ビット
位置に１が存在するまで左にシフトされる．浮動小数点
数の答えには指数がすでに可能な最低値を持ち、小数フ
ィールドの最上位ビット値が１でないために正規化でき
ないものもある。

ＡＮＳＩ／ＩＥＥＥ規格７５４−１９８５を満足する浮
動小数点実行のハードウエアおよび論理の設計において
は浮動小数点ハードウエア処理に所定の追加ビットを導
入することが望ましく、また必要である。この指示ビッ
トは浮動小数点数の小数フィールドに入りこみ、浮動小
数点処理中に一定の状態が発生したことを示すのに演算
制御論理によって使用される。例えば、暗黙（ＩＭＰＬ
Ｉ　Ｃ　Ｉ　Ｔ）ビットエは浮動小数点数の指数がゼロ
以外の値を持つときに演算制御論理によって生成される
．暗黙ビットエは浮動小数点数が演算ロジックにロード
されたときに生成され，暗黙ビット■はその小数フィー
ルドの第１ビット位置を占める。さらにガード（ＧＵＡ
ＲＤ）ビットＧは所定の演算処理の際に浮動小数点制御
論理によってセットされる。これは処理浮動小数点数の
精度ロスを示す．Ｇビットは右シフトの際正規化を必要
とするときにレジスタ・キャパシティの右サイドから上
位ビットがシフト・オフするときにセットされる。単精
度数の場合、Ｇビットは小数フィールドのビット位置２
５を占める。倍精度数の場合はビット位置５４となる。

丸め（ＲＯＵＮＤ）ビットも所定の浮動小数点演算処理
に使用され，演算制御論理によってセットされる。Ｒビ
ットは単精度数の場合には小数フィールドの２６ビット
位置，倍精度の場合はビット位置５５を占める。最後に
ステイッキ−（ＳＴＩＣＫＹ）ビットは所定の浮動小数
点数演算においてセットされ、いずれの低精度ビットも
１であり、浮動小数点数がいくつかの精度を失ったこと
を示すときの指示ビットである。Ｓビットは単精度数の
場合には小数フィールドの２７ビット位置、倍精度の場
合はビット位置５６を占める。

小数フィールドの３つのエクストラ・ビットは結果が正
規化された後の丸め処理に専ら使用される。ガード（Ｇ
）、丸め（Ｒ）ビットはあたかも自身が小数の一部であ
るかのように扱われる。これらは他の小数に伴ってシフ
トされ，すべての演算に含まれる。ステインキー（Ｓ）
ビットは小数と共にシフトされないが演算には含まれる
。これは１が小数の右側にシフト・オフされた場合，小
数の右側にシフト・オフされた１のキャッチャとして動
作し，このＳビットは正規化および丸めが完了するまで
、１のままに維持される。

丸め処理においては以下のような４つの典型モードがあ
る。

１）最近接部への丸め ２）正限界への丸め ３）負限界への丸め ４）ゼロへの丸め 「最近接部への丸め」モードは最大限正確な結果に近い
値が導かれることを意味する。もし、２つの最近接値が
まったく等しい距離にある場合はその最低位ビットがゼ
ロの方が導かれる。「正限界への丸め」モードは最大限
正確な値に最も近く、かつそれよりも小さくない値が導
かれる。「負限界への丸め」モードは最大限正確な値に
最も近く、かつそれよりも大きくない値が導かれる。［
ゼロへの丸めＪモードは最大限正確な値に最も近くしの
絶対値がそれよりも大きくない値を導くものである。も
し、Ｇ，Ｒ．，Ｓビットがどれも１でないなら、丸めモ
ードが選択されても丸めは実行されない。

しかし、加算あるいは減算を実行する加算器を用いた演
算回路では必ず最下位ビットから上位ビット位置へ伝搬
するキャリ・ビットの生成が実行され、演算処理の間す
べてのビット位置を伝搬する。これは演算の完了に要す
る時間の増大をもたらすものであり、この改良に多くの
提案がなされている。米国特許第４，７５４，４２２号
は演算処理のサイクルおよび繰り返しの間に複数の商ビ
ットを生成するのに３つのキャリ保持加算器を用いた除
算装置を開示している。米国特許第３，６２１，２１８
号は演算処理の繰り返しの間に複数の商ビットを生成す
る単一キャリ保持加算器、および処理中に部分商のシー
ケンスを保持する複数のレジスタを使用した除算装置を
開示している。

米国特許第４，６３９，８８７号は浮動小数点数加算お
よび減算に要する潜在的な時間を削減する装置を示して
いる。これは浮動小数点数の小数部の計算に複数のハー
ドウエアを用い、指数差に基づいた結果値を選択するも
のである。

データ処理装置における浮動小数点処理では、その効率
を向上させることが望まれ、この効率向上がシステム全
体の処理時間を削減する。特定な条件の基では効率向上
は可能である。そのいくつかが前述の先行技術である。

データ処理において、この特定の条件が頻繁に発生する
ものである場合はこの効率向上は非常に意味がある。例
えば、浮動小数点数演算において結果が導かれたときに
は正規化処理が必要となり、結果の適正化のために丸め
処理が必要とされる。しかし、所定条件が満たされこれ
らの処理のいづれか、あるいは両者がスキップ可能であ
れば、これらの処理に要する時間は削減される。浮動小
数点数乗算では特定処理条件下では正規化および丸め処
理時間は５０％削減可能であり、加算、減算処理では２
５％削減可能である。ステップの削除が可能な場合にこ
れらのステップを削除することで計算機の処理時間全体
を減少できる。

Ｃ．発明の概要および解決課題 本発明はＡＮＺＩ／ＩＥＥＥ基＄７５４−１９８５を満
足する浮動小数点数演算処理装置および方法を提供する
。

本発明の目的は所定の浮動小数点数演算においてこれに
要求されるマシン・サイクルの選択的削減を図り、所要
時間を従来に比して削減する演算装置および方法を提供
することである。

さらに、処理時間の削減のために事後正規化および丸め
処理をスキツプすることを予測する装置および方法を提
供することである。

本発明は浮動小数点数乗算、加算減算において事後正規
化ステップがスキップできることを予測するオペランド
検査回路を有する。さらに，この浮動小数点処理の小数
および指数結果を検査して丸め処理がスキップ可能か否
かを検査する回路も有する。さらに要求される条件が整
っているときに事後の処理を短縮して計算効率を向上さ
せる回路を有する。

Ｄ．実施例 第１図に本発明による浮動小数点演算回路のブロック図
を示す。浮動小数点演算の実行は最適な結果を導く特別
なアルゴリズムが必要であるため、その実現のためにこ
の回路が使用される。この回路は浮動ｔＪｓ数点数は予
め特定のフォーマットに従ってアレンジされているもの
と仮定されている。

すなわち、最上位ビットが浮動小数点数の符号を表し，
次の上位ビット・グループが浮動小数点数の指数，そし
て他のビットが小数値を表すごとくである。小数値にお
いて２進位置は小数値の最も左端にある。浮動小数点演
算が３２ビット・サイズの単精度計算において実行され
る場合、符号ビットはビット０、指数ビットは１〜８、
小数値ビットは９〜３１となる。浮動小数点演算が倍精
度数において実行される場合は符号ビットはビット０．
指数ビットは１〜１１、小数値ビットは１２〜６３とな
る。これらの識別ビットに加えて、第１図に関するハー
ドウエアおよびレジスタは４つの付加ビットを持つ。■
ビットは小数フィールドの最上位を占め．Ｇ．Ｒ．およ
びＳビットは各々小数フィールドの最下位ビットの位置
を占める６浮動小数点オペランドはそれらの指数が等し
くなるまでは相互に加算あるいは減算できない。このこ
とはすなわち、両指数が比較され、小さい指数を有する
オペランドの／Ｊ１数が、指数が等しくなるまで指数の
差分シフトされるということになる。

小数はその後、結果として得られた大きい指数のもとて
加算あるいは減算される。浮動小数点オペランドの乗算
には指数が加算され、小数が乗算されることが必要であ
る。浮動小数点数の除算は除数の指数が被除数の指数か
ら減算され５被除数の小数が除数の小数によって除算さ
れることが必要となる。

第１図に示した浮動小数点演算回路は単精度および倍精
度両者の演算処理が実行可能である。浮動小数点の加算
、減算、１４ビット浮動小数点乗算処理，２ビット浮動
小数点除算処理が実行可能である。

第１図の浮動小数点演算回路１０はデータ処理装置のよ
うな他ソースからのデータの転送のためのデータ・バス
１２を有している．データ・バス１２を介して受領した
情報は複数の浮動小数点レジスタに転送される．この実
施例においては８つの浮動小数点レジスタ１４が存在し
，各々が浮動小数点オペランドを保持し、浮動小数点処
理の結果を保持する。浮動小数点レジスタ１４はＦＡレ
ジスタ１６．ＦＢレジスタ１８、およびＦＣレジスタ２
２に情報転送を行なう。ＦＡレジスタ１６は，また逆に
浮動小数点レジスタ１４に情報を転送する。

ＦＡレジスタ１６は浮動小数点レジスタ１４からのデー
タの宛先レジスタであり、かつ浮動小数点レジスタ１４
へ点転送するデータのソース・レジスタである。さらに
ＦＡレジスタ１６はメモリへ対して記憶データ・バス１
２を介して転送されるデータのソース・レジスタであり
、また桁上げ伝搬加算機３０、正規化丸め処理装置３４
から転送されるデータの宛先レジスタでもある。ＦＡレ
ジスタ１６はマルチプル・セレクタ２４、正規化丸め処
理装置３４、および指数加算器２０に対する出力を持つ
．ＦＡレジスタ１６は加算，減算、比較、乗算、および
除算処理の第２オペランドを保有する．ＦＡレジスタ１
６は浮動小数点数の指数を保持するセクション１６ａと
浮動小数点数のオペランド部を保持するセクション１６
ｂを持つ。

ＦＡレジスタに対する複数入力のうちいずれをレジスタ
にゲートさせるかを決定する選択制御のためにＦＡレジ
スタはその中にマルチプレクサ回路１５を有している。

マルチプレクサ回路１５は活動化信号Ａの制御の下でレ
ジスタ１６に対する複数入力の選択制御を行う。浮動小
数点演算回路の他のレジスタも同様の機能を持つ。

制御論理回路１１は浮動小数点演算回路中でのテータ交
換、およびデータ処理に必要とされる活動信号を送出す
る。制御論理回路１１はＡと定義される複数の制御信号
出力を持ち、これらの各々は多数の回路およびレジスタ
に対する制御入力を供給する。浮動小数点演算処理にお
いて必要とされる活動信号と同様、制御論理回路１１の
構成については当業者においては明らかなところである
ので詳細な説明は省くこととする。

ＦＢレジスタ１８は浮動小数点レジスタ１４のデータの
宛先レジスタであり、桁上げ伝搬加算器３０と正規化丸
め処理装置３４、記憶データ・バス１２からのデータの
ための宛先レジスタである。

これはマルチプル・セレクタ２４、事前位置合せ装置２
６、指数加算器２０への出力を有する。ＦＢレジスタは
加算、減算、比較、除算を行う第１オペランドを保持し
、加算、減算、乗算処理の中ｒｄ１結果を保持する。Ｆ
Ｂレジスタ１８は浮動小数点数の指数部を保持するセク
ション１８ａと浮動小数点数の小数部を保持するセクシ
ョン１８ｂとを持ち、さらに制御論理回路１１からの活
動信号の制御の基でレジスタにデータをゲートするため
の入力マルチプレクサ回路１７を持つ。

ＦＣレジスタ２２は記憶データ・バス１２を介したメモ
リからのデータ用の宛先レジスタであり，かつ桁下伝搬
加算器３ｏと正規化丸め処理装置３４からのデータの宛
先レジスタである。これは、さらに浮動小数点レジスタ
１４からの宛先レジスタでもある。ＦＣレジスタ２２は
マルチプル・セレクタ２４、事前位置合せ装置２６、正
規化丸め処理装置３４への出力を持つ。ＦＣレジスタ２
２は乗算処理の第１オペランドを保持しするのに用いら
れ、除算処理結果の宛先レジスタとなる。入力マルチプ
レクサ回路２１は制御論理回路１１がらの活動信号の制
御の基でＦＣレジスタ２２へのデータ・ゲートを制御す
る。

指数加算器２０は指数演算に使用される１３ビット加算
回路である。これは単精度、および倍精度の指数演算を
扱う。指数加算器はＦＡレジスタのセクション１６ａと
ＦＢレジスタのセクション１８ａに転送されるデータの
ソースであるる指数加算器２０は入力マルチプレクサ回
路１９を有する。

事前位置合せ装置２６は加算あるいは減算処理に先んじ
て必要となる浮動小数点数オペランドの指数合わせであ
る小さい指数を有する小数の予備シフトの実行に使用さ
れる。事前位置合せ装置２６は実行中の演算が単精度か
倍精度かに依存して浮動小数点小数を右にＯから５５ビ
ットまでシフトすることができる。事前位置合せ装［２
６は桁上げ伝搬加算器３０、ＦＣレジスタ２２に対する
出力を有する。

マルチプル・セレクタ２４は乗算処理の被乗数の倍数、
および除算処理の除数の倍数を生成する．除算処理の場
合は被除数、あるいは部分的な被除数の上位ビット、お
よび除数の上位ビットがら倍数が導かれる。オペランド
の補数は必要に応じてマルチプル・セレクタから生成さ
れる。マルチプル・セレクタ２４はＦＡレジスタ１６、
ＦＢレジスタ１８、ＦＣレジスタ２２からのデータを受
領する。マルチプル・セレクタ２４は桁上げ保持加算器
２８への出力を持つ。

桁上げ保持加算器２８は同時に３オペランドを加算する
ことができる。これは１つの繰り返しごとに２つの商ビ
ットを生成する除算アルゴリズムを使用する。桁上げ保
持加算器ツリー２８はマルチプル・セレクタ２４からの
データ、および桁上げ伝搬加算器３０への転送データを
受領する，桁上げ伝搬加算器３０は５７ビット加算器で
あり、乗算処理の部分積、あるいは除算処理の部分被除
数を生成するための桁上げ保持加算器２８がらの入力を
持つ。桁上げ伝搬加算器３ｏはさらに事前位置合せ装置
２６、ＦＡレジスタ１６、およびＦＢレジスタ１８から
の入力を受領する。桁上げ伝搬加算器３ｏはＦＡレジス
タ１６、およびＦＢレジスタ１８への出力接続を持つ。

入力マルチプレクサ回路２９は制御論理回路１１からの
活動信号Ａの制御の下で桁上げ伝搬加算器３０へのデー
タ・ゲートを制御する。

正規化丸め処理装置３４は浮動小数点処理の結果の正規
化に使用される。例えば，乗算処理結果は小数の正規化
のために１ビットの左シフトが要求され、加算および減
算処理の場合は５４ビット位置までの左シフトが要求さ
れる。正規化丸め回路３４はさらに所定の丸め処理に使
用されるインクリメンタ回路を有する。ここで位置ビッ
ト位置において１だけインクリメントされる。

浮動小数点解が導かれた後に正規化および丸めが実行さ
れる。解が正規化されるとき、浮動小数点結果の小数部
において先行ゼロ数がカウントされる。この数はその後
、浮動小数点結果の指数部から減じられ，小数部は小数
部の最上位ビットに１が存在する状態となるまで左にシ
フトされる。

以下の表はこのプロセスを示すものである。表１は正規
化前の浮動小数点結果であり、表２は正規化後の浮動小
数点結果である。

表１ 符号＝１ 指数＝１１１１１１０ 表２ 符号＝１ 指数＝１１１１１０１０ 小数＝１，１０１０１０１０１０１０１０１０１０１１
００００丸め処理には浮動小数点数で通常使用される符
号ビット、指数ビット、小数ビットの他に３つの特別の
ビットが使用される。これらのビットはガード・ビット
（Ｇ）、丸めビット（Ｒ）、ステイツキー・ビット（Ｓ
）である。倍精度浮動小数点数処理においては、これら
の３ビットはビット位置５４〜５６にあり，ガード・ビ
ット（Ｇ）がビット位置５４、丸めビット（Ｒ）がビッ
ト位置５５、ステイツキー・ビット（Ｓ）がビット位置
５６である。単精度数ではガード・ビット（Ｇ）がビッ
ト位置２５、丸めビット（Ｒ）がビット位置２６、ステ
イツキー・ビット（Ｓ）がビット位置２７である。これ
ら３つの特別ビットは正規化結果の丸め処理に使用され
、これらは小数部の一部であるごとく扱われ、すべての
演算に含まれる。

第２図は第１図の一部を示すブロック図であり、従来技
術に沿った正規化および丸め処理を実行する部分のブロ
ック図である。これらの正規化および丸め処理は計算処
理が終了した後に実行される．通常の計算処理は第１図
の回路を使用して結果を導くための繰り返し動作がされ
、この結果が最後にレジスタ１６にロードされる。小数
結果はレジスタ部１６ｂにロードされ、指数結果はレジ
スタ部１６ａにロードされる。その後、正規化および丸
め処理が事後正規化／丸め制御論理の制御下で実行され
る。

従来、事後正規化および丸め処理は第３図に示すごとく
３あるいは４サイクルで実行されていた。

第３図に示すごとく判断のための論理回路は制御論理１
１に位置している。

事後正規化および丸め処理の第１サイクルは計算機能の
最後の反復の直後に発生する。計算結果はそれが「特殊
ケース」であるか、すなわち事後正規化及び丸め処理を
必要とせず、直接レジスタ１６から浮動小数点レジスタ
ｌ４にロードしてよいものであるかが制御論理回路１１
において判断される。この「特殊ケースはＡＮＳＩ／Ｉ
ＥＥＥ基準７５４−４９８５では正負無限大、非数値（
Ｎ’ＡＮ）．および±Ｏとして定義されている。

しかし，ほとんどの場合演算結果は事後正規化および丸
め処理が必要であり、これは処理の第２サイクルで実行
される。このサイクルが完了すると結果はオーバーフロ
ー／アンダーフローの確認がされ、問題がなければ結果
は浮動小数点数レジスタ１４に送られる。もしオーバー
フロー／アンダーフローの問題があれば、ＡＮＳＩ／Ｉ
ＥＥＥ基準に従ってこれを解決する第３の処理が実行さ
れ適当な表示がなされる。このサイクルの後，結果が浮
動小数点数レジスタ１４に送られる。

本発明はある特定のオペランドは乗算、加算、減算の際
に事後正規化処理をスキップ可能であるという認識に基
づくものである。さらに本発明はある特定の小数結果は
丸め処理を必要としないという認識にも基づくものであ
る。これらの可能性は制御論理１１に「特殊ケース」に
おいて正規化および丸め処理が要求されるか否かを判断
するという新しい機能を付与することになる。この予測
判断を実行するフロー図を第４図に示す。この判断は計
算処理の最終反復の直後に実行される。このことは第４
図のサイクル１で示される。もし前述のような「特殊ケ
ース」である場合はサイクル２は単に結果を浮動小数点
数レジスタ１４に転送するのみとなる。もし特殊なケー
スが存在しない場合はサイクル１とサイクル２との間で
本発明に係わる試験が実行される。計算処理において、
本発明の摘要できる３タイプの１つであるかが確認され
る。１）同符号の２数の加算、２）異符号の２数の減算
、３）乗算である。演算処理がこれらのいずれでもない
場合は通常の事後正規化および丸め処理がサイクル２で
実行される。演算処理が上記３つのいずれかである場合
は丸め処理が必要か否かの判断がなされる。丸め処理が
必要であれば通常の事後正規化および丸め処理がサイク
ル２で実行される。もし丸め処理が必要でないときには
オーバーフロー／アンダーフロー状況がチェック、処理
され、結果が浮動小数点数レジスタ１４に転送される（
サイクル２またはサイクル３）。

本発明はある特定の計算処理および計算結果に対して事
後正規化および丸め処理のスキップをきよようする。こ
れらの場合サイクル２は直接結果を浮動小数点数レジス
タ１４に転送するだけのステップとなる。

乗算における事後正規化予測は両オペランドが乗算命令
の実行以前の事前正規化要請に依存する。

これは結果小数が１．ＸＸＸ．．．あるいは０．１ＸＸ
Ｘ．．．のいずれか（Ｘは任意の数値）であることが予
測されるときである。すなわち、結果小数がすでに正規
化されているか、あるいは正規化から１つ左にシフトさ
れた状態であるかのいずれかであるということである。

ロジックによって原オペランドが正規化予測を満たすも
のであることが確認されると、結果小数の第１ビットか
の検査によってどちらの答えが導かれるかの確認がなさ
れる。小数部加算器２８、３０の最上位ビットがゼロで
あれば，小数はＯ．１ＸＸＸ．．．の形であり指数は単
にオペランドの２指数を加算したものとなる。小数加算
器２８、３０の最上位ビットが１であれば小数部は１．
ＸＸＸ．．．の形であり２つのオペランド指数の加算値
は結果の指数から１ずれたものとなる。この処理の流れ
は第５回のフロー図に示され、さらに表３に示す。表３
において正規化の欄は結果がすでに正規化されている（
Ｎｏｎｅ）か正規化のために１つの左シフトが必要か（
ＳＬＩ）を示す。

表３ 乗算処理の最終反復の後、小数結果は加算器２８、３０
の出力に送出される。小数結果が０．１Ｘの形である場
合、入力マルチプレクサ回路１５を介してレジスタ１６
ｂに転送され、この際１ビットの左シフトが実行される
。小数結果が１．Ｘの形の場合はシフト処理無しで入力
マルチプレクサ回路１５からレジスタ１６ｂに送られる
。小数結果が１．Ｘであれば指数加算器２０の出力は１
つ増加され、指数結果が入力マルチプレクサ回路１５を
介してレジスタ１６ａに転送される。結果がＯ．ＬＸで
あるときは指数加算器２ｏの結果は直接入力マルチプレ
クサ回路１５を介してレジスタ１６ａに転送される。こ
のようにデータ転送の間に１ビット正規化が必要に応じ
て実行され、事後正規化および丸め処理は不要となる。

加算および減算演算処理における事後正規化予測は原オ
ペランドの符号が同じ場合の加算処理、原オペランドの
符号が異なる場合の減算処理において可能である。

正規化予測の要求を満たす減オペランドが確認された場
合，結果小数のキャリ・ビットの検査によっていずれの
答えが導かれるかが判断される。

小数加算器２８、３０がキャリ・ビットを示せば，結果
小数はＬＸ．ＸＸＸ．．．の形であり小数部は右に１ポ
ジション、シフトされなければならず、指数が１増加さ
れる。小数加算器２８．３０がキャリ・ビットを示さな
いときには結果小数は１．ＸＸＸ．．．の形であり、シ
フトの必要はなく、指数の変更も不要である。第６図は
この加算、減算処理のフローを示す図であり、表４は小
数結果から判断される条件を示す表である。

小数結果が１Ｘ．Ｘの形であるとき小数加算器２８、３
０からのレジスタ１６ｂへの転送は入力マルチプレクサ
１５を介して、１ビット位置右シフトを実行して行なわ
れる。

小数結果が１．Ｘであれば転送は入力マルチプレクサ１
５を介して直接レジスタ１６ｂに転送される。小数結果
がｌＸ．Ｘの形であるときは指数加算器２０からの指数
結果は１増加され、入力マルチブレクサ１５を介してレ
ジスタ１６ａに転送される。小数結果が１．Ｘの形であ
るときは指数は入力マルチプレクサ１５を介して直接レ
ジスタ１６ａに転送される。結果は１以上のシフトを要
求しないのでこのデータ転送中に正規化ステップは効率
的に完了する。

表４中、正規化の欄は正規化の実行を示すもので、ＳＲ
Ｉは正規化予測のために１位置の右シフトが実行される
ことを示し、Ｎ　ｏ　ｎ　ｅは数値がすでに正規化され
たものであることを示す。

表４ 第４図に示すように丸め予測は加算、減算および乗算の
小数結果の特定のビットの検査によって行なわれる。検
査される特定のビットは結果小数の最下位ビット（ＬＳ
Ｂ）、結果小数のガード・ビット、結果小数の丸めビッ
ト（Ｒ）結果小数のステツイキー・ビット（Ｓ）そして
結果小数の符号ビット（ＳＩＧＮ）である。

丸め予測はさらに浮動小数点演算処理に結びつけられ選
択された特定の丸めモードに依存する。

以下に示す表５はＡＮＳ　Ｉ／ＩＥＥＥ基準７５４−１
９８５から導かれたもので、先行する要素すべての関数
として丸め処理予測を行うものである。

ここでＮＯは丸め処理が不要であることを示し、Ｙｅｓ
は丸め処理が必要なことを示す。事後正規化及び丸め処
理制御論理回路１１によって，明確に丸め処理予測を実
行するには全ての状況検査が必要である。これが第１図
、第２図から読み取れる。当業者であれば丸め処理予測
を明確に実行するための特定の状況は第１図、第２図に
示すキャリ伝搬加算器３ｏの出力を参照することで得ら
れることが理解されるであろう。

表５ 処理に際して、本発明はある一定の浮動小数点計算の最
終反復の後に実行される。ここでは演算が前述した特別
のケースを含まないと仮定している。適当な状況が存在
するとき、本発明によって事後正規化および丸め処理が
スキップ可能となり，全ての演算処理中の１あるいはそ
れ以上のサイクルが省略できる。さいわいにも，こうい
った状況は２５〜５０％の確立で発生する。従ってマシ
ン・サイクルの省略は十分効果的なものとなる。

本発明はすべての浮動小数点数乗算、同符号を有する浮
動小数点数加算、異符号を有する浮動小数点数減算処理
に適用できる。これらの場合において、結果小数の最上
位ビットが検査され、その結果によって正規化要求の完
全な予測が可能となる。正規化が全く不要であるか、１
ビットの左シフトで実行可能か、あるいは１ビットの右
シフトで実行可能かのいずれかである。

丸め処理予測を実行するためには，計算処理の丸めモー
ド選択関数として小数結果の他のビットを検査すること
が必要となる。検査ビットの相対位置についてはよく知
られており、制御論理回路１１に適当な論理機能を導入
することは従来から行なわれている。検査されるビット
は結果小数の最下位ビット、ガード・ビット、丸めビッ
ト，ステツイキー・ビット、そして符号ビットである。

計算処理によって選択された丸めモードによって、これ
ら５つのビットの様々な組合せが次に続く丸め処理を導
くことになる。丸め処理が不要の場合は事後正規化およ
び丸めステップは完全にスキップでき、マシン・サイク
ルの節約が可能である。

丸め処理を要する場合は事後正規化および丸め処理が従
来同様実行される。

Ｅ．発明の効果 以上のように本発明によって正規化処理および丸め処理
のステップがスキップ可能となり、マシン・サイクルの
節約により演算処理速度の向上が達成される。

【図面の簡単な説明】

第１図は本発明の浮動小数点演算回路を示すブロック図
、第２図は正規化および丸め処理に用いられる第１図の
回路の一部を構成する部分回路図、第３図は従来の丸め
処理および正規化処理の流れを示すフロー図，第４図は
本発明の正規化および丸め処理の流れを示すフロー図、
第５図は本発明の浮動小数点数乗算処理のデータ経路を
示すブロック図，第６図は本発明の浮動小数点数加算処
理のデータ経路を示すブロック図である。 １１・・・制御論理、３４ａ・・・正規化装置、３４ｂ
・・丸め処理装置。

Claims (1)

1. 【特許請求の範囲】 演算結果の特定ビットの検査により丸め処理の要否を判
   断する浮動小数点数演算処理装置であつて、 演算処理が乗算処理か、同符号の加算処理か、あるいは
   異符号の減算処理かを判断し、該判断に基づき転送シー
   ケンスを開始させる手段と、上記転送シーケンスにおい
   て結果小数の最上位ビットを検査し、小数結果および指
   数結果をレジスタに転送する手段であり、上記最上位ビ
   ットの状況によつて、 イ）乗算処理であり、２つの最上位ビットが１．ＸＸの
   形態であるときに結果を直接、上記レジスタに転送する
   とともに指数を１つ増加させる、ロ）乗算処理であり、
   ２つの最上位ビットが０．１Ｘの形態であるときに小数
   結果を１ビット左シフトを実行して上記レジスタに転送
   し、指数はそのまま上記レジスタに転送する、 ハ）加算、減算処理であり、２つの最上位ビットが１．
   ＸＸの形態であるときに、上記レジスタに直接結果を転
   送する、 ニ）加算、減算処理であり、２つの最上位ビットが１Ｘ
   ．Ｘの形態であるときに、１ビットの右シフトを実行し
   て小数結果を上記レジスタに転送し、指数を１増加して
   上記レジスタに転送する、上記イ）、ロ）、ハ）、また
   はニ）のいずれかを選択して実行する手段を有すること
   を特徴とする浮動小数点数演算処理装置。