JPS60140428A - 除算装置 - Google Patents
除算装置Info
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- JPS60140428A JPS60140428A JP58245490A JP24549083A JPS60140428A JP S60140428 A JPS60140428 A JP S60140428A JP 58245490 A JP58245490 A JP 58245490A JP 24549083 A JP24549083 A JP 24549083A JP S60140428 A JPS60140428 A JP S60140428A
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- 238000004364 calculation method Methods 0.000 abstract description 12
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の溶１用分野］
本発明は、除算装置に関し、特に、２進数の高速除算に
適した装置に関する。
適した装置に関する。
２進除算装置における演算は、通常、被除数から除数を
引き放しＩ ｎｏｎ−ｒｅｓｔｏｒｉｎｇ）アルゴリズ
ムに従って繰り返し減することにより行なわれる。
引き放しＩ ｎｏｎ−ｒｅｓｔｏｒｉｎｇ）アルゴリズ
ムに従って繰り返し減することにより行なわれる。
従来、１サイクル時間内に複数ビットの商を算出する除
算装置においては、部分剰余をシフトし、適当な除数の
倍数との加減算を行ない、得られた部分剰余の値から、
複数ビットの商の予測と次の演算のための部分剰余のシ
フト量決定上を行なっている。しかし、この方法には、
シフト量が加減算の結果によって定貫るためにサイクル
時間を短くできないという欠点がめった。この点を改善
した反榎除算装＃ｃ％公昭４４−１７１８８７では、一
部分剰余と＃数の上位３ビツトの値に、ｌ：υ２ビット
の商の算出ケ行ない、シフト量が一定になるように前層
されている。しかし、との反後除算装置では、除数の０
．１／２．３／４，１．３／２倍の各倍数値が必要であ
り、特に３／２倍数値は、除算に先立って準備しておか
なければならない。
算装置においては、部分剰余をシフトし、適当な除数の
倍数との加減算を行ない、得られた部分剰余の値から、
複数ビットの商の予測と次の演算のための部分剰余のシ
フト量決定上を行なっている。しかし、この方法には、
シフト量が加減算の結果によって定貫るためにサイクル
時間を短くできないという欠点がめった。この点を改善
した反榎除算装＃ｃ％公昭４４−１７１８８７では、一
部分剰余と＃数の上位３ビツトの値に、ｌ：υ２ビット
の商の算出ケ行ない、シフト量が一定になるように前層
されている。しかし、との反後除算装置では、除数の０
．１／２．３／４，１．３／２倍の各倍数値が必要であ
り、特に３／２倍数値は、除算に先立って準備しておか
なければならない。
更に、除算を開始する前に除数のＭＳＢ（最上位ビット
）が１となるように除数をシフトし、被除数も同じ量だ
けシフトして正規化を行なわなければならない。このよ
うに除算に先立って種々の準備が必要であるために、除
算そのものの演算よりもそれに先立つ種々の前処理に時
間が費されるという欠点があった。捷だ、部分剰余と除
数に応じて倍数選択を行なう選択回路が必要であり、こ
のためハードウェア量が増加するという欠点もあった。
）が１となるように除数をシフトし、被除数も同じ量だ
けシフトして正規化を行なわなければならない。このよ
うに除算に先立って種々の準備が必要であるために、除
算そのものの演算よりもそれに先立つ種々の前処理に時
間が費されるという欠点があった。捷だ、部分剰余と除
数に応じて倍数選択を行なう選択回路が必要であり、こ
のためハードウェア量が増加するという欠点もあった。
更に、これら従来の除算装置においては、加減算のため
に除算以外の演算にも利用される全加算器が使われてい
るため、複数の選択器や種々の作業用レジスタが介在す
ることになり、１回の除算に要する時間が理論どおりに
は短縮されない。
に除算以外の演算にも利用される全加算器が使われてい
るため、複数の選択器や種々の作業用レジスタが介在す
ることになり、１回の除算に要する時間が理論どおりに
は短縮されない。
本発明の目的は、前記のような欠点がない高速除算装置
を提供することにある。
を提供することにある。
本発明の除算装置の特徴は、複数の桁上保存加算器とそ
の桁上保存加算器の両川力の加算の際に生ずべき桁上値
を算出する桁上先見回路の絵札２分岐トリー状に配置し
て、各分岐の一方の分枝では除数加算を、他方の分枝で
は除数減算を、並行して行なわせ、各段における商の値
によって次の分枝の一方又は他方を選択するとともに、
このようにして選択された分枝の桁上保存加算器と桁上
先見回路の出力並びに前段の桁上先見回路の出力からそ
の段の面出力を決定し、そして、゛最終段の出力を、各
段の面出力の値に応じて選択して、２分岐トリーの頂点
に位置する桁上保存加算器の入力に接続することにより
、１サイクルの動作で核数桁の部分算出するところにあ
る。
の桁上保存加算器の両川力の加算の際に生ずべき桁上値
を算出する桁上先見回路の絵札２分岐トリー状に配置し
て、各分岐の一方の分枝では除数加算を、他方の分枝で
は除数減算を、並行して行なわせ、各段における商の値
によって次の分枝の一方又は他方を選択するとともに、
このようにして選択された分枝の桁上保存加算器と桁上
先見回路の出力並びに前段の桁上先見回路の出力からそ
の段の面出力を決定し、そして、゛最終段の出力を、各
段の面出力の値に応じて選択して、２分岐トリーの頂点
に位置する桁上保存加算器の入力に接続することにより
、１サイクルの動作で核数桁の部分算出するところにあ
る。
？、その構成の主要部について示したものである。
この装置は、１動作サイクルで２ビツトの商ヲ算出し、
演算速肛としては、通常の全加算器を用いた除算装置の
１サイクル時間内で、４ビツトの商を算出することがで
きる。
演算速肛としては、通常の全加算器を用いた除算装置の
１サイクル時間内で、４ビツトの商を算出することがで
きる。
Ｃ８ＡＭＩ、Ｃ３Ａ５３．Ｃ５ＡＡ５は、所要ビット（
例えば６４ビツト）幅の桁上保存加算器（以後Ｃ８Ａと
略記）である。Ｃ３Ａ５３はトリーの一方の分枝に相当
して除数減算を担当し、Ｃ３ＡＡ３は他方の分枝に相当
して除数加算を担当する。Ｃ８ＡＭＩはトリーの頂上に
相当する。Ｃ８ＡＭＩの出力である半加算値Ｈ８Ｍと手
招上値ＨＣＭは、左に１ビツトシフトされて、Ｃ３Ａ５
３．Ｃ３ＡＡ３双方の２つの入力に加えられる。Ｃ３Ａ
Ａ３の残り←入力には除数（以後ＤＲと略記）が投入さ
れ、ｃｓＡＳ３の残リヤ入力にはＤＨ，のビット反転値
が投入さｎる。また、Ｃ３Ａ５３の入力のうち、ＨＣＭ
が投入される入力のＬＳＢ（最下位ピッ））Ｆ！：はｔ
ｏ １＋＋が設定される。これは、除数減算ケ行なうた
めＫＤＲの２の補ｆｆ’に生成すること全目的としてい
る。Ｃ３Ａ５３の半加算値Ｈ８Ｓ出力及び手招上値ＨＣ
８出力、並びにＣ３ＡＡ３の半加算値ｉ（Ｓ Ａ出力及
び手招上値ＨＣＡ出力も、同様に左にｌビットシフトさ
れ、Ｃ８ＡＭ１の入力に配置されている選択器８．９に
送られる。Ｃ８ＡＭＩの入力にはレジスタＸ、Ｙ、Ｚが
設けられており、１回ループをまわるごとにそこにデー
タの設定が行なわれる。
例えば６４ビツト）幅の桁上保存加算器（以後Ｃ８Ａと
略記）である。Ｃ３Ａ５３はトリーの一方の分枝に相当
して除数減算を担当し、Ｃ３ＡＡ３は他方の分枝に相当
して除数加算を担当する。Ｃ８ＡＭＩはトリーの頂上に
相当する。Ｃ８ＡＭＩの出力である半加算値Ｈ８Ｍと手
招上値ＨＣＭは、左に１ビツトシフトされて、Ｃ３Ａ５
３．Ｃ３ＡＡ３双方の２つの入力に加えられる。Ｃ３Ａ
Ａ３の残り←入力には除数（以後ＤＲと略記）が投入さ
れ、ｃｓＡＳ３の残リヤ入力にはＤＨ，のビット反転値
が投入さｎる。また、Ｃ３Ａ５３の入力のうち、ＨＣＭ
が投入される入力のＬＳＢ（最下位ピッ））Ｆ！：はｔ
ｏ １＋＋が設定される。これは、除数減算ケ行なうた
めＫＤＲの２の補ｆｆ’に生成すること全目的としてい
る。Ｃ３Ａ５３の半加算値Ｈ８Ｓ出力及び手招上値ＨＣ
８出力、並びにＣ３ＡＡ３の半加算値ｉ（Ｓ Ａ出力及
び手招上値ＨＣＡ出力も、同様に左にｌビットシフトさ
れ、Ｃ８ＡＭ１の入力に配置されている選択器８．９に
送られる。Ｃ８ＡＭＩの入力にはレジスタＸ、Ｙ、Ｚが
設けられており、１回ループをまわるごとにそこにデー
タの設定が行なわれる。
ＬＡＣＭ２． Ｔ、ＡＣ３４，ＬＡＣ，Ａ６は、各Ｃ８
Ａの２つの出力すなわち半加算値）ＩＳと手招上値１−
Ｉ Ｃの全加算を行なった場合に生じるべきＭＳＢへの
桁上げＣＩＭｏ 、 ＣＳｏ 、 ＣＡｏと、同じ（Ｍ
ＳＢの１ヒツト下の桁（以後ＮＳＢと略記）への桁」二
げＣＭ＋ 、 ＣＳ ＋ 、ＣＡ＋を出力する桁上先見
（以後ＬＡＣと略記）論理である。
Ａの２つの出力すなわち半加算値）ＩＳと手招上値１−
Ｉ Ｃの全加算を行なった場合に生じるべきＭＳＢへの
桁上げＣＩＭｏ 、 ＣＳｏ 、 ＣＡｏと、同じ（Ｍ
ＳＢの１ヒツト下の桁（以後ＮＳＢと略記）への桁」二
げＣＭ＋ 、 ＣＳ ＋ 、ＣＡ＋を出力する桁上先見
（以後ＬＡＣと略記）論理である。
７は演算の最後に剰余の算出、及び商のＬＳＢの値に応
じた剰余補正を行なうための全加算器であり、通常の除
算では偶数ビットの商を算出するので、剰余のとり出し
はＣ８ＡＭＩの出力から行なうことになる。
じた剰余補正を行なうための全加算器であり、通常の除
算では偶数ビットの商を算出するので、剰余のとり出し
はＣ８ＡＭＩの出力から行なうことになる。
選択器ｓ、９，１０．１１はＣ８ＡＭ１への入力データ
を決定するための回路である。選択器８はＣ３Ａ５３の
出力）ｉｓｓ、ｃｓＡＡ５の出力ＨＳ Ａａ。
を決定するための回路である。選択器８はＣ３Ａ５３の
出力）ｉｓｓ、ｃｓＡＡ５の出力ＨＳ Ａａ。
被除数（以後ＤＤと略記ンのうちいずｎかの選択を行な
い・、選択器９はＣ３Ａ５３の出力ＨＣ８゜Ｃ３ＡＡ３
の出力Ｈ，ＣＡ□固定値０のうちいず几かの選択を行な
う。選択器１０はＤＲ，ＤＲのビット反転値のいずれか
の選択を行なう。選択器１１は、Ｙ入力のＩ、ＳＢのみ
のデータの設定を行ない、同１０でＤＲｌＤＲのビット
反転価のどちら塾が選択さｎるかによって、°°０′”
、１”のいずれかが選択される。この選択は、ＤＲの加
１ｉＬｆ行なうか減算（２の補数の加算）′ｆｔ行なう
かを意味する。選択器８，９ば、前回処理のＣ８ｆｉ−
Ｍ 段の商により、また、選択器１０．１１は前回処理
のｅｓＡｓ、Ｃ８Ａ、Ａ段の商により、それぞれ制御が
行なわれる。除算開始時には、選択器８，９．ＩＱ。
い・、選択器９はＣ３Ａ５３の出力ＨＣ８゜Ｃ３ＡＡ３
の出力Ｈ，ＣＡ□固定値０のうちいず几かの選択を行な
う。選択器１０はＤＲ，ＤＲのビット反転値のいずれか
の選択を行なう。選択器１１は、Ｙ入力のＩ、ＳＢのみ
のデータの設定を行ない、同１０でＤＲｌＤＲのビット
反転価のどちら塾が選択さｎるかによって、°°０′”
、１”のいずれかが選択される。この選択は、ＤＲの加
１ｉＬｆ行なうか減算（２の補数の加算）′ｆｔ行なう
かを意味する。選択器８，９ば、前回処理のＣ８ｆｉ−
Ｍ 段の商により、また、選択器１０．１１は前回処理
のｅｓＡｓ、Ｃ８Ａ、Ａ段の商により、それぞれ制御が
行なわれる。除算開始時には、選択器８，９．ＩＱ。
１１において、それぞれ、ＤＤ、、固定値０．、ＤＲ。
ビット反転埴、１ビット″１”が選択される。
一般に、桁上保存加算器Ｃ８Ａの３つの入力Ａ。
Ｂ、Ｃと半加算値出力Ｈ８，、手招上置出力Ｉ−Ｉ Ｃ
１及び桁上先見回路ＬＡＣにおけるＭ ８ Ｂへの桁上
ｃｏ、ＮＳＢへの桁上０１の関係は、以下に示すように
なる。
１及び桁上先見回路ＬＡＣにおけるＭ ８ Ｂへの桁上
ｃｏ、ＮＳＢへの桁上０１の関係は、以下に示すように
なる。
Ａ、ｎ Ａ＋・・・・・・・・・・・・・・・・・・・
・・・・四・・曲Ａ６３ＢＯＢ、 ・・・・・山・・雨
中・・・・・・甲・・・・・・・・Ｂ６３Ｈ８ＯｎＳ１
・・・・・・・・・・・・・・・・・・・・・Ｈ８＝２
Ｈ８６３十’ ＨＣｏ Ｈ，Ｃｌ Ｈｃ、−−・Ｈｃ６
゜ＧＯＣ。
・・・・四・・曲Ａ６３ＢＯＢ、 ・・・・・山・・雨
中・・・・・・甲・・・・・・・・Ｂ６３Ｈ８ＯｎＳ１
・・・・・・・・・・・・・・・・・・・・・Ｈ８＝２
Ｈ８６３十’ ＨＣｏ Ｈ，Ｃｌ Ｈｃ、−−・Ｈｃ６
゜ＧＯＣ。
ここで、
Ｈ８ｉ ＝Ａｉ■Ｂｉ ■Ｃ１
ＨＣＩ＝ （Ａｉ−Ｂｉ）＋（Ｂｉ−、Ｃｉ ）＋（Ｃ
ｉ−Ａｉ） たたし、 ■は排他的論理オロ ・は論理積 十は論理和ｉ＝０．
１． ２． ・・・ ６３ ＦＳはＨ８，ＨＣの全加鼻値 Ｃ，＝Ｈ８，・ＨＣ２ ＋（ＨＢｒ 十ＨＣ２１・Ｈ８２・ＨＣｓ＋（Ｈ８Ｉ＋
ＨＣ２） ・（Ｈ８ｔ ＋１４Ｃ３）・Ｈ８Ａ ・ＨＣ
。
ｉ−Ａｉ） たたし、 ■は排他的論理オロ ・は論理積 十は論理和ｉ＝０．
１． ２． ・・・ ６３ ＦＳはＨ８，ＨＣの全加鼻値 Ｃ，＝Ｈ８，・ＨＣ２ ＋（ＨＢｒ 十ＨＣ２１・Ｈ８２・ＨＣｓ＋（Ｈ８Ｉ＋
ＨＣ２） ・（Ｈ８ｔ ＋１４Ｃ３）・Ｈ８Ａ ・ＨＣ
。
＋・・・・・・・・・・・・・・・
＋（８８１＋ＨＣ２） ・（Ｉ（８２＋ＨＣ３） ・叩
・−−−・（Ｈ８ａ＋ ＋ＨＣｌ１２ ） ・Ｈ８，ａ
２・Ｉ４Ｃ’６３Ｃｏ ” Ｈ５ｏ−ＨＣｌ ＋（ＨＳｏ ＋ＨＣｌ ） ・Ｃ１ なお、ｎｃａ各ビット位置からの桁上けであり、Ｈ８Ｋ
対しては倍の重みを持っているため、左に１ビツトシフ
トされてＨＳとの全加算が行なわれている。
・−−−・（Ｈ８ａ＋ ＋ＨＣｌ１２ ） ・Ｈ８，ａ
２・Ｉ４Ｃ’６３Ｃｏ ” Ｈ５ｏ−ＨＣｌ ＋（ＨＳｏ ＋ＨＣｌ ） ・Ｃ１ なお、ｎｃａ各ビット位置からの桁上けであり、Ｈ８Ｋ
対しては倍の重みを持っているため、左に１ビツトシフ
トされてＨＳとの全加算が行なわれている。
次に、（ＯＯＯｏｌｌｌｌ ）÷（０１１０）なる１１
定小数点除算の例ｆｆ：第２図に示し、８ビツト幅の桁
上保存加算器で構成された本除算装置の動作説明ケ行な
う。
定小数点除算の例ｆｆ：第２図に示し、８ビツト幅の桁
上保存加算器で構成された本除算装置の動作説明ケ行な
う。
演算開始時には、Ｃ５ＡＭＩの３つの入力に、第２図１
３．１４．１５で示されるように、ＤＤ、固定値１（選
択器９からの固定１ｌＴＩｏ表同１１がらのピッ） ”
１ ” ） 、及び、ＤＢのビット反転値が投入さ几
て、除数減算が行なわれる。なお、ＤＲは、１２で示さ
ｎるように、ＩＪＤの上位桁部分に桁合わせされている
。この結果、１６．１７のように出力）（ＳＭ、ＨＣＭ
が侍られ、ＬＡＣＭ論理２により、１８．１９のように
、桁上けＣＭ ｏ 、 ＣＭ、 ＋が算出される。ＣＭ
ｎ、’Ｃ’ＭＩ ＋／）算出に丑行して、Ｈ８Ｍ、ＨＣ
Ｍ出力が１ビツト左にシフトされ、２０．２１に示すよ
うに、Ｃ３Ａ５３．Ｃｆ９ＡＡ５に送られる。Ｃ８ＡＡ
では、２２，２３．２４のように、ｌｌ−１ｓとＨＣＭ
の１ビツト左シフト値及びＤＲが投入されて、除数力ｒ
Ｊ鼻が行なわれ、Ｃ３Ａ５では、２５．２６．２７のよ
うに、Ｈ８Ｍ、ＨＣＭのＬＳＢＫ” １ ”ｅｆｆ定し
た値、、ＤＢのビット反転値が投入されて、除数減算が
行なわれる。
３．１４．１５で示されるように、ＤＤ、固定値１（選
択器９からの固定１ｌＴＩｏ表同１１がらのピッ） ”
１ ” ） 、及び、ＤＢのビット反転値が投入さ几
て、除数減算が行なわれる。なお、ＤＲは、１２で示さ
ｎるように、ＩＪＤの上位桁部分に桁合わせされている
。この結果、１６．１７のように出力）（ＳＭ、ＨＣＭ
が侍られ、ＬＡＣＭ論理２により、１８．１９のように
、桁上けＣＭ ｏ 、 ＣＭ、 ＋が算出される。ＣＭ
ｎ、’Ｃ’ＭＩ ＋／）算出に丑行して、Ｈ８Ｍ、ＨＣ
Ｍ出力が１ビツト左にシフトされ、２０．２１に示すよ
うに、Ｃ３Ａ５３．Ｃｆ９ＡＡ５に送られる。Ｃ８ＡＡ
では、２２，２３．２４のように、ｌｌ−１ｓとＨＣＭ
の１ビツト左シフト値及びＤＲが投入されて、除数力ｒ
Ｊ鼻が行なわれ、Ｃ３Ａ５では、２５．２６．２７のよ
うに、Ｈ８Ｍ、ＨＣＭのＬＳＢＫ” １ ”ｅｆｆ定し
た値、、ＤＢのビット反転値が投入されて、除数減算が
行なわれる。
ＬＡＣＭ２．ＬＡＣ８４，ＬＡＣＡ６．の出力が確定し
た時点で第１回目の処理が終了し、前段Ｃ８ＡＭ段の商
２８が“θ″でるることから、後設の藺として、引き放
しアルゴリズみに従って加算分枝であるＣ８ＡＡ段から
得らｎた藺２９の°′０”が選択さＡ、２ビツトの商が
算出される。なお、商の決定論理は後述する。
た時点で第１回目の処理が終了し、前段Ｃ８ＡＭ段の商
２８が“θ″でるることから、後設の藺として、引き放
しアルゴリズみに従って加算分枝であるＣ８ＡＡ段から
得らｎた藺２９の°′０”が選択さＡ、２ビツトの商が
算出される。なお、商の決定論理は後述する。
ホ２回目の処理においては、第１回目で侍られた商の値
にエリ、選択器８，９，１０．ｊｌが制御される。第３
図は商の値に対応してＣ８Ａ’ＭＩに投入されるデータ
ケ示す。Ｃ８ＡＩＶＩＩのＸ、Ｙ入力については、前回
処理の前段の閤が０′”ならばＣ８ＡＡ、５の出力であ
るＨ８Ａ、ＨＣＡが投入さ扛、同曲が” １ ” テ、
１１．ばＣ３Ａ５３の出力であるＨ８Ｓ、ｌ−ＩＣ８が
投入される。Ｚ入力については、前回処理の後段の商が
°゛０”′ならば除数７１０算のためにＤＲが投入され
、“１″ならば除数減算のためにＤＲのビット反転値と
Ｙ入力のＬＳＩＩ？’“ｌ″′とした値、つまり、ＤＲ
の２の補数が投入さ几る。
にエリ、選択器８，９，１０．ｊｌが制御される。第３
図は商の値に対応してＣ８Ａ’ＭＩに投入されるデータ
ケ示す。Ｃ８ＡＩＶＩＩのＸ、Ｙ入力については、前回
処理の前段の閤が０′”ならばＣ８ＡＡ、５の出力であ
るＨ８Ａ、ＨＣＡが投入さ扛、同曲が” １ ” テ、
１１．ばＣ３Ａ５３の出力であるＨ８Ｓ、ｌ−ＩＣ８が
投入される。Ｚ入力については、前回処理の後段の商が
°゛０”′ならば除数７１０算のためにＤＲが投入され
、“１″ならば除数減算のためにＤＲのビット反転値と
Ｙ入力のＬＳＩＩ？’“ｌ″′とした値、つまり、ＤＲ
の２の補数が投入さ几る。
第２図の例では、第１回目処理の商が００であるので、
３０，３１，３２に示すように、Ｈ８Ａ、。
３０，３１，３２に示すように、Ｈ８Ａ、。
ＨＣＡ、ＤＲが選択されることになる。
第２回目後段に２ける処理は８１回目後段と同様であり
、以後、第２回目と同様の処理ケ操り返し、前もって現
定さ′ｎだ回数のループをまわった陵、最後に、Ｃ８Ａ
ＭＩから得ら几るＨ８’Ｍ、ＨＣＭ出力の全加１４１に
行なって、剰余を算出する。その際、本除算装置では引
き放しアルゴリズムに従つて除算を行なうため、傅ら几
た商のＬＳＢがＩＩ ＯＩＩの場合に剰余補正が必要で
ろり、８８Ｍ。
、以後、第２回目と同様の処理ケ操り返し、前もって現
定さ′ｎだ回数のループをまわった陵、最後に、Ｃ８Ａ
ＭＩから得ら几るＨ８’Ｍ、ＨＣＭ出力の全加１４１に
行なって、剰余を算出する。その際、本除算装置では引
き放しアルゴリズムに従つて除算を行なうため、傅ら几
た商のＬＳＢがＩＩ ＯＩＩの場合に剰余補正が必要で
ろり、８８Ｍ。
ＨＣ’Ｍの全加算値にＤＲを加えなけｔばならない。
第２図の例では、ループを２回まわり、３回目のＣ８Ａ
Ｍ出力で３３に示すように剰余算出を行ない、商が１１
０１＋であるため、３４のように剰余補正を行なってい
る。
Ｍ出力で３３に示すように剰余算出を行ない、商が１１
０１＋であるため、３４のように剰余補正を行なってい
る。
本除算装置は基本的に引き放しアルゴリズムに従って処
理を行なっており、商の決定は、減算あるいは加１Ａ−
を行にっだ場合に結果が正になるか負１て々るか、いい
かえれば演算の結果桁上げが発生するかどうかによって
、行なわれる。しかし、本除算装置では、演算を行なっ
た段の通常の桁上は以外に、ｉ−Ｉ ＣのＭＳＢ及び前
段における全加算時のＮＳＢへの桁上げを考慮しなけｒ
Ｌばならない。
理を行なっており、商の決定は、減算あるいは加１Ａ−
を行にっだ場合に結果が正になるか負１て々るか、いい
かえれば演算の結果桁上げが発生するかどうかによって
、行なわれる。しかし、本除算装置では、演算を行なっ
た段の通常の桁上は以外に、ｉ−Ｉ ＣのＭＳＢ及び前
段における全加算時のＮＳＢへの桁上げを考慮しなけｒ
Ｌばならない。
それは、Ｃ８Ａのｌ−１ｓ、Ｈ，Ｃ出力を左シフトして
次段に送る場合に、全７７［Ｉ算をとれば伝播してシフ
トにエリ既に捨てられているべき桁上げが、Ｂ Ｓ 。
次段に送る場合に、全７７［Ｉ算をとれば伝播してシフ
トにエリ既に捨てられているべき桁上げが、Ｂ Ｓ 。
ＨＣ中に内在しているためである。この内在している桁
上げが次段に伝えら几るため、次段で現われる桁上げが
実際に商を反映するものであるのか、あるいは前段から
内在しているものであるのかの判定を、行なわなければ
ならないわけである。
上げが次段に伝えら几るため、次段で現われる桁上げが
実際に商を反映するものであるのか、あるいは前段から
内在しているものであるのかの判定を、行なわなければ
ならないわけである。
第４図は商の決定方法ケ示したものである。桁上げが内
在していることは、前段におけるＨ８とＨＣの全加算時
ＮＳＢへの桁上けが１であることにより示さｎる。演算
を行なった段全対象段とし、その段の全加算時Ｍ Ｓ
’Ｂへの桁」二げ會Ｃ９来、■ＩＣのＭ Ｓ Ｂ ｋ
ＨＣｏ米、前段の全加算時ＮＩＢへの桁上げｋＣ＋ と
すると、Ｃ７二〇ならばＣ６＊ 、 ｈ’ｃｏ米は面分
反映する桁上げでるる。ただし、Ｃ，＝（１にもかかわ
らず対象段において２つの桁上げＣ６米。
在していることは、前段におけるＨ８とＨＣの全加算時
ＮＳＢへの桁上けが１であることにより示さｎる。演算
を行なった段全対象段とし、その段の全加算時Ｍ Ｓ
’Ｂへの桁」二げ會Ｃ９来、■ＩＣのＭ Ｓ Ｂ ｋ
ＨＣｏ米、前段の全加算時ＮＩＢへの桁上げｋＣ＋ と
すると、Ｃ７二〇ならばＣ６＊ 、 ｈ’ｃｏ米は面分
反映する桁上げでるる。ただし、Ｃ，＝（１にもかかわ
らず対象段において２つの桁上げＣ６米。
ＨＣｏ米が現われることはないから、〔００来＝１かつ
ＨＣ，米＝１〕 となることはない。他方、Ｃ１＝１で
ありながら対象段でその内在している桁上けのみが現わ
れる場合、それはＣＣＯ米＝１かつＨｃｏ＊＝ｏｌ Ｃ
ｃｏ米二〇かつＨＣｏ米−１〕のいずれかの形をとる。
ＨＣ，米＝１〕 となることはない。他方、Ｃ１＝１で
ありながら対象段でその内在している桁上けのみが現わ
れる場合、それはＣＣＯ米＝１かつＨｃｏ＊＝ｏｌ Ｃ
ｃｏ米二〇かつＨＣｏ米−１〕のいずれかの形をとる。
前者は依然として桁上げが内在して対象段の次段へと伝
えられることを、後本！痔が４ｈ Ｑ？ Ｉｙセ１１八
クイ１１イｉ八て捨てられること？示す。−ｔ＊， Ｃ
＋二１であり、［ｃｏ米＝１かつＩ（Ｃｏ来＝１〕とな
る場合には、前段からの内在桁上げと商を反映する桁上
げの両方が現われていることを示す。ただし、Ｃ１＝１
であるにもかかわらず対象段で桁上げが全く視わｎ ナ
イｉｃ トハｆｘ イから、〔Ｃ０米＝ｏ，Ｈｃｏ米＝
Ｏ〕となることはない。以上をまとめると、対象段にお
ける藺ビットＤは、 ］）＝Ｃ＋ ・ Ｉ Ｃｏ米＋ＨＣｏ米）十０１ ・
ｃｏ米７ｌ−ＩＣｏ来 で与えられることになる。
えられることを、後本！痔が４ｈ Ｑ？ Ｉｙセ１１八
クイ１１イｉ八て捨てられること？示す。−ｔ＊， Ｃ
＋二１であり、［ｃｏ米＝１かつＩ（Ｃｏ来＝１〕とな
る場合には、前段からの内在桁上げと商を反映する桁上
げの両方が現われていることを示す。ただし、Ｃ１＝１
であるにもかかわらず対象段で桁上げが全く視わｎ ナ
イｉｃ トハｆｘ イから、〔Ｃ０米＝ｏ，Ｈｃｏ米＝
Ｏ〕となることはない。以上をまとめると、対象段にお
ける藺ビットＤは、 ］）＝Ｃ＋ ・ Ｉ Ｃｏ米＋ＨＣｏ米）十０１ ・
ｃｏ米７ｌ−ＩＣｏ来 で与えられることになる。
第１図にはこのようにして商を決定する手段を図示して
いないが、実際には、そのような商決定手段が、各段の
商の値によって次段がどちらの分校となるかを決定する
手段ともに、設けらｎるものであることはいう捷でもな
い。
いないが、実際には、そのような商決定手段が、各段の
商の値によって次段がどちらの分校となるかを決定する
手段ともに、設けらｎるものであることはいう捷でもな
い。
以上のように、本発明では、商の算出のために全力ロ算
を実際に行がう必要がなく、全力ロ算を行なう場合の桁
上げのみをめればよい。Ｃ８Ａは論理１段にて構成可能
であり、処理時間の多くはＬＡＣ論理における桁上げ算
出に費される。通常の全加算に要する時間を１サイクル
時間とすれば、桁上げのみの算出は半サイクル時間内に
行なうことができる。本発明のように二分岐トリー構成
をとれば、後段のＬＡＣＡ、ＬＡＣ８は前段のＬＡＣＭ
動作開始よりもＣ８ＡＡ又はＣ３Ａ５の演算時間だけ遅
れて動作することになるから、はぼＬＡＣ−回の処理時
間でＬＡＣＡ、ＬＡＣ８の出力を得ることができる。つ
捷り、半サイクル時間以内に２ビツトの商を算出するこ
とが可能である。この結果、ｌサイクル時間内に４ビツ
トの商を算出する除算装置を構成することができ、除算
処理全従来の半分のサイクル時間で行なうことが可能と
なる。
を実際に行がう必要がなく、全力ロ算を行なう場合の桁
上げのみをめればよい。Ｃ８Ａは論理１段にて構成可能
であり、処理時間の多くはＬＡＣ論理における桁上げ算
出に費される。通常の全加算に要する時間を１サイクル
時間とすれば、桁上げのみの算出は半サイクル時間内に
行なうことができる。本発明のように二分岐トリー構成
をとれば、後段のＬＡＣＡ、ＬＡＣ８は前段のＬＡＣＭ
動作開始よりもＣ８ＡＡ又はＣ３Ａ５の演算時間だけ遅
れて動作することになるから、はぼＬＡＣ−回の処理時
間でＬＡＣＡ、ＬＡＣ８の出力を得ることができる。つ
捷り、半サイクル時間以内に２ビツトの商を算出するこ
とが可能である。この結果、ｌサイクル時間内に４ビツ
トの商を算出する除算装置を構成することができ、除算
処理全従来の半分のサイクル時間で行なうことが可能と
なる。
以上説明した実施例は最も単純な２段構成のものであっ
て、そのＣ３Ａ５３及びＣ３ＡＡ３の出力をそｎぞれ２
個のＣ８Ａに接続して、３段構成とすｎば、装置の１サ
イクルで３ビツト、全加算器利用の除算装置の１サイク
ル時間で６ピツトの商がまる装置となり、更に、以下同
様にして次々と２分岐トリー構成を拡張することができ
る。
て、そのＣ３Ａ５３及びＣ３ＡＡ３の出力をそｎぞれ２
個のＣ８Ａに接続して、３段構成とすｎば、装置の１サ
イクルで３ビツト、全加算器利用の除算装置の１サイク
ル時間で６ピツトの商がまる装置となり、更に、以下同
様にして次々と２分岐トリー構成を拡張することができ
る。
以上のように、本発明によれば、全加算を行なうことな
く、全加算を行なう場合の桁上げのみを算出すれば足り
、しかも、除数の倍数の発生や正規化などの前処理も不
要であるから、制＠ｊの複雑化やハードウェア量の格別
の増大の負担を招くことなしに、高速除算装置を実現す
ることができる。
く、全加算を行なう場合の桁上げのみを算出すれば足り
、しかも、除数の倍数の発生や正規化などの前処理も不
要であるから、制＠ｊの複雑化やハードウェア量の格別
の増大の負担を招くことなしに、高速除算装置を実現す
ることができる。
第１図は本発明の一実施例の要部のブロックダイヤグラ
ム、第２図は第１図の装置の動作の説明図、第３図は商
値と初段入力の対応関係図、第４図は諸桁上値と商の対
応関係図である。 ｌ、３．５・・・桁上保存加算器、２，４．６・・・桁
上先見論理、８〜１１・・・初段入力選択器。 代理人 弁理士 野萩 守 （（ヱ・＼ｌ刻 第 １ 回 隼 ２ 図
ム、第２図は第１図の装置の動作の説明図、第３図は商
値と初段入力の対応関係図、第４図は諸桁上値と商の対
応関係図である。 ｌ、３．５・・・桁上保存加算器、２，４．６・・・桁
上先見論理、８〜１１・・・初段入力選択器。 代理人 弁理士 野萩 守 （（ヱ・＼ｌ刻 第 １ 回 隼 ２ 図
Claims (1)
- １、全体として２分岐トリー系を形成するとともに各分
岐の一方の分枝にあるものは除数加算を行ない他方の分
枝にあるものは除数減算を行なうように複数段接続さｔ
″した桁上保存加算器と、これらの桁上保存加算器にそ
れぞｎ接続さｆて当該桁上保存加算器の両出力の加算の
際に生ずべき桁上値を算出する謀数の桁上先見−回路と
、各段における商全前段における商の値によって定まる
分枝の桁上保存加算器及び桁上先見回路並びに前段の桁
上先見回路の出力から決定する手段と、各段において決
定さ′ｒＬだ商の値に応じて最終段の桁上保存加算器群
の出力を選択して２分岐トリー系の頂点に位置する桁上
保存力ｌ′Ｉ算器の入力に戻す選択接続手段とを備え、
１サイクルの動作で複数桁の篩分算出することを特徴と
する除算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58245490A JPS60140428A (ja) | 1983-12-28 | 1983-12-28 | 除算装置 |
| US06/686,657 US4754422A (en) | 1983-12-28 | 1984-12-27 | Dividing apparatus |
| DE19843447634 DE3447634A1 (de) | 1983-12-28 | 1984-12-28 | Dividiervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58245490A JPS60140428A (ja) | 1983-12-28 | 1983-12-28 | 除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140428A true JPS60140428A (ja) | 1985-07-25 |
| JPH0317132B2 JPH0317132B2 (ja) | 1991-03-07 |
Family
ID=17134431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58245490A Granted JPS60140428A (ja) | 1983-12-28 | 1983-12-28 | 除算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4754422A (ja) |
| JP (1) | JPS60140428A (ja) |
| DE (1) | DE3447634A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239325A (ja) * | 1989-03-14 | 1990-09-21 | Fuji Xerox Co Ltd | 除算回路 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786826B2 (ja) * | 1988-07-19 | 1995-09-20 | 日本電気株式会社 | 整数除算回路 |
| US4941120A (en) * | 1989-04-17 | 1990-07-10 | International Business Machines Corporation | Floating point normalization and rounding prediction circuit |
| JPH0731592B2 (ja) * | 1990-11-29 | 1995-04-10 | 株式会社東芝 | 除算回路 |
| JP2541758B2 (ja) * | 1993-06-02 | 1996-10-09 | 日本電気株式会社 | 剰余算出回路 |
| US5754460A (en) * | 1995-05-26 | 1998-05-19 | National Semiconductor Corporation | Method for performing signed division |
| US5771366A (en) * | 1995-06-09 | 1998-06-23 | International Business Machines Corporation | Method and system for interchanging operands during complex instruction execution in a data processing system |
| US7177421B2 (en) * | 2000-04-13 | 2007-02-13 | Broadcom Corporation | Authentication engine architecture and method |
| JP4042364B2 (ja) * | 2001-07-27 | 2008-02-06 | 日本電気株式会社 | アドレス生成回路、選択判断回路 |
| JP4388543B2 (ja) * | 2006-12-14 | 2009-12-24 | 株式会社日立製作所 | ３項入力の浮動小数点加減算器 |
| JP6854261B2 (ja) * | 2018-06-22 | 2021-04-07 | 矢崎総業株式会社 | グロメット |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3234367A (en) * | 1962-11-05 | 1966-02-08 | Ibm | Quotient guess divider |
| US3873820A (en) * | 1974-01-31 | 1975-03-25 | Ibm | Apparatus for checking partial products in iterative multiply operations |
| JPS55103642A (en) * | 1979-02-01 | 1980-08-08 | Tetsunori Nishimoto | Division unit |
| JPS57172444A (en) * | 1981-04-15 | 1982-10-23 | Hitachi Ltd | Approximate quotient correcting circuit |
| US4549280A (en) * | 1982-12-20 | 1985-10-22 | Sperry Corporation | Apparatus for creating a multiplication pipeline of arbitrary size |
-
1983
- 1983-12-28 JP JP58245490A patent/JPS60140428A/ja active Granted
-
1984
- 1984-12-27 US US06/686,657 patent/US4754422A/en not_active Expired - Lifetime
- 1984-12-28 DE DE19843447634 patent/DE3447634A1/de active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02239325A (ja) * | 1989-03-14 | 1990-09-21 | Fuji Xerox Co Ltd | 除算回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3447634C2 (ja) | 1988-02-04 |
| JPH0317132B2 (ja) | 1991-03-07 |
| DE3447634A1 (de) | 1985-07-18 |
| US4754422A (en) | 1988-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |