JPH02239325A

JPH02239325A - 除算回路

Info

Publication number: JPH02239325A
Application number: JP1061388A
Authority: JP
Inventors: Tetsuo Kawada; 河田　哲郎
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1989-03-14
Filing date: 1989-03-14
Publication date: 1990-09-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【従来の技術】

（第１の従来例）第２図に、第１の従来例を示す．これは、部分剰余を生
成するための回路構成を示すブロック図である．第２図
において、ｌは左シフト回路、２は選択回路、３は演算
器、２２はインバータである．図示したのは、引き放し法により除算を行う除算回路で
ある．この除算回路においては、入力された部分剰余の
値を１ビット左にシフトしたものに、別途入力された部
分剰余の符号に応じて、除数か又は除数の各ビットの値
を反転したものかのいずれか一方を加え、それを次のｍ
ｌ分剰余の値としていた．即ち、演算器３には、左シフト回路１と選択回路２の出
力が入力される。　左シフト回路１から入力されるのは
、第（ｔ−１）部分剰余を１ビット左にシフトしたもの
である．選択回路２から入力されるのは、第Ｎ−１）部
分剰余の符号が負のときは除数であり、該符号が正のと
きは除数の各ビットの値を反転したものである。演算器３では、これら入力を加え、その結果を第ｉ部分
剰余の値として出力する。また演算器３は、第（ｉ−１
）部分剰余の符号をキャリ入力として受け入れ、キャリ
出力を第ｉ部分剰余の符号として出力する．（第２の従来例）除算回路には、引き放し法による冗長２進加算器を用い
たものもある。第４図は、引き放し法による冗長２進加算器を用いた従
来の除算回路のブロック構成図である。第４図において、１７は補数生成回路、１８は選択回路
、ｌ９は左シフト回路、２０は冗長２進加算器、２１は
選択信号生成回路である。左シフト回路１９に入力される第（ｉ−１）部分剰余の
値は、冗長２進数である。左シフト回路ｌ９は、それを
１ビット左にシフトさせて出力する．従って、この出力
も冗長２進数である。除数が入力される補数生成回路１７は、冗長２進表現に
よる除数の補数を出力する。選択回路１８には、次の３
つが入力される。第１は除数であり、第２は全ての桁が
ゼロであることを表す定数であり、第３は補数生成回路
１７の出力である。これら３つの入力の内、どれを選択して出力するかは、
第（＋−１）選択信号（これは、正，Ｏ，負のいずれか
を示す信号）によって決定される。冗長２進加算器２０では、左シフト回路１９の出力と選
択回路１日の出力とが、冗長２進数体系に基づく演算に
より加算される。この加算結果が、次の第ｉ部分剰余の
値とされる．同時に、その上位３桁の値が選沢信号生成
回路２１に入力され、次の第ｉ選沢信号を生成するのに
使用される。

【発明が解決しようとする課題】

（問題点）前記したような従来の除算回路には、演算に長い時間を
要し、高速演算が出来ないという問題点があウた．（問題点の説明）第１の従来例では、第（＋−１）部分剰余の値は、下位
ビットより順次入力されて来るが、第（＋−１）部分剰
余の符号は、前記値の最上位ビットが判明すると同時に
決まるから、入力が遅れる．ところが、演算器３は、該符号が入力されて来るまで加
算を開始できないので、それまで待っていることになる
。このような待ち時間があるため、次の部分剰余（第ｉ
部分剰余）を求めるまでの時間が長くなってしまってい
た。また、第２の従来例では、冗長２進加算器２０での演算
は、第１ｔ−１）選択信号が入力されて選沢回路１８か
ら出力が出ないことには行えない．しかし、第（＋−１
）選択信号は、第（＋−１）部分剰余の上位３桁により
生成されることになっているから、やはり、第（ｉ−１
）部分剰余の値よりも遅れて入力される．従って、その間、冗長２進加算器２０は演算を行わずに
待っていなければならず、やはり、次の部分剰余（第ｉ
部分剰余）を求めるまでの時間が長くなってしまってい
た．

【課題を解決するための手段】

前記課題を解決するため、本発明では、演算器が前記し
たような待ち時間なく演算を進め、演算を高速化するべ
く、次のような手段を講じた。即ち、本発明では、引き放し法により除算を行う除算回
路において、入力される部分剰余の値と除数との間の想
定される全ての種類の演算を、該部分剰余によって決ま
る第１の選択信号の確定を待たずに個々に並行して行う
複数個の演算器と、該演算器の出力が入力され且つ前記
第１の選択信号によりその内の１つを出力して次段の部
分剰余の値とする第１の選択回路と、前記演算器の演算
結果に基づいて決められる第２の選択信号が入力され且
つ前記第１の選択信号により前記第２の選沢信号の内の
１つを出力して次段の選択信号とする第２の選択回路と
を具えることとした。

【作　　用】

引き放し法により除算を行う除算回路を、前記のような
構成とすることにより、前段からの部分剰余の値が下位
ビットから順次入力されるに伴い、除数との間で行うと
ころの想定される全ての種類の演算（例えば、加算，減
算等）を並行して行うことが出来る．その結果、最上位
ビットが入力された直後に、解答の候補が全て出揃うこ
とになる．部分剰余と除算との間でどういう種類の演算
を行うべきかを示す選択信号は、部分剰余の全てのビッ
トが判明した段階で決定されるから、前記最上位ビット
が入力される時に決定される。従来は、この時から演算を開始していたが、本発明では
、この直後に解答の候補は全て出揃い、その内から単に
選択するだけでよい。従って、直ちに、次の段階の演算
に移行することが出来、演算が高速化される．因みに、本発明を第２図の従来例に適用した場合につい
て説明すると、入力される部分剰余の符号（「選択信号
」に相当）が確定する前に、符号が正の場合と負の場合
の演算を予め進行させて２つの演算結果を得ておき、符
号が確定した段階で、その符号に対応した方の演算結果
（つまり、正解の方の演算結果）を採用するということ
になる．

【実　施　例】

以下、本発明の実施例を図面に基づいて詳細に説明する
。（第１の実施例）第１図は、本発明の第１の実施例であり、引き放し法を
用いた除算器における第ｉ部分剰余を生成するための除
算回路のブロック構成図である。第１図において、４は左シフト回路、５及び６は第１及
び第２の演算器、７及び８は第１及び第２の選択回路で
ある．左シフト回路４は、入力された部分剰余を１ビット左に
シフトするためのものである。演算器５は、左シフト回路の出力に除数を加えるための
ものである．そのため、キャリ入力として０を入力する
．演算器６は、左シフト回路の出力から除数を引くための
ものである．そのため、ボロウ入力として１を入力する
．選択回路７は、第（ｉ−１）部分剰余の符号の値がＯの
とき（「正」を意味するとき）演算器６の出力を選択し
て出力し、該符号の値が１のとき（「負」を意味すると
き）演算器５の出力を選択して出力する．選択回路７の
出力は、第ｉ部分剰余となる。選択回路８は、第（ｉ−１）部分剰余の符号の値が０の
とき、演算器６のボロウ出力を選択して出力し、該符号
の値が１のとき演算器５のキャリ出力を選択して出力す
る．選択回路８の出力は第ｉ部分剰余の符号となる．除数の値は、当初より確定している．即ち、除数を表す
各ビットの値は、当初より確定している．一方、第（ｉ
−１）部分剰余の各ビットの値は、第（ｉ−１）部分剰
余の符号が確定するより早く、下位ビットから順次確定
する。なぜなら、前記符号は、上位ビットまでの値が判
明して初めて決まるからである．演算の相手方となるビットの値が決まれば、加算および
減算の演算は出来るから、演算器５及び演算器６は、第
（ｉ−１）部分剰余の符号の値が確定するのを待つこと
なく、下位ビットから順次演算を開始することができる
。そのため、部分剰余の候補（つまり、加算結果．減算
結果）を、従来の回路より早い時期に求めることができ
る。そして、符号が決まった直後に、部分剰余の候補が出揃
うから、そのいずれか一方を、符号に応じて単に選択す
るだけで正解を得ることが出来る。（第２の実施例）本発明は、冗長２進数体系による除算回路にも適用する
ことが出来る．それを次に説明する。第３図は、引き放し法による除算回路であって、冗長２
進数体系による演算器を用いたものに適用した実施例を
示す．第３図において、９は左シフト回路、１０は冗長２進加
算器、ｌ１は冗長２進減算器、１２〜ｌ４は選択信号生
成回路、１５．１６は選択回路である．左シフト回路９は、第（＋−１）部分剰余を１桁左にシ
フトする．冗長２進加算器１０では、左シフト回路９の出力に除数
を加える演算を行う。冗長２進減算器ｌｌでは、左シフ
ト回路９の出力から除数を引く演算を行う。また、左シ
フト回路９の出力を、そのまま次段に伝える場合も考え
られる．即ち、これらで、想定される全ての種類の演算
を行い、解答の候補を用意する．選択信号生成回路１２〜１４は、それぞれ冗長２進加算
器１０，左シフト回路９．及び冗長２進減算器ｌ１の出
力の上位３桁の信号を入力し、それらの表す値が正か０
か負かにより、選択信号を生成する．選択回路ｌ５は、第（ｉ−１）選択信号の値に応じて冗
長２進加算器１０の出力、左シフト回路９の出力及び冗
長２進減算器１ｌの出力のうちのいずれか１つを選択し
、第１部分剰余として出力する．選択回路１６は、第（ｉ−１）選択信号の値に応じて、
選択信号生成回路１２〜１４の出力のいずれか１つを選
沢し、第ｉ選沢信号として出力する．

【発明の効果】

以上述べたように、本発明によれば、引き放し法により
除算を行う除算回路において、演算の種類を決定する選
択信号が確定するのを待たずに、部分剰余の値と除数と
の間で想定される全ての種類の演算（例えば、加算，減
算等）を、入力されて来る下位ビットから順次並行して
行わせるようにした．部分剰余と除算との間でどういう種類の演算を行うべき
かを示す選択信号は、部分剰余の全てのビットが判明し
た段階で決定されるから、最上位ビットが入力される時
に決定される．従来は、選択信号が入力されるまで待って演算を開始し
ていたが、本発明ではそんな時まで待つことなく、下位
ビットが入力されるや直ちに並行して演算を行う．従っ
て、最上位ビットまで入力されて前記選択信号も入力さ
れて来た直後に、演算の解答の候補も出揃うことになる
．その結果、選択信号が入力されるや、直ちに候補の内か
ら該選択信号に応じた解答を選沢し、次の段階の演算に
移行することが出来るので、演算が高速化される．

【図面の簡単な説明】

第１図・・・本発明の第１の実施例を示す除算回路のブ
ロック構成図第２図・・・引き放し法により実現される従来の除算回
路のブロック構成図第３図・・・本発明の第２の実施例を示す除算回路のブ
ロック構成図第４図・・・引き放し法による冗長２進加算器を用いた
従来の除算回路のブロック構成図Ｌ，４，９．１９・・・左シフト回路２，７，８，１５．１６・・・選択回路３．５．６・・
・演算器１０．２０・・・冗長２進加算器ｌ１・・・冗長２進減算器１２，１３，１４．２１・・・選択信号生成回路。１７・・・補数生成回路２２・・・インバータ

Claims

【特許請求の範囲】

引き放し法により除算を行う除算回路において、入力さ
れる部分剰余の値と除数との間の想定される全ての種類
の演算を、該部分剰余によって決まる第１の選択信号の
確定を待たずに個々に並行して行う複数個の演算器と、
該演算器の出力が入力され且つ前記第１の選択信号によ
りその内の１つを出力して次段の部分剰余の値とする第
１の選択回路と、前記演算器の演算結果に基づいて決め
られる第２の選択信号が入力され且つ前記第１の選択信
号により前記第２の選択信号の内の１つを出力して次段
の選択信号とする第２の選択回路とを具えたことを特徴
とする除算回路。